KR100449252B1 - 디램 메모리 셀의 제조방법 - Google Patents

Abstract

본 발명은 디램 메모리 셀의 제조방법에 관한 것으로, 특히 기존의 비트라인 콘택을 중심으로 워드라인이 양쪽에 배치되고, 바로 인접하여 모스 커패시터가 배치되며, 모스 커패시터 하부에 소자분리막이 있는 구조에 있어서, 소자분리막의 상부 일부를 제거하여 노출된 소자분리막의 벽면, 즉 액티브영역을 커패시터 면적으로 이용함으로써 셀의 단위면적을 늘이지 않고 커패시터 용량을 증가시켜 디램의 센싱 마진을 증가시킬 뿐만 아니라 평판 구조의 디램 셀 면적을 줄일 수 있어 반도체 소자의 특성, 신뢰성 및 수율을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능하게 하는 기술이다.

Description

디램 메모리 셀의 제조방법{Method for forming the DRAM memory cell}

본 발명은 디램 메모리 셀의 제조방법에 관한 것으로, 보다 상세하게는 소자분리막을 이용하여 셀의 단위면적을 늘이지 않고 커패시터 용량을 증가시켜 디램의 센싱(sensing) 마진을 증가시킬 뿐만 아니라 평판 구조의 디램 셀 면적을 줄일 수 있도록 하는 디램 메모리 셀의 제조방법에 관한 것이다.

일반적으로 MOS(Metal-Oxide-Semiconductor, 이하 MOS 이라 칭함)형 DRAM(Dynamic Random Access Memory, 이하 DRAM 이라 칭함)은 하나의 MOS 트랜지스터 및 하나의 커패시터로 이루어진 메모리 셀(Memory Cell)을 갖는다.

최근 반도체 집적회로 공정 기술이 발달함에 따라 반도체 기판 상에 제조되는 소자의 최소 선폭 길이는 더욱 미세화되고, 단위 면적당 집적도는 증가하고 있다. 한편, 메모리 셀의 집적도가 증가함에 따라서 전하 저장용 셀 커패시터가 점유 할 수 있는 공간은 더욱 좁아지게 되므로, 단위 면적당 정전 용량이 증대된 셀 커패시터의 개발이 필수적이다.

도 1은 종래 기술에 따른 디램 메모리 셀의 제조방법에 의해 제조된 디램 메모리 셀의 구조를 나타낸 단면도이다.

도 1에 도시된 바와 같이, 소자분리막이 형성된 반도체기판 상에 비트라인 콘택(5)을 중심으로 얇은 게이트산화막(3)을 기반으로 구성된 워드라인(7)이 양쪽에 형성되고, 이 워드라인(7)에 인접하여 모스 커패시터(8)가 형성된다.

또한, 상기 워드라인(7)과 모스 커패시터(8) 사이는 게이트 스페이서(11)로 격리되어 있고, 그 격리된 부분에 셀 정션(12)이 형성되어있다.

그러나, 상기와 같은 종래의 디램 메모리 셀의 구조는 모스 커패시터와 워드라인이 동시에 형성되어 공정이 단순한 이점은 있으나, 모스 커패시터는 평판 위에 커패시터를 형성하여 동작시키는 이차원적인 구조를 가지기 때문에 커패시터의 용량을 증가시키기 위해서는 그 만큼의 면적이 필요하므로 셀 단위면적이 커지게 되는 문제점이 있었다.

또한, 상기 셀 단위면적이 커짐으로 인하여 반도체소자의 고집적화가 어려운 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 기존의 비트라인 콘택을 중심으로 워드라인이 양쪽에 배치되고, 바로 인접하여 모스 커패시터가 배치되며, 모스 커패시터 하부에 소자분리막이 있는 구조에 있어서, 소자분리막의 상부 일부를 제거하여 노출된 소자분리막의 벽면, 즉 액티브영역을 커패시터 면적으로 이용함으로써 셀의 단위면적을 늘이지 않고 커패시터 용량을 증가시켜 디램의 센싱 마진을 증가시킬 뿐만 아니라 평판 구조의 디램 셀 면적을 줄일 수 있도록 하는 디램 메모리 셀의 제조방법을 제공하는 것이다.

도 1은 종래 기술에 따른 디램 메모리 셀을 설명하기 위해 디램 메모리 셀 구조를 나타낸 단면도이다.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 디램 메모리 셀의 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.

-- 도면의 주요부분에 대한 부호의 설명 --

100 : 실리콘 기판 110 : 소자분리막

120 : 커패시터 문턱전압 마스크

130 : 이온주입 140 : 트렌치

150 : 게이트산화막 160 : 커패시터 전극

170 : 워드라인

상기 목적을 달성하기 위하여, 본 발명은 소자분리막이 형성된 실리콘 기판 상에 커패시터 형성영역만 개방되도록 커패시터 문턱전압 마스크를 형성하는 단계와, 상기 커패시터 문턱전압 마스크를 이용하여 소자분리막 상부 갭필산화막을 일정량 제거하는 단계와, 상기 결과물 상에 커패시터 문턱전압 마스크를 이용하여 커패시터 문턱전압 이온을 경사 주입하는 단계와, 상기 커패시터 문턱전압 마스크를 제거한 후, 결과물의 액티브 영역에 게이트 산화막을 형성하는 단계와, 상기 결과물 전체에 워드라인과 커패시터 형성을 위한 다결정 실리콘을 증착한 후 노광 및 식각 공정을 진행하여 커패시터 전극과 워드라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 디램 메모리 셀의 제조방법을 제공한다.

본 발명은 상기 소자분리막의 상부 갭필산화막을 일정량 제거 시, 커패시터와 커패시터 간의 누설전류가 발생하지 않는 범위에서 제거한다.

또한, 본 발명은 상기 소자분리막 상부의 갭필산화막이 일정량 제거되어 노출된 벽면에 문턱전압 이온 주입 시, 웰과 반대타입의 이온을 주입하여 커패시터 형성영역의 문턱전압을 낮추는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 디램 메모리 셀의 제조방법을 설명하기 위해 순차적으로 나타낸 단면도이다.

도 2a에 도시된 바와 같이, 실리콘기판(100) 내에 소자간 격리를 위한 소자분리막(110)을 형성하고, 실리콘기판(100) 상부에 커패시터 형성영역이 개방되도록 커패시터 문턱전압 마스크(120)를 형성한다.

그리고, 도 2b에 도시된 바와 같이, 상기 커패시터 문턱전압 마스크(120)를식각마스크로 이용하여 소자분리막(110)의 상부, 즉 트렌치(140) 내에 매립된 갭필산화막(미도시함)의 상부 갭필산화막을 일정량 제거하되, 커패시터와 커패시터 간에 누설전류가 발생하지 않는 범위 내에서 제거한다.

바람직하게는 소자분리막(110)의 깊이의 50% 정도 제거하여 트렌치(140) 상부 벽면을 노출시킴으로써, 상부 벽면을 소자분리영역이 아닌 액티브 영역으로 사용된다.

그 후, 도 2c에 도시된 바와 같이, 상기 결과물 전체에 커패시터 문턱전압 마스크(120)를 이용하여 워드라인 영역보다 커패시터 영역의 문턱전압을 낮추기 위해 웰(Well)과 반대되는 타입의 이온을 주입하며, 이때, 상기 소자분리영역의 트렌치(140) 상부 노출된 벽면, 즉 액티브 영역에도 문턱이온을 주입하기 위해 경사지게 하여 이온주입(130)을 진행한다.

예를 들어, 월이 p-MOS일 경우에는 n이온을 주입하고, 웰이 n-MOS일 경우에는 p이온을 주입하여 커패시터 문턱전압을 웰보다 낮추어 준다.

이어서, 도 2d에 도시된 바와 같이, 상기 커패시터 문턱전압 마스크(미도시함)를 제거한 후 결과물의 액티브 영역에 워드라인과 커패시터 형성을 위한 게이트 산화막(150)을 형성한다.

그 후, 도 2e에 도시된 바와 같이, 상기 결과물 전체에 워드라인과 커패시터 형성을 위한 다결정 실리콘(미도시함)을 증착한 후 노광 및 식각 공정을 진행하여 커패시터 전극(160)과 워드라인(170)을 형성한다.

따라서, 상기한 바와 같이, 본 발명에 따른 디램 메모리 셀의 제조방법을 이용하게 되면 평탄 커패시터 플레이트와 연결된 소자분리막의 상부 일부를 제거하여 노출된 소자분리막의 벽면, 즉 액티브영역을 커패시터 면적으로 이용함으로써 셀의 단위면적을 늘이지 않고 커패시터 용량을 증가시켜 디램의 센싱 마진을 증가시킬 뿐만 아니라 평판 구조의 디램 셀 면적을 줄일 수 있으며, 그 결과, 반도체 소자의 특성, 신뢰성 및 수율을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능케 할 수 있는 효과가 있다.

Claims (3)

1. 소자분리막이 형성된 실리콘 기판 상에 커패시터 형성영역만 개방되도록 커패시터 문턱전압 마스크를 형성하는 단계와;

   상기 커패시터 문턱전압 마스크를 이용하여 소자분리막 상부 갭필산화막을 일정량 제거하는 단계와;

   상기 결과물 상에 커패시터 문턱전압 마스크를 이용하여 커패시터 문턱전압 이온을 경사 주입하는 단계와;

   상기 커패시터 문턱전압 마스크를 제거한 후, 결과물의 액티브 영역에 게이트 산화막을 형성하는 단계와;

   상기 결과물 전체에 워드라인과 커패시터 형성을 위한 다결정 실리콘을 증착한 후, 노광 및 식각 공정을 진행하여 커패시터 전극과 워드라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 디램 메모리 셀의 제조방법.
2. 제 1항에 있어서, 상기 소자분리막의 상부 갭필산화막을 일정량 제거 시, 커패시터와 커패시터 간의 누설전류가 발생하지 않는 범위에서 제거하는 특징으로 하는 디램 메모리 셀의 제조방법.
3. 제 1항에 있어서, 상기 커패시터 문턱전압 이온 주입 시, 웰과 반대타입의 이온을 주입하여 문턱전압을 낮추는 것을 특징으로 하는 디램 메모리 셀의 제조방법.