CN1832145A - 制造快闪存储装置的方法 - Google Patents
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Abstract
公开一种用以制造快闪存储装置的方法，其包括以下步骤：在一半导体衬底的一区域上形成一堆叠栅极，在该堆叠栅极中，堆叠一隧道介电膜、一用于一浮动栅极的多晶硅膜图案、一层间介电膜、一用于一控制栅极的多晶硅膜图案、及一金属膜；在该堆叠栅极的两侧处的半导体衬底中注入一杂质离子；及在包括该堆叠栅极的整个表面上形成一抗异常氧化膜。可改进耐久力特性而不使程序干扰特性降级。
Description
技术领域
本发明涉及一种用以制造快闪存储装置的方法，且更具体言之，本发明涉及一种其中改进了快闪存储装置的循环耐久力(Cycling endurance)特性(意即，删除/写入(E/W)循环特性)的制造快闪存储装置的方法。
背景技术
半导体存储装置的快闪存储装置具有即使在移除电源时储存于存储单元中的信息亦不丢失的性能。因此，快闪存储装置已广泛用于计算机所用的存储卡及其类似物中。
作为快闪存储装置的单位单元，具有一其中以顺序方式堆叠浮动栅极的导电膜及控制栅极的导电膜的结构的存储单元是广泛已知的。多晶硅被广泛用作浮动栅极的导电膜及控制栅极的导电膜。更特定言之，多晶硅膜及硅化钨(WSix)的双重结构通常用作控制栅极的导电膜。
然而，随着快闪存储装置的集成度(integration level)增加，存在的问题在于：多晶硅膜结构及硅化钨膜结构中的电阻变得极高。
因此，已提议一种金属栅极结构，在该金属栅极结构中，形成诸如氮化钨膜(WN)的反应障壁层代替硅化钨膜(WSix)，且在该氮化钨膜上形成诸如钨(W)膜的金属电极膜。
藉由在一半导体衬底上顺序地堆叠隧道介电膜、浮动栅极的多晶硅膜、层间介电膜、控制栅极的多晶硅膜、反应障壁层及金属电极膜，并随后藉由光刻工艺构图该金属电极膜、该反应障壁层、控制栅极的该多晶硅膜、该层间介电膜、和浮动栅极的该多晶硅膜，来制造具有此金属栅极结构的快闪存储装置。
在构图该金属栅极时，产生蚀刻损伤。为减轻此等蚀刻损伤，执行选择性氧化工艺，且在包括该金属栅极的整个表面上形成密封氮化物膜使得该金属电极膜不被氧化。
密封氮化物膜形成的原因如下所述。若在随后热工艺(意即，含有氧化物材料的热处理工艺)中，于金属电极膜中产生异常氧化，则由于污染了设备腔室而导致一问题。另外，曝露的金属电极膜的横截面由于氧化而减小，从而导致电阻的增加。因此信号传输延迟时间由于单元的字线的电阻增加而增加。此导致读取速度的全面降低并因此使产品的品质降级。因此，为防止此等问题，形成密封氮化物膜。
接着，为形成源极/漏极结，在一半导体衬底上执行注入(结)工艺，意即，将金属栅极用作掩模的杂质离子注入工艺。随后执行用于激活所注入的杂质离子的热处理工艺以形成该源极/漏极结。
图1为一展示取决于用于现有快闪存储单元的源极/漏极结的杂质离子剂量的循环耐久力特性的图表。
自图1的E/W 100K循环进行结果可见，随着循环增加，突然产生单元的阈值电压改变，意即，严重降低了循环期限(Cycling window)。
自快闪存储单元的特性的观点而言，其应具有能够承受100K循环的耐久力特性。自图1可见，不可在藉由现有工艺而制造的单元中达到耐久力特性。
同时，可藉由增加单元结注入剂量的量来改进E/W循环特性。然而，这并不非常有效。此外，若用于源极/漏极结的杂质离子的剂量增加，则存在的问题在于：漏电流由于栅极诱发的漏极降低(gate-induced drain lowering，GIDL)效应而增加，且因此使程序干扰性能降级。鉴于以上所述，不能随意增加用于源极/漏极结的杂质离子剂量以改进耐久力特性。
现有快闪存储单元中耐久力特性降低的原因可包括两种主要类型。
第一，密封氮化物膜中固有的抗张应力影响硅表面以禁止源极/漏极结的杂质离子砷(As)、磷(P)或硼(B)的平行扩散。由于源极/漏极结与栅极之间的重叠不充分故单元电流减少，因此期望增加阈值电压。
此可自E/W循环特性藉由单元结注入剂量的增加而得以改进的事实自图1间接地看出。
第二，存在密封氮化物膜本身固有的材料的问题。通常，所注入的氮化物膜充当捕集源。因此预期产生许多捕集电荷。
然而，自非注入金属栅极的观点考虑密封氮化物膜的循环特性，在耐久力特性方面氮化物膜与氧化物膜之间不存在显著差异。因此，在此状况下不存在显著效应。因此需要不注入密封氮化物膜。
发明内容
因此，本发明解决上述问题，并公开一种其中可改进耐久力特性而不使程序干扰特性降级的制造快闪存储装置的方法。
为实现此目的，本发明提供一种制造快闪存储装置的方法，其包括以下步骤：在一半导体衬底的一区域上形成一堆叠栅极，在该堆叠栅极中，堆叠隧道介电膜、浮动栅极的多晶硅膜图案、层间介电膜、控制栅极的多晶硅膜图案、及金属膜；在该堆叠栅极的两侧处将杂质离子注入该半导体衬底中；及在包括该堆叠栅极的整个表面上形成一抗异常氧化膜。
可藉由以下步骤形成堆叠栅极：在半导体衬底上依次地堆叠隧道介电膜、浮动栅极的多晶硅膜、层间介电膜、控制栅极的多晶硅膜、及金属膜；及选择性地蚀刻该金属膜、控制栅极的该多晶硅膜、层间介电膜、及浮动栅极的该多晶硅膜使得它们保留于该区域上。
该方法可进一步包括在该金属膜上形成一硬式屏蔽膜的步骤。
优选藉由堆叠一反应障壁层及一金属电极膜来形成该金属膜。
优选使用Wn、TaN、TiN及MoN中的一者来形成该反应障壁层。
优选使用W、Co、Ti、Mo、Ru-Ta、Ni-Ti及Ta-Pt中的一者来形成该金属电极膜。
该方法可进一步包括以下步骤：在形成堆叠栅极之后，藉由用以禁止金属膜的氧化的选择性氧化工艺来于浮动栅极的多晶硅膜图案及控制栅极的多晶硅膜图案的侧向部分上形成一氧化物膜。
杂质离子可采用磷(P)及砷(As)中的一者。
杂质离子可采用硼(B)。
在注入杂质离子时，离子注入能量优选为10至50KeV，且离子注入剂量优选为5E12至5E13[ions/cm2]。
在注入杂质离子时，倾角(tilt angle)优选为0至10度。
该方法可进一步包括在注入杂质离子之后执行清洗工艺的步骤。
在清洗工艺中，可使用含有H2SO4、H2O2及MH4OH的清洗溶液。
可使用密封氮化物膜或ALD氧化物膜来形成抗异常氧化膜。
ALD氧化物膜优选为藉由ALD方法而形成的SiO2膜。
可使用SiN及SiON中的一者来形成密封氮化物膜。
抗异常氧化膜的厚度优选为50至300埃。
该方法可进一步包括在形成抗异常氧化膜之后执行用于激活所注入的杂质离子的热处理工艺的步骤。
附图说明
图1为一展示取决于现有快闪存储单元的杂质离子剂量的循环耐久力特性的图表；
图2A至2B为说明用以制造快闪存储装置的例示性方法中的工艺步骤的横截面图；及
图3为一展示根据本发明的例示性快闪存储装置的循环耐久力特性的图表。
附图标记说明
10 半导体衬底
11 隧道介电膜
12 多晶硅膜图案
13 层间介电膜
14 多晶硅膜图案
15 金属膜
16 硬式屏蔽膜
17 抗异常氧化膜
18 源极/漏极结
具体实施方式
将参照附图描述各个实施例。本领域内的技术人员将了解，可以各种方式修正所公开的实施例且本发明的范畴不受所述实施例的限制。
图2A至2B为说明用以制造快闪存储装置的例示性方法中的工艺步骤的横截面图。
在半导体衬底10上顺序地形成隧道介电膜11、浮动栅极的多晶硅膜、层间介电膜13、控制栅极的多晶硅膜、金属膜15及硬式屏蔽膜16。金属膜15可优选采用反应障壁层及金属电极膜的堆叠膜。
可使用(例如)WN、TaN、TiN及MoN中的一者来形成反应障壁层。可使用W、Co、Ti、Mo、Ru-Ta、Ni-Ti、TiN及Ta-Pt中的一者来形成金属电极膜。
如图2A所示，藉由光刻工艺顺序地蚀刻硬式屏蔽膜16、金属膜15、控制栅极的多晶硅膜、层间介电膜13，及浮动栅极的多晶硅膜，从而形成具有堆叠膜的堆叠栅极，该堆叠膜由位于半导体衬底10的一区域上的浮动栅极的多晶硅膜图案12、层间介电膜13、控制栅极的多晶硅膜图案14、金属膜15及硬式屏蔽膜16组成，其中隧道介电膜11形成于半导体衬底10的该区域中。
虽然未展示于附图中，但可藉由执行用于禁止金属膜15的氧化的选择性氧化工艺而于浮动栅极的多晶硅膜图案12及控制栅极的多晶硅膜图案14的侧向部分上形成氧化硅膜(SiO2)，以减轻在形成堆叠栅极时的蚀刻损伤。
随后，将光致抗蚀剂涂布于整个表面上。在藉由曝光及显影工艺而曝露单元区域之后，注入杂质离子以形成单元结。
关于杂质离子，可将磷(P)或砷(As)用作n型源，且可将硼(B)用作p型源。
在注入杂质离子时，离子注入能量为10至50KeV且离子注入的剂量为5E12至5E13[ions/cm2]。另外，在注入离子时，倾角为0至10度。
随后移除光致抗蚀剂并执行清洗工艺。
仅使用在清洗工艺中使用的清洗溶液中含有H2SO4、H2O2及NH4OH的清洗溶液。更特定言之，该清洗溶液中并不包含用于移除氧化物膜的诸如缓冲氧化物蚀刻剂(BOE)或HF的清洗溶液，以致在选择性氧化工艺中未移除形成于浮动栅极的多晶硅膜图案12及控制栅极的多晶硅膜图案14的侧向部分上的氧化硅膜(SiO2)。
此后，如图2B所示，为防止在含有随后氧化物材料的热处理工艺中金属膜15的异常氧化，在包括堆叠栅极的整个表面上形成抗异常氧化膜17。
可使用诸如SiN或SiON的密封氮化物膜或藉由原子层沉积(ALD)方法沉积的氧化硅膜(SiO2)来形成抗异常氧化膜17。抗异常氧化膜17可形成为50至300埃的厚度。
此后，藉由热处理工艺激活所注入的杂质离子且使其扩散，从而形成源极/漏极结18。
藉此完成根据本发明的快闪存储装置的制造。
图3为一展示E/W循环特性的图表，意即例示性快闪存储装置的耐久力特性的图表。
自图3可见，随着E/W 100K循环继续进行，与图1所示的现有快闪存储装置相比，阈值电压改变显著降低。
在源极/漏极结离子注入工艺之后，形成抗异常氧化膜。该抗异常氧化膜可防止其中禁止杂质离子平行扩散的现象。因此可保证栅极与源极/漏极结之间的充分重叠。因此，可防止阈值电压由于栅极与源极/漏极结之间的重叠缺乏而增加的问题。此可解决由阈值电压增加而导致的使循环耐久力特性降级的问题。
其次，甚至可在不用增加杂质离子剂量的情况下解决耐久力特性降级问题。因此不必降低干扰特性以改进耐久力特性。
虽然已参看优选实施例进行了先前描述，但应了解，本领域内的技术人员可在不偏离本发明及所附权利要求的精神及范畴的情况下对本发明进行改变及修正。
本申请要求于2005年3月10日提交的第2005-20227号韩国专利申请的权益，将其公开的全文在此作参照引用。
Claims (18)
1.一种用于制造一快闪存储装置的方法，包括以下步骤：
在一半导体衬底的一区域上形成一堆叠栅极，在该堆叠栅极中堆叠一隧道介电膜、一用于一浮动栅极的多晶硅膜图案、一层间介电膜、一用于一控制栅极的多晶硅膜图案、及一金属膜；
将一杂质离子注入在该堆叠栅极的两侧处的该半导体衬底中；及
在包括该堆叠栅极的整个表面上形成一抗异常氧化膜。
2.如权利要求1所述的方法，其中藉由在该半导体衬底上顺序地堆叠该隧道介电膜、该用于该浮动栅极的多晶硅膜、该层间介电膜、该用于该控制栅极的多晶硅膜、及该金属膜，并选择性地蚀刻该金属膜、该用于该控制栅极的多晶硅膜、该层间介电膜及该用于该浮动栅极的多晶硅膜使得它们保留于所述区域上，来形成该堆叠栅极。
3.如权利要求2所述的方法，进一步包括在该金属膜上形成一硬式屏蔽膜的步骤。
4.如权利要求1所述的方法，其中藉由堆叠一反应障壁层及一金属电极膜来形成该金属膜。
5.如权利要求4所述的方法，其中使用Wn、TaN、TiN及MoN中的一者来形成该反应障壁层。
6.如权利要求4所述的方法，其中使用W、Co、Ti、Mo、Ru-Ta、Ni-Ti及Ta-Pt中之一者来形成该金属电极膜。
7.如权利要求1所述的方法，进一步包括在形成该堆叠栅极之后，藉由一用以禁止该金属膜的氧化的选择性氧化工艺，而于该用于该浮动栅极的多晶硅膜图案及该用于该控制栅极的多晶硅膜图案的侧向部分上形成一氧化物膜的步骤。
8.如权利要求1所述的方法，其中该杂质离子采用磷(P)及砷(As)中之一者。
9.如权利要求1所述的方法，其中该杂质离子采用硼(B)。
10.如权利要求1所述的方法，其中在注入该杂质离子时，离子注入能量为10至50KeV，且离子注入剂量为5E12至5E13[ions/cm2]。
11.如权利要求1所述的方法，其中在注入该杂质离子时，一倾角为0至10度。
12.如权利要求1所述的方法，进一步包括在注入该杂质离子之后执行一清洗工艺的步骤。
13.如权利要求12所述的方法，其中在该清洗工艺中，使用一含有H2SO4、H2O2及NH4OH的清洗溶液。
14.如权利要求1所述的方法，其中使用一密封氮化物膜或一ALD氧化物膜来形成该抗异常氧化膜。
15.如权利要求14所述的方法，其中该ALD氧化物膜为一藉由一ALD方法形成的SiO2膜。
16.如权利要求14所述的方法，其中使用SiN及SiON中之一者来形成该密封氮化物膜。
17.如权利要求1所述的方法，其中该抗异常氧化膜的一厚度为50至300埃。
18.如权利要求1所述的方法，进一步包括在形成该抗异常氧化膜之后执行一用于激活该注入的杂质离子的热处理工艺的步骤。
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