JP2006253622A - フラッシュメモリ素子の製造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 229910052751 metal Inorganic materials 0.000 claims abstract description 38
- 239000002184 metal Substances 0.000 claims abstract description 38
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 37
- 229920005591 polysilicon Polymers 0.000 claims abstract description 37
- 239000012535 impurity Substances 0.000 claims abstract description 28
- 150000002500 ions Chemical class 0.000 claims abstract description 27
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 230000002159 abnormal effect Effects 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000011229 interlayer Substances 0.000 claims abstract description 13
- 230000003647 oxidation Effects 0.000 claims description 19
- 238000005468 ion implantation Methods 0.000 claims description 15
- 150000004767 nitrides Chemical class 0.000 claims description 15
- 238000004140 cleaning Methods 0.000 claims description 14
- 238000007789 sealing Methods 0.000 claims description 12
- 239000010410 layer Substances 0.000 claims description 10
- 230000004888 barrier function Effects 0.000 claims description 9
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 230000002265 prevention Effects 0.000 claims description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 229910052718 tin Inorganic materials 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 239000003963 antioxidant agent Substances 0.000 claims description 4
- 230000003078 antioxidant effect Effects 0.000 claims description 4
- 229910052785 arsenic Inorganic materials 0.000 claims description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims description 3
- KHYBPSFKEHXSLX-UHFFFAOYSA-N iminotitanium Chemical compound [Ti]=N KHYBPSFKEHXSLX-UHFFFAOYSA-N 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 229910001000 nickel titanium Inorganic materials 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- 230000002542 deteriorative effect Effects 0.000 abstract description 3
- 230000003449 preventive effect Effects 0.000 abstract description 3
- 230000001351 cycling effect Effects 0.000 description 14
- 210000004027 cell Anatomy 0.000 description 12
- 238000000231 atomic layer deposition Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 210000004692 intercellular junction Anatomy 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000007800 oxidant agent Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- -1 tungsten nitride Chemical class 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Abstract
【課題】プログラムディスターバンス特性が劣化することなく、インデュアランス特性を向上させることが可能なフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板の一領域上にトンネル誘電膜、フローティングゲート用ポリシリコン膜パターン、層間誘電膜、コントロールゲート用ポリシリコン膜パターン、金属膜が積層されたスタックゲートを形成する段階と、前記スタックゲートの両側の半導体基板に不純物イオンを注入する段階と、前記スタックゲートを含んだ全表面上に異常酸化防止膜を形成する段階とを含んでなる。
【選択図】図２
【解決手段】半導体基板の一領域上にトンネル誘電膜、フローティングゲート用ポリシリコン膜パターン、層間誘電膜、コントロールゲート用ポリシリコン膜パターン、金属膜が積層されたスタックゲートを形成する段階と、前記スタックゲートの両側の半導体基板に不純物イオンを注入する段階と、前記スタックゲートを含んだ全表面上に異常酸化防止膜を形成する段階とを含んでなる。
【選択図】図２
Description
本発明は、フラッシュメモリ素子の製造方法に係り、特に、フラッシュメモリ素子のサイクリングインデュアランス(cycling endurance)特性、すなわちＥ／Ｗ(Erase/Write)サイクリング特性を向上させるためのフラッシュメモリ素子の製造方法に関する。
半導体メモリ素子の中でも、フラッシュメモリ素子は、電源が遮断された状態でも、メモリセルに格納された情報が消滅しない特性を持つ。よって、コンピュータに使用されるメモリカードなどに広く用いられている。
フラッシュメモリ素子の単位セルとして、フローティングゲート用導電膜とコントロールゲート用導電膜が順次積層された構造を持つメモリセルが広く知られている。前記フローティングゲート用導電膜とコントロールゲート用導電膜としてポリシリコンが広く用いられており、特にコントロールゲート用導電膜としてポリシリコン膜とタングステンシリサイド（ＷＳｉｘ）の二重構造が主に用いられている。
どころが、フラッシュメモリ素子の集積度が増加するにつれて、ポリシリコン膜／タングステンシリサイド膜の構造における抵抗が非常に高くなるという問題がある。
そこで、前記タングステンシリサイド膜（ＷＳｉｘ）の代わりに反応障壁(reaction barrier)層、例えばタングステンナイトライド膜（ＷＮ）を形成し、タングステンナイトライド膜上に金属電極膜、例えばタングステン膜（Ｗ）膜を積層するメタルゲート構造が提案されたことがある。
このようなメタルゲート構造のフラッシュメモリ素子の製造は、半導体基板上にトンネル誘電膜、フローティングゲート用ポリシリコン膜、層間誘電膜、コントロールゲート用ポリシリコン膜、反応障壁層、金属電極膜を順次積層した後、フォトおよびエッチング工程で前記金属電極膜、反応障壁層、コントロールゲート用ポリシリコン膜、層間誘電膜、フローティングゲート用ポリシリコン膜をパターニングして形成する。
前記メタルゲートパターニングの際にエッチングダメージが発生するが、これを緩和するために、前記金属電極膜が酸化しないように選択的酸化工程を行い、前記メタルゲートを含んだ全面にシーリング窒化膜(sealing nitride)を形成する。
前記シーリング窒化膜を形成する理由は、後続の熱工程、すなわち酸化物質を含有する熱処理工程で金属電極膜に異常酸化が起こると、装備チャンバーが汚染されるという問題、露出した金属電極膜の断面積が酸化によって減少して抵抗の増加をもたらし、セルのワードライン抵抗の増加による信号伝達遅延時間が増加して全般的な読み取り速度の低下をもたらして製品の品質を低下させる結果をもたらすという問題が発生するところ、このような問題を予防するためである。
次に、ソース／ドレイン接合を形成するためにインプラント工程、すなわち前記メタルゲートをマスクとして半導体基板に不純物イオン注入工程を行う。その後、前記注入された不純物イオンの活性化のための熱処理工程を行い、ソース／ドレイン接合を形成する。
図１は既存のフラッシュメモリセルのソース／ドレイン接合用不純物イオンドーズ量によるサイクリングインデュアランス特性を示すグラフである。
図１のＥ／Ｗ(Erase/Write)１００Ｋサイクル進行結果より、サイクリング回数が増加するほどセルのしきい値電圧シフト(thresholdvoltage shift)が急激に起こる、言い換えればサイクリングウィンドウ(cycling window)が激しく減少することが分かる。
フラッシュメモリセルは、特性上、１００Ｋサイクルに耐えなければならないインデュアランス特性が確保されるべきであるが、既存の工程で作られたセルではインデュアランス特性の確保が不可能であることが分かる。
一方、セルジャンクションインプランストドーズ(cell junction implant dose)量の増加によってＥ／Ｗサイクリング特性が改善されることが分かるが、完全な効果を示すものではない。また、ソース／ドレイン接合用不純物イオンのドーズ量が増加する場合、ＧＩＤＬ(GateInduced Drain Lowering)効果によって漏れ電流(leakage current)が増加し、これによりプログラムディスターバンス(programdisturbance)特性が悪くなるという問題が発生する。そのため、インデュアランス(endurance)特性を改善するために、やたらにソース／ドレイン接合用不純物イオンのドーズ量を増加させることができない実情である。
既存のフラッシュメモリセルにおいてインデュアランス特性の低下が発生する原因としては、大きく２つを挙げることができる。
第一に、シーリング窒化膜の引張ストレス(tensile stress)がシリコン表面に影響を与えてソース／ドレイン接合用不純物イオン、すなわちヒ素（Ａｓ）、リン（Ｐ）あるいは硼素（Ｂ）の水平拡散を抑制し、ソース／ドレイン接合とゲート間のオーバーラップが不十分であってセル電流の減少によってしきい値電圧が増加するものと予想される。
これは、図１においてセルジャンクションインプラントドーズ量の増加によってＥ／Ｗサイクリング特性が改善されることからみて、間接的に分かることができる。
第二に、シーリング窒化膜自体の物質上の問題であるが、一般的にインプラントされた窒化膜はトラップソースとして作用してトラップチャージが多く発生するものと予想される。
ところが、インプラントされていないメタルゲート側面のシーリング窒化膜の場合のサイクリング特性をみれば、窒化膜の場合と酸化膜の場合、インデュアランス特性の差は見えないので、効果が大きくない。よって、シーリング窒化膜がインプラントを妨害しないようにしなければならない。
そこで、本発明は、従来の技術のかかる問題点を解決するためのもので、その目的とするところは、プログラムディスターバンス特性が劣化することなく、インデュアランス特性を向上させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
上記目的を達成するために、本発明に係るフラッシュメモリ素子の製造方法は、半導体基板の一領域上にトンネル誘電膜、フローティングゲート用ポリシリコン膜パターン、層間誘電膜、コントロールゲート用ポリシリコン膜パターン、金属膜が積層されたスタックゲートを形成する段階と、前記スタックゲートの両側の半導体基板に不純物イオンを注入する段階と、前記スタックゲートを含んだ全表面上に異常酸化防止膜を形成する段階とを含んでなる。
好ましくは、前記スタックゲートは、半導体基板上にトンネル誘電膜、フローティングゲート用ポリシリコン膜、層間誘電膜、コントロールゲート用ポリシリコン膜、金属膜を順次積層する段階と、前記一領域上に残るように金属膜、コントロールゲート用ポリシリコン膜、層間誘電膜、フローティングゲート用ポリシリコン膜を選択的にエッチングして形成することを特徴とする。
好ましくは、前記金属膜上にハードマスク膜をさらに含んで形成することを特徴とする。
好ましくは、前記金属膜は、反応障壁層と金属電極膜を積層して形成することを特徴とする。
好ましくは、前記反応障壁層はＷＮ、ＴａＮ、ＴｉＮおよびＭｏＮのいずれか一つを用いて形成することを特徴とする。
好ましくは、前記金属電極膜は、Ｗ、Ｃｏ、Ｔｉ、Ｍｏ、Ｒｕ−Ｔａ、Ｎｉ−Ｔｉ、ＴｉＮおよびＴａ−Ｐｔのいずれか一つを用いて形成することを特徴とする。
好ましくは、前記スタックゲートを形成した以後、前記金属膜の酸化を抑制する選択酸化工程によって前記フローティングゲート用ポリシリコン膜パターンとコントロールゲート用ポリシリコン膜パターンの側面に酸化膜を形成する段階をさらに含むことを特徴とする。
好ましくは、前記不純物イオンとしてリン（Ｐ）およびヒ素（Ａｓ）のいずれか一つを使用することを特徴とする。
好ましくは、前記不純物イオンとして硼素（Ｂ）を使用することを特徴とする。
好ましくは、前記不純物イオン注入の際、イオン注入エネルギーは１０ＫｅＶ以上、且つ５０ＫｅＶ以下であり、イオン注入量は５Ｅ１２［ｉｏｎｓ／ｃｍ２］以上、且つ５Ｅ１３［ｉｏｎｓ／ｃｍ２］以下であることを特徴とする。
好ましくは、前記不純物イオン注入の際に０°以上、且つ１０°以下のチルト角を持たせることを特徴とする。
好ましくは、前記不純物イオンを注入する段階以後、クリーニング工程を行う段階をさらに含むことを特徴とする。
好ましくは、前記クリーニング工程の際に、Ｈ２ＳＯ４、Ｈ２Ｏ２、ＮＨ４ＯＨが含まれたクリーニング溶液を使用することを特徴とする。
好ましくは、前記異常酸化防止膜は、シーリング窒化膜またはＡＬＤ酸化膜で形成することを特徴とする。
好ましくは、前記ＡＬＤ酸化膜はＡＬＤ法で形成したＳｉＯ２膜であることを特徴とする。
好ましくは、前記シーリング窒化膜はＳｉＮおよびＳｉＯＮのいずれか一つを使用することを特徴とする。
好ましくは、前記異常酸化防止膜の厚さは５０Å以上、且つ３００Å以下であることを特徴とする。
好ましくは、前記異常酸化防止膜を形成した後、前記注入された不純物イオンを活性化させるための熱処理工程を行う段階をさらに含むことを特徴とする。
本発明は、次の効果がある。
１）ソース／ドレイン接合イオン注入工程以後、異常酸化防止膜を形成することにより、異常酸化防止膜によって不純物イオンの水平拡散が抑制される現象を防止することができるので、ゲートとソース／ドレイン接合間のオーバーラップを十分確保することができる。したがって、ゲートとソース／ドレイン接合間のオーバーラップの不足によりしきい値電圧が上昇するという問題を防止することができるので、しきい値電圧の上昇に起因したサイクリングインデュアランス特性劣化問題を解決することができる。
２）不純物イオンのドーズ量を増やさなくてもインデュアランス特性劣化問題を解決することができるので、インデュアランス特性を改善するためにディスターバンス特性を低めなくてもよい。
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
図２（ａ）および図２（ｂ）は本発明の実施例に係るフラッシュメモリ素子の製造工程断面図である。
まず、半導体基板１０上にトンネル誘電膜１１とフローティングゲート用ポリシリコン膜と層間誘電膜１３とコントロールゲート用ポリシリコン膜と金属膜１５とハードマスク膜１６を形成する。前記金属膜１５としては、反応障壁層と金属電極膜の積層膜で形成することが良い。
前記反応障壁層は、例えばＷＮ、ＴａＮ、ＴｉＮおよびＭｏＮのいずれか一つで形成し、前記金属電極膜は、Ｗ、Ｃｏ、Ｔｉ、Ｍｏ、Ｒｕ−Ｔａ、Ｎｉ−Ｔｉ、ＴｉＮおよびＴａ−Ｐｔのいずれか一つで形成する。
次に、フォトおよびエッチング工程で一領域上に残るように前記ハードマスク膜１６と金属膜１５とコントロールゲート用ポリシリコン膜と層間誘電膜１３とフローティングゲート用ポリシリコン膜を選択的にエッチングし、図２（ａ）に示すように、トンネル誘電膜１１が形成された半導体基板１０の一領域上にフローティングゲート用ポリシリコン膜パターン１２、層間誘電膜１３、コントロールゲート用ポリシリコン膜パターン１４、金属膜１５、ハードマスク膜１６の積層膜から構成されるスタックゲートを形成する。
図面には示していないが、前記スタックゲート形成の際にエッチングダメージを緩和するために、前記金属膜１５の酸化を抑制する選択酸化工程を行い、前記フローティングゲート用ポリシリコン膜パターン１２およびコントロールゲート用ポリシリコン膜パターン１４の側面にシリコン酸化膜（ＳｉＯ２）を形成する。
その後、全面にフォトレジストを塗布し、露光および現像工程によってセル領域を露出させた後、セルジャンクション形成のためにスタックゲートの両側の半導体基板１０に不純物イオンを注入する。
前記不純物イオンとしては、ｎ型ソースとしてリン（Ｐ）またはヒ素（Ａｓ）を使用し、ｐ型ソースとして硼（ホウ）素（Ｂ）を使用する。
前記不純物イオン注入時のイオン注入エネルギーは１０ＫｅＶ以上、且つ５０ＫｅＶ以下であり、イオン注入量は５Ｅ１２ｉｏｎｓ／ｃｍ２以上、且つ５Ｅ１３ｉｏｎｓ／ｃｍ２以下である。次に、イオン注入の際に０°以上、且つ１０°以下のチルト角を持たせる。
その後、前記フォトレジストを除去し、洗浄工程（クリーニング工程）を行う。
前記洗浄工程に用いられる洗浄液として、Ｈ２ＳＯ４、Ｈ２Ｏ２、ＮＨ４ＯＨが含有されている洗浄液（クリーニング溶液）のみを使用する。特に、前記洗浄液に、酸化膜の除去に使用される洗浄液、例えばＢＯＥ(Buffer Oxide Etchant)またはＨＦが含まれないようにし、前記選択的酸化工程でフローティングゲート用ポリシリコン膜パターン１２とコントロールゲート用ポリシリコン膜パターン１４の側面に形成されたシリコン酸化膜（ＳｉＯ２）が除去されないようにする。
次いで、後続の酸化物質を含有する熱工程で前記金属膜１５の異常酸化を防止するために、図２（ｂ）に示すように、前記スタックゲートを含んだ全表面上に異常酸化防止膜１７を形成する。
前記異常酸化防止膜１７は、シーリング窒化膜(sealing nitride)、例えばＳｉＮ、ＳｉＯＮ、またはＡＬＤ(Atomic Layer Deposition)酸化膜となるＡＬＤ法で蒸着したシリコン酸化膜（ＳｉＯ２）を用いて形成し、その厚さは５０Å以上、且つ３００Å以下にすることが良い。
その後、熱処理工程により、前記注入された不純物イオンを活性化および拡散させてソース／ドレイン接合１８を形成する。以上、本発明に係るフラッシュメモリ素子の製造を完了する。
図３は本発明に係るフラッシュメモリ素子のサイクリングインデュアランス特性を示すグラフである。図３を参照すると、図１に示した既存のフラッシュメモリ素子に比べて、Ｅ／Ｗ１００Ｋサイクル進行結果、しきい値電圧シフトが大幅減少したことを確認することができる。
本発明の活用例として、フラッシュメモリ素子の製造方法に適用出来、特に、フラッシュメモリ素子のサイクリングインデュアランス(cycling endurance)特性、すなわちＥ／Ｗ(Erase/Write)サイクリング特性を向上させるためのフラッシュメモリ素子の製造方法に適用出来る。
１０ 半導体基板
１１ トンネル誘電膜
１２ フローティングゲート用ポリシリコン膜パターン
１３ 層間誘電膜
１４ コントロールゲート用ポリシリコン膜パターン
１５ 金属膜
１６ ハードマスク膜
１７ 異常酸化防止膜
１８ ソース／ドレイン接合
１１ トンネル誘電膜
１２ フローティングゲート用ポリシリコン膜パターン
１３ 層間誘電膜
１４ コントロールゲート用ポリシリコン膜パターン
１５ 金属膜
１６ ハードマスク膜
１７ 異常酸化防止膜
１８ ソース／ドレイン接合
Claims (18)
- 半導体基板の一領域上にトンネル誘電膜、フローティングゲート用ポリシリコン膜パターン、層間誘電膜、コントロールゲート用ポリシリコン膜パターン、金属膜が積層されたスタックゲートを形成する段階と、
前記スタックゲートの両側の半導体基板に不純物イオンを注入する段階と、
前記スタックゲートを含んだ全表面上に異常酸化防止膜を形成する段階とを含んでなることを特徴とするフラッシュメモリ素子の製造方法。 - 前記スタックゲートは、
半導体基板上にトンネル誘電膜、フローティングゲート用ポリシリコン膜、層間誘電膜、コントロールゲート用ポリシリコン膜、金属膜を順次積層し、
前記一領域上に残るように金属膜、コントロールゲート用ポリシリコン膜、層間誘電膜、フローティングゲート用ポリシリコン膜を選択的にエッチングして形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。 - 前記金属膜上にハードマスク膜をさらに含んで形成することを特徴とする請求項２に記載のフラッシュメモリ素子の製造方法。
- 前記金属膜は、反応障壁層と金属電極膜を積層して形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
- 前記反応障壁層は、ＷＮ、ＴａＮ、ＴｉＮおよびＭｏＮのいずれか一つを用いて形成することを特徴とする請求項４に記載のフラッシュメモリ素子の製造方法。
- 前記金属電極膜は、Ｗ、Ｃｏ、Ｔｉ、Ｍｏ、Ｒｕ−Ｔａ、Ｎｉ−Ｔｉ、ＴｉＮおよびＴａ−Ｐｔのいずれか一つを用いて形成することを特徴とする請求項４に記載のフラッシュメモリ素子の製造方法。
- 前記スタックゲートを形成した以後、前記金属膜の酸化を抑制する選択酸化工程で前記フローティングゲート用ポリシリコン膜パターンとコントロールゲート用ポリシリコン膜パターンの側面に酸化膜を形成する段階をさらに含むことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
- 前記不純物イオンとしてリン（Ｐ）およびヒ素（Ａｓ）のいずれか一つを使用することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
- 前記不純物イオンとして硼素（Ｂ）を使用することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
- 前記不純物イオン注入の際、イオン注入エネルギーは１０ＫｅＶ以上、且つ５０ＫｅＶ以下、イオン注入量は５Ｅ１２［ｉｏｎｓ／ｃｍ２］以上、且つ５Ｅ１３［ｉｏｎｓ／ｃｍ２］以下であることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
- 前記不純物イオン注入の際に０°以上、且つ１０°以下のチルト角を持たせることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
- 前記不純物イオンを注入する段階以後、クリーニング工程を行う段階をさらに含むことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
- 前記クリーニング工程の際に、Ｈ２ＳＯ４、Ｈ２Ｏ２、ＮＨ４ＯＨが含まれたクリーニング溶液を使用することを特徴とする請求項１２に記載のフラッシュメモリ素子の製造方法。
- 前記異常酸化防止膜は、シーリング窒化膜またはＡＬＤ酸化膜で形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
- 前記ＡＬＤ酸化膜は、ＡＬＤ法で形成したＳｉＯ２膜であることを特徴とする請求項１４に記載のフラッシュメモリ素子の製造方法。
- 前記シーリング窒化膜は、ＳｉＮおよびＳｉＯＮのいずれか一つを使用することを特徴とする請求項１４に記載のフラッシュメモリ素子の製造方法。
- 前記異常酸化防止膜の厚さは、５０Å以上、且つ３００Å以下であることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
- 前記異常酸化防止膜を形成した後、前記注入された不純物イオンを活性化させるための熱処理工程を行う段階をさらに含むことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050020227A KR100635201B1 (ko) | 2005-03-10 | 2005-03-10 | 플래쉬 메모리 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006253622A true JP2006253622A (ja) | 2006-09-21 |
Family
ID=36994281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005164503A Pending JP2006253622A (ja) | 2005-03-10 | 2005-06-03 | フラッシュメモリ素子の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP2006253622A (ja) |
| KR (1) | KR100635201B1 (ja) |
| CN (1) | CN100399546C (ja) |
| TW (1) | TWI306647B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100953050B1 (ko) * | 2007-10-10 | 2010-04-14 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그의 제조 방법 |
| CN101635278B (zh) * | 2008-07-22 | 2011-11-30 | 中芯国际集成电路制造(上海)有限公司 | Dram中存储单元的离子掺杂方法 |
| KR102031174B1 (ko) | 2012-11-16 | 2019-10-11 | 삼성전자주식회사 | 반도체 소자, 반도체 소자의 제조 방법 및 기판 가공 장치 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000311992A (ja) * | 1999-04-26 | 2000-11-07 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2002043443A (ja) * | 2000-07-24 | 2002-02-08 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| WO2002073696A1 (fr) * | 2001-03-12 | 2002-09-19 | Hitachi, Ltd. | Procede pour fabriquer un dispositif semi-conducteur a circuit integre |
| JP2003031707A (ja) * | 2001-06-29 | 2003-01-31 | Hynix Semiconductor Inc | 不揮発性メモリセルの製造方法 |
| JP2003086718A (ja) * | 2001-09-13 | 2003-03-20 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100255512B1 (ko) * | 1996-06-29 | 2000-05-01 | 김영환 | 플래쉬 메모리 소자 제조방법 |
| CN1099705C (zh) * | 1998-06-24 | 2003-01-22 | 台湾积体电路制造股份有限公司 | 快闪存储单元的制造方法 |
| US6153906A (en) * | 1998-12-08 | 2000-11-28 | United Microelectronics Corp. | Flash memory |
| US6288419B1 (en) * | 1999-07-09 | 2001-09-11 | Micron Technology, Inc. | Low resistance gate flash memory |
-
2005
- 2005-03-10 KR KR1020050020227A patent/KR100635201B1/ko not_active IP Right Cessation
- 2005-06-03 JP JP2005164503A patent/JP2006253622A/ja active Pending
- 2005-06-21 TW TW094120676A patent/TWI306647B/zh not_active IP Right Cessation
- 2005-07-06 CN CNB2005100819216A patent/CN100399546C/zh not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000311992A (ja) * | 1999-04-26 | 2000-11-07 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
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| JP2003031707A (ja) * | 2001-06-29 | 2003-01-31 | Hynix Semiconductor Inc | 不揮発性メモリセルの製造方法 |
| JP2003086718A (ja) * | 2001-09-13 | 2003-03-20 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI306647B (en) | 2009-02-21 |
| KR100635201B1 (ko) | 2006-10-16 |
| CN100399546C (zh) | 2008-07-02 |
| CN1832145A (zh) | 2006-09-13 |
| KR20060099171A (ko) | 2006-09-19 |
| TW200633143A (en) | 2006-09-16 |
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|---|---|---|---|
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| A131 | Notification of reasons for refusal |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110825 |
|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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