JP2003031707A - 不揮発性メモリセルの製造方法 - Google Patents
不揮発性メモリセルの製造方法Info
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Abstract
(57)【要約】
【課題】 不揮発メモリセルの集積化を実現するため
に、タングステンＷを用いてゲート電極を形成し、前記
ゲート電極の使用中に発生する高温の熱処理問題を克服
するための不揮発性メモリセルの製造方法を提供するこ
と。 【解決手段】 半導体基板上部にトンネル酸化膜、フロ
ーティングゲート電極、誘電体膜及びコントロールゲー
ト電極を形成する段階と、ソース／ドレインイオン注入
工程を行ってソース及びドレイン領域を形成する段階
と、選択的酸化工程を行って前記ソース及びドレイン領
域上に酸化層を形成する段階と、前記フローティングゲ
ート電極及びコントロールゲート電極の両側面にスペー
サを形成する段階とを含んでなる。
に、タングステンＷを用いてゲート電極を形成し、前記
ゲート電極の使用中に発生する高温の熱処理問題を克服
するための不揮発性メモリセルの製造方法を提供するこ
と。 【解決手段】 半導体基板上部にトンネル酸化膜、フロ
ーティングゲート電極、誘電体膜及びコントロールゲー
ト電極を形成する段階と、ソース／ドレインイオン注入
工程を行ってソース及びドレイン領域を形成する段階
と、選択的酸化工程を行って前記ソース及びドレイン領
域上に酸化層を形成する段階と、前記フローティングゲ
ート電極及びコントロールゲート電極の両側面にスペー
サを形成する段階とを含んでなる。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリセル
の製造方法に係り、特に選択的酸化(Selective Oxidati
on)工程を用いた不揮発性メモリのリテンション(Retent
ion)特性を強化するための不揮発性メモリセルの製造方
法に関する
の製造方法に係り、特に選択的酸化(Selective Oxidati
on)工程を用いた不揮発性メモリのリテンション(Retent
ion)特性を強化するための不揮発性メモリセルの製造方
法に関する
【０００２】
【従来の技術】半導体メモリ装置は、ＤＲＭＡ(dynamic
random access memory)やＳＲＡＭ(static random acc
ess memory)などのように、時間が経つにつれてデータ
を失う揮発性で、データの入／出力の速いＲＡＭ製品
と、一度データを入力すればその状態を維持することは
できるが、データの入／出力の遅いＲＯＭ(read only m
emory)製品とに大別される。このようなＲＯＭ製品はＲ
ＯＭ、ＰＲＯＭ(Programmable ROM)、ＥＰＲＯＭ(erasa
ble PROM)及びＥＥＰＲＯＭ(electrically EPROM)に分
類することができるが、この中でも電気的方法でデータ
をプログラム及び消去できるＥＥＰＲＯＭに対する需要
が増加している趨勢にある。このようなＥＥＰＲＯＭま
たは一括消去機能を有するフラッシュＥＥＰＲＯＭは、
フローティングゲート電極とコントロールゲート電極と
が積層されたスタック型ゲート構造を有する。
random access memory)やＳＲＡＭ(static random acc
ess memory)などのように、時間が経つにつれてデータ
を失う揮発性で、データの入／出力の速いＲＡＭ製品
と、一度データを入力すればその状態を維持することは
できるが、データの入／出力の遅いＲＯＭ(read only m
emory)製品とに大別される。このようなＲＯＭ製品はＲ
ＯＭ、ＰＲＯＭ(Programmable ROM)、ＥＰＲＯＭ(erasa
ble PROM)及びＥＥＰＲＯＭ(electrically EPROM)に分
類することができるが、この中でも電気的方法でデータ
をプログラム及び消去できるＥＥＰＲＯＭに対する需要
が増加している趨勢にある。このようなＥＥＰＲＯＭま
たは一括消去機能を有するフラッシュＥＥＰＲＯＭは、
フローティングゲート電極とコントロールゲート電極と
が積層されたスタック型ゲート構造を有する。
【０００３】前記スタック型ゲート構造のメモリセル
は、Ｆ-Ｎトンネリング(Fowler-Nordheim tunneling)に
よってデータをプログラム及び消去し、半導体基板上に
トンネル酸化膜、フローティングゲート電極、誘電体膜
及びコントロールゲート電極が積層された構造で形成さ
れる。前記ゲート電極は、一般に、耐熱性の強い不純物
のドープされた多結晶質シリコン層、或いは多結晶質シ
リコン層とタングステンシリサイドＷｓｉｘとの積層構
造からなる。
は、Ｆ-Ｎトンネリング(Fowler-Nordheim tunneling)に
よってデータをプログラム及び消去し、半導体基板上に
トンネル酸化膜、フローティングゲート電極、誘電体膜
及びコントロールゲート電極が積層された構造で形成さ
れる。前記ゲート電極は、一般に、耐熱性の強い不純物
のドープされた多結晶質シリコン層、或いは多結晶質シ
リコン層とタングステンシリサイドＷｓｉｘとの積層構
造からなる。
【０００４】一般に、前記ゲート電極が形成された以後
には、ゲート電極のパターン形成時に発生するエッチン
グ損傷を補償するための高温熱処理工程が伴うが、この
熱処理工程によってトンネル酸化膜のエッジ部位のシリ
コン基板が酸化して成長するＧＧＯGraded Gate Oxide)
現象が発生する。このようなＧＧＯ現象は、フローティ
ングゲート電極と半導体基板との間に発生して、前記フ
ローティングゲート電極と半導体基板との間を所定の距
離維持させることにより、不揮発性メモリにおいて最も
重要なリテンション問題を解決する。
には、ゲート電極のパターン形成時に発生するエッチン
グ損傷を補償するための高温熱処理工程が伴うが、この
熱処理工程によってトンネル酸化膜のエッジ部位のシリ
コン基板が酸化して成長するＧＧＯGraded Gate Oxide)
現象が発生する。このようなＧＧＯ現象は、フローティ
ングゲート電極と半導体基板との間に発生して、前記フ
ローティングゲート電極と半導体基板との間を所定の距
離維持させることにより、不揮発性メモリにおいて最も
重要なリテンション問題を解決する。
【０００５】ところが、１９９８年掲載誌ＩＥＥＥに掲
載された「In-situ barrier formation for high relia
ble W/barrier/poly-Si gate using denudatio of WNx
on polycrystalline Si, LG, semiconductor co.LTD, B
yund Hak Leeの外６名」を考察すると、この論文ではタ
ングステンシリサイドＷｓｉｘまたはタングステンＷで
形成されたゲート電極の幅変化に対する抵抗の変化率を
提示している。
載された「In-situ barrier formation for high relia
ble W/barrier/poly-Si gate using denudatio of WNx
on polycrystalline Si, LG, semiconductor co.LTD, B
yund Hak Leeの外６名」を考察すると、この論文ではタ
ングステンシリサイドＷｓｉｘまたはタングステンＷで
形成されたゲート電極の幅変化に対する抵抗の変化率を
提示している。
【０００６】本論文に図示されたゲート電極の幅変化に
対する抵抗の変化率に関する特性グラフを考察すると、
この特性グラフではゲート電極の幅が０.２μｍ以下に
減少する場合、タングステンシリサイドＷｓｉｘで形成
されたゲート電極の抵抗は急激に増加する反面、タング
ステンＷで形成されたゲート電極の抵抗は殆ど変化なく
一定に維持されることが分かる。即ち、タングステンシ
リサイドＷｓｉｘで形成されたゲート電極は幅０.２μ
ｍ以下に減少するにつれて抵抗が急激に増加する一方、
タングステンＷで形成されたゲート電極は、幅の減少に
拘わらず抵抗が一定に維持される。
対する抵抗の変化率に関する特性グラフを考察すると、
この特性グラフではゲート電極の幅が０.２μｍ以下に
減少する場合、タングステンシリサイドＷｓｉｘで形成
されたゲート電極の抵抗は急激に増加する反面、タング
ステンＷで形成されたゲート電極の抵抗は殆ど変化なく
一定に維持されることが分かる。即ち、タングステンシ
リサイドＷｓｉｘで形成されたゲート電極は幅０.２μ
ｍ以下に減少するにつれて抵抗が急激に増加する一方、
タングステンＷで形成されたゲート電極は、幅の減少に
拘わらず抵抗が一定に維持される。
【０００７】従って、タングステンシリサイドＷｓｉｘ
でゲート電極を形成する場合には、メモリセルの集積化
に伴って抵抗が増加して回路的にＲＣ遅延時間が遅くな
るという問題が発生する。これにより、メモリセルの集
積化を実現するために、タングステンＷを用いたゲート
電極を形成するための方案が提案されている。
でゲート電極を形成する場合には、メモリセルの集積化
に伴って抵抗が増加して回路的にＲＣ遅延時間が遅くな
るという問題が発生する。これにより、メモリセルの集
積化を実現するために、タングステンＷを用いたゲート
電極を形成するための方案が提案されている。
【０００８】しかし、タングステンＷは高温でよく酸素
と反応して異常酸化する特性のため、所定の高温熱処理
工程の際に異常酸化してゲート電極の上部表面特性を弱
化させる問題をもたらす。最近、このような問題を解決
するための方案として、高温熱処理工程の代わりに選択
的酸化工程が提示されている。ところが、選択的酸化工
程は、タングステンＷが異常酸化することを防止するこ
とができる一方、トンネル酸化膜のエッジ部位の半導体
基板上部の表面を十分酸化させることができないから、
不揮発性メモリセルのリテンション問題を解決できない
という問題が発生する。
と反応して異常酸化する特性のため、所定の高温熱処理
工程の際に異常酸化してゲート電極の上部表面特性を弱
化させる問題をもたらす。最近、このような問題を解決
するための方案として、高温熱処理工程の代わりに選択
的酸化工程が提示されている。ところが、選択的酸化工
程は、タングステンＷが異常酸化することを防止するこ
とができる一方、トンネル酸化膜のエッジ部位の半導体
基板上部の表面を十分酸化させることができないから、
不揮発性メモリセルのリテンション問題を解決できない
という問題が発生する。
【０００９】従って、タングステンＷを用いてゲート電
極を形成する場合には、不揮発性メモリセルのリテンシ
ョン問題を解決するための新しい製造方法が提示されな
ければならない。
極を形成する場合には、不揮発性メモリセルのリテンシ
ョン問題を解決するための新しい製造方法が提示されな
ければならない。
【００１０】
【発明が解決しようとする課題】従って、本発明の目的
は、不揮発メモリセルの集積化を実現するために、タン
グステンＷを用いてゲート電極を形成し、前記ゲート電
極の使用中に発生する高温の熱処理問題を克服するため
の不揮発性メモリセルの製造方法を提供することにあ
る。
は、不揮発メモリセルの集積化を実現するために、タン
グステンＷを用いてゲート電極を形成し、前記ゲート電
極の使用中に発生する高温の熱処理問題を克服するため
の不揮発性メモリセルの製造方法を提供することにあ
る。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、半導体基板上部にトンネル酸化膜、フロ
ーティングゲート電極、誘電体膜及びコントロールゲー
ト電極を形成する段階と、ソース／ドレインイオン注入
工程を行ってソース及びドレイン領域を形成する段階
と、選択的酸化工程を行って前記ソース及びドレイン領
域上に酸化層を形成する段階と、前記フローティングゲ
ート電極及びコントロールゲート電極の両側面にスペー
サを形成する段階とを含んでなる。
め、本発明は、半導体基板上部にトンネル酸化膜、フロ
ーティングゲート電極、誘電体膜及びコントロールゲー
ト電極を形成する段階と、ソース／ドレインイオン注入
工程を行ってソース及びドレイン領域を形成する段階
と、選択的酸化工程を行って前記ソース及びドレイン領
域上に酸化層を形成する段階と、前記フローティングゲ
ート電極及びコントロールゲート電極の両側面にスペー
サを形成する段階とを含んでなる。
【００１２】また、本発明は、半導体基板上部にトンネ
ル酸化膜、第１多結晶シリコン層、誘電体膜、第２多結
晶シリコン層、タングステン層及びハードマスク層を順
次形成する段階と、前記ハードマスク層、タングステン
層、第２多結晶シリコン層及び誘電体膜を一方向にエッ
チングしてコントロールゲート電極を形成する段階と、
第１選択的酸化工程を行って前記第２多結晶シリコン層
及び誘電体膜の両側面に第１酸化層を形成する段階と、
前記コントロールゲート電極の両側面に第１スペーサを
形成する段階と、前記第１多結晶シリコン層及びトンネ
ル酸化膜をエッチングしてフローティングゲート電極を
形成する段階と、ソース／ドレインイオン注入工程を行
ってソース及びドレーン領域を形成する段階と、第２選
択的酸化工程を行って前記ソース及びドレイン領域上に
第２酸化層を形成する段階と、前記フローティングゲー
ト電極及びコントロールゲート電極の側面に第２スペー
サを形成する段階とを含んでなる。
ル酸化膜、第１多結晶シリコン層、誘電体膜、第２多結
晶シリコン層、タングステン層及びハードマスク層を順
次形成する段階と、前記ハードマスク層、タングステン
層、第２多結晶シリコン層及び誘電体膜を一方向にエッ
チングしてコントロールゲート電極を形成する段階と、
第１選択的酸化工程を行って前記第２多結晶シリコン層
及び誘電体膜の両側面に第１酸化層を形成する段階と、
前記コントロールゲート電極の両側面に第１スペーサを
形成する段階と、前記第１多結晶シリコン層及びトンネ
ル酸化膜をエッチングしてフローティングゲート電極を
形成する段階と、ソース／ドレインイオン注入工程を行
ってソース及びドレーン領域を形成する段階と、第２選
択的酸化工程を行って前記ソース及びドレイン領域上に
第２酸化層を形成する段階と、前記フローティングゲー
ト電極及びコントロールゲート電極の側面に第２スペー
サを形成する段階とを含んでなる。
【００１３】
【発明の実施の形態】以下、添付図に基づいて本発明を
詳細に説明する。
詳細に説明する。
【００１４】図１は本発明の第１及び第２実施例に係る
不揮発性メモリセルの平面図、図２は図１の線Ｘ１-Ｘ
１に沿った断面図、図３は図１の線Ｘ２-Ｘ２に沿った
断面図である。ここで、本発明は、不揮発性メモリセル
を含む装置であり、一つのフラッシュメモリセルとして
説明する。
不揮発性メモリセルの平面図、図２は図１の線Ｘ１-Ｘ
１に沿った断面図、図３は図１の線Ｘ２-Ｘ２に沿った
断面図である。ここで、本発明は、不揮発性メモリセル
を含む装置であり、一つのフラッシュメモリセルとして
説明する。
【００１５】図１〜図３を参照すると、前記コントロー
ルゲート電極８は複数のメモリセルＭＣのコントロール
ゲートライン機能を行う。フローティングゲート電極４
ａはそれぞれのメモリセルＭＣに個別的に配置され、電
気的に浮遊状態にある。
ルゲート電極８は複数のメモリセルＭＣのコントロール
ゲートライン機能を行う。フローティングゲート電極４
ａはそれぞれのメモリセルＭＣに個別的に配置され、電
気的に浮遊状態にある。
【００１６】まず、半導体基板１を提供する。前記半導
体基板１には活性領域と、前記活性領域を互いに分離す
るための多数の素子分離領域とに区分するために素子分
離膜２を形成し、前記活性領域にはソース領域１０とド
レイン領域１１を形成する。半導体基板１の活性領域上
にはトンネル酸化膜３、フローティングゲート電極４
ａ、誘電体膜（ＯＮＯ）５、コントロールゲート電極８
及びハードマスク層９を順次積層する。前記フローティ
ングゲート電極４ａは、第１多結晶シリコン層４を形成
した後、エッチング工程を行って前記第１多結晶シリコ
ン層４をエッチングすることにより形成する。前記コン
トロールゲート電極８は、下部層として第２多結晶シリ
コン層６が形成され、上部層としてタングステン窒化膜
（ＷＮ）／タングステン（Ｗ）７が形成された積層構造
からなる。
体基板１には活性領域と、前記活性領域を互いに分離す
るための多数の素子分離領域とに区分するために素子分
離膜２を形成し、前記活性領域にはソース領域１０とド
レイン領域１１を形成する。半導体基板１の活性領域上
にはトンネル酸化膜３、フローティングゲート電極４
ａ、誘電体膜（ＯＮＯ）５、コントロールゲート電極８
及びハードマスク層９を順次積層する。前記フローティ
ングゲート電極４ａは、第１多結晶シリコン層４を形成
した後、エッチング工程を行って前記第１多結晶シリコ
ン層４をエッチングすることにより形成する。前記コン
トロールゲート電極８は、下部層として第２多結晶シリ
コン層６が形成され、上部層としてタングステン窒化膜
（ＷＮ）／タングステン（Ｗ）７が形成された積層構造
からなる。
【００１７】一般に、ＮＯＲ型フラッシュメモリにおい
て、複数のメモリセルＭＣの共通配線であるビット線
（図示せず）はメモリセルＭＣのドレイン領域１１に接
続され、ソース領域１０はそれ自体が拡散層配線であ
り、コントロールゲート電極８の延長方向に平行に形成
される。ここで、前記拡散層配線は、複数のメモリセル
ＭＣ間の共通配線（共通ソース領域）として作用する。
て、複数のメモリセルＭＣの共通配線であるビット線
（図示せず）はメモリセルＭＣのドレイン領域１１に接
続され、ソース領域１０はそれ自体が拡散層配線であ
り、コントロールゲート電極８の延長方向に平行に形成
される。ここで、前記拡散層配線は、複数のメモリセル
ＭＣ間の共通配線（共通ソース領域）として作用する。
【００１８】前記第１実施例の不揮発性メモリセルの重
要な特徴は、多結晶シリコン膜６とタングステン（Ｗ）
７の積層構造でコントロールゲート電極８を形成し、前
記トンネル酸化膜３のエッジ部位のソース領域１０及び
ドレイン領域１１上に酸化層１２を形成してメモリセル
のデータリテンション問題を防止する。
要な特徴は、多結晶シリコン膜６とタングステン（Ｗ）
７の積層構造でコントロールゲート電極８を形成し、前
記トンネル酸化膜３のエッジ部位のソース領域１０及び
ドレイン領域１１上に酸化層１２を形成してメモリセル
のデータリテンション問題を防止する。
【００１９】前記特徴を実現するために、第１実施例
は、コントロールゲート電極８とフローティングゲート
電極４ａのパターンを形成した後、ソース領域１０及び
ドレイン領域１１を形成するためのイオン注入工程を、
半導体基板１の全面に行われる選択的酸化工程の前に先
行して実施する。その結果、前記タングステン（Ｗ）７
の異常酸化を引き起こさず、前記トンネル酸化膜３のエ
ッジ部位のソース領域１０及びドレイン領域１１上に酸
化層１２を形成することができる。
は、コントロールゲート電極８とフローティングゲート
電極４ａのパターンを形成した後、ソース領域１０及び
ドレイン領域１１を形成するためのイオン注入工程を、
半導体基板１の全面に行われる選択的酸化工程の前に先
行して実施する。その結果、前記タングステン（Ｗ）７
の異常酸化を引き起こさず、前記トンネル酸化膜３のエ
ッジ部位のソース領域１０及びドレイン領域１１上に酸
化層１２を形成することができる。
【００２０】次に、図４ａ〜図１２を参照して第１実施
例のメモリセルの製造方法を説明する。
例のメモリセルの製造方法を説明する。
【００２１】図４ａ、図５ａ、図６ａ、図７ａ、図８
ａ、図９ａ、図１０、図１１、図１２は図１の線Ｘ１-
Ｘ１に沿った断面図、図４ｂ、図５ｂ、図６ｂ、図７
ｂ、図８ｂ、図９ｂは図１の線Ｘ２-Ｘ２に沿った断面
図である。
ａ、図９ａ、図１０、図１１、図１２は図１の線Ｘ１-
Ｘ１に沿った断面図、図４ｂ、図５ｂ、図６ｂ、図７
ｂ、図８ｂ、図９ｂは図１の線Ｘ２-Ｘ２に沿った断面
図である。
【００２２】図４ａ及び図４ｂを参照すると、半導体基
板１を用意し、前記半導体基板１に活性領域を定義(def
ine)するために、素子分離領域には素子分離膜２を選択
的に形成する。
板１を用意し、前記半導体基板１に活性領域を定義(def
ine)するために、素子分離領域には素子分離膜２を選択
的に形成する。
【００２３】図５ａ及び図５ｂを参照すると、前記半導
体基板１上にはトンネル酸化膜３及び多結晶シリコン層
４を順次形成する。前記トンネル酸化膜３は前記半導体
基板１の露出面を熱酸化して形成するか、或いは蒸着工
程によって形成する。前記第１多結晶シリコン層４は前
記トンネル酸化膜３上にＣＶＤ法を用いてドープされて
いない非晶質シリコン（図示せず）を成長させた後、前
記非晶質シリコン上にヒ素（又は燐、ホウ素）イオンを
注入し熱処理（アニーリング）して形成する。この際、
前記非晶質シリコンの上部には、酸化膜をイオン注入深
度を所定の範囲に調節するために形成し、イオン注入工
程後、前記酸化膜はエッチング溶液（例えば、ＨＦ溶
液）によってエッチングして除去する。ここで、多結晶
シリコン層４は非晶質シリコンを熱処理して多結晶シリ
コンを形成した後、その上部にＰＳＧ(Phosphosilicate
Glass)、ＢＳＧ(Borosilicate Glass)などを堆積し、
熱処理して前記ＰＳＧまたはＢＳＧなどに含まれた燐ま
たはホウ素を多結晶シリコンに拡散させて形成すること
もできる。
体基板１上にはトンネル酸化膜３及び多結晶シリコン層
４を順次形成する。前記トンネル酸化膜３は前記半導体
基板１の露出面を熱酸化して形成するか、或いは蒸着工
程によって形成する。前記第１多結晶シリコン層４は前
記トンネル酸化膜３上にＣＶＤ法を用いてドープされて
いない非晶質シリコン（図示せず）を成長させた後、前
記非晶質シリコン上にヒ素（又は燐、ホウ素）イオンを
注入し熱処理（アニーリング）して形成する。この際、
前記非晶質シリコンの上部には、酸化膜をイオン注入深
度を所定の範囲に調節するために形成し、イオン注入工
程後、前記酸化膜はエッチング溶液（例えば、ＨＦ溶
液）によってエッチングして除去する。ここで、多結晶
シリコン層４は非晶質シリコンを熱処理して多結晶シリ
コンを形成した後、その上部にＰＳＧ(Phosphosilicate
Glass)、ＢＳＧ(Borosilicate Glass)などを堆積し、
熱処理して前記ＰＳＧまたはＢＳＧなどに含まれた燐ま
たはホウ素を多結晶シリコンに拡散させて形成すること
もできる。
【００２４】図６ａ及び図６ｂを参照すると、素子分離
膜２の形成されている素子分離領域上のフローティング
ゲート４及びトンネル酸化膜３は、通常のフォトリソグ
ラフィと所定のエッチング法によってパターニングす
る。
膜２の形成されている素子分離領域上のフローティング
ゲート４及びトンネル酸化膜３は、通常のフォトリソグ
ラフィと所定のエッチング法によってパターニングす
る。
【００２５】図７ａ及び図７ｂを参照すると、前記フロ
ーティングゲート電極４の上部には多結晶シリコン層４
の上部表面を熱酸化させてその表面上に第１酸化膜を成
長させた後、ＬＰＣＶＤ法でシリコン窒化膜を堆積し、
その上部に第２酸化膜（以下、「ＨＴＯ」という）ＬＰ
ＣＶＤ法で堆積して３層構造（ＯＮＯ構造）の誘電体膜
５を形成する。ここで、第１酸化膜はＨＴＯで形成する
こともできる。さらに、第１酸化膜を第１多結晶シリコ
ン層４を酸化させて形成する場合には、優れた制御性を
有する前記第１酸化膜を形成するように乾燥酸化法を用
いる。また、前記誘電体膜５はＯＮＯ絶縁膜の代わりに
熱酸化膜で形成された単層絶縁膜で形成することもでき
る。次に、前記誘電体膜５の上部には第２多結晶シリコ
ン層６、タングステン窒化膜（ＷＮ）／タングステン
（Ｗ）７及び自己整列エッチング(self align etch; SA
E)時にマスクとして用いるためのハードマスク層９を形
成する。
ーティングゲート電極４の上部には多結晶シリコン層４
の上部表面を熱酸化させてその表面上に第１酸化膜を成
長させた後、ＬＰＣＶＤ法でシリコン窒化膜を堆積し、
その上部に第２酸化膜（以下、「ＨＴＯ」という）ＬＰ
ＣＶＤ法で堆積して３層構造（ＯＮＯ構造）の誘電体膜
５を形成する。ここで、第１酸化膜はＨＴＯで形成する
こともできる。さらに、第１酸化膜を第１多結晶シリコ
ン層４を酸化させて形成する場合には、優れた制御性を
有する前記第１酸化膜を形成するように乾燥酸化法を用
いる。また、前記誘電体膜５はＯＮＯ絶縁膜の代わりに
熱酸化膜で形成された単層絶縁膜で形成することもでき
る。次に、前記誘電体膜５の上部には第２多結晶シリコ
ン層６、タングステン窒化膜（ＷＮ）／タングステン
（Ｗ）７及び自己整列エッチング(self align etch; SA
E)時にマスクとして用いるためのハードマスク層９を形
成する。
【００２６】図８ａ及び図８ｂを参照すると、全体構造
上部に光に反応するフォトレジストを蒸着した後、フォ
トマスクを用いた露光工程によって所定の形にパターニ
ングしたフォトレジストパターン１００を形成する。次
に、前記フォトレジストパターン１００をマスクとして
用いたエッチング工程によって前記ハードマスク層９、
タングステン窒化膜（ＷＮ）／タングステン（Ｗ）７及
び誘電体膜５を順次エッチングしてコントロールゲート
電極８を形成する。その後、所定のストリップ工程を行
って前記フォトレジストパターン１００を除去する。
上部に光に反応するフォトレジストを蒸着した後、フォ
トマスクを用いた露光工程によって所定の形にパターニ
ングしたフォトレジストパターン１００を形成する。次
に、前記フォトレジストパターン１００をマスクとして
用いたエッチング工程によって前記ハードマスク層９、
タングステン窒化膜（ＷＮ）／タングステン（Ｗ）７及
び誘電体膜５を順次エッチングしてコントロールゲート
電極８を形成する。その後、所定のストリップ工程を行
って前記フォトレジストパターン１００を除去する。
【００２７】図９ａ及び図９ｂを参照すると、自己整列
エッチング（ＳＡＥ）工程を行って第１多結晶シリコン
層４及びトンネル酸化膜３を順次エッチングしてフロー
ティングゲート電極４ａを形成する。この際、活性領域
の一部分のうちソース領域１０とドレイン領域１１を形
成する領域は前記エッチング工程によって露出させる。
エッチング（ＳＡＥ）工程を行って第１多結晶シリコン
層４及びトンネル酸化膜３を順次エッチングしてフロー
ティングゲート電極４ａを形成する。この際、活性領域
の一部分のうちソース領域１０とドレイン領域１１を形
成する領域は前記エッチング工程によって露出させる。
【００２８】以後の素子分離領域の製造工程は、特別な
変化がないので、説明を省略し、活性領域に限定して説
明する。
変化がないので、説明を省略し、活性領域に限定して説
明する。
【００２９】図１０を参照すると、ソース／ドレインイ
オン注入マスクを用いたソース／ドレインイオン注入工
程によって前記活性領域にソース領域１０及びドレイン
領域１１を形成する。
オン注入マスクを用いたソース／ドレインイオン注入工
程によって前記活性領域にソース領域１０及びドレイン
領域１１を形成する。
【００３０】図１１を参照すると、全体構造上部に選択
的酸化工程を行って前記フローティングゲート電極４ａ
の両側壁と前記ソース領域１０及びドレイン領域１１上
に酸化層１２を形成する。前記選択的酸化工程では、タ
ングステン窒化膜（ＷＮ）／タングステン（Ｗ）７の異
常酸化を防止するために水素ガスを用いる。ここで、前
記選択的酸化工程は、ソース領域１０及びドレイン領域
１１を形成するためのイオン注入工程に先行してもう一
回行うこともできる。
的酸化工程を行って前記フローティングゲート電極４ａ
の両側壁と前記ソース領域１０及びドレイン領域１１上
に酸化層１２を形成する。前記選択的酸化工程では、タ
ングステン窒化膜（ＷＮ）／タングステン（Ｗ）７の異
常酸化を防止するために水素ガスを用いる。ここで、前
記選択的酸化工程は、ソース領域１０及びドレイン領域
１１を形成するためのイオン注入工程に先行してもう一
回行うこともできる。
【００３１】図１２を参照すると、全体構造上部にゲー
トスペーサ用絶縁膜を形成した後、所定のエッチング工
程を行って前記ゲート電極の両側壁にはスペーサ１３を
形成し、前記エッチング工程によって前記スペーサ１３
と一方向に前記酸化層１２をエッチングして、前記ソー
ス領域１０及びドレイン領域１１の所定の部位を露出さ
せる。
トスペーサ用絶縁膜を形成した後、所定のエッチング工
程を行って前記ゲート電極の両側壁にはスペーサ１３を
形成し、前記エッチング工程によって前記スペーサ１３
と一方向に前記酸化層１２をエッチングして、前記ソー
ス領域１０及びドレイン領域１１の所定の部位を露出さ
せる。
【００３２】前述したように前記選択的酸化工程は、一
般的な選択的酸化工程と同一の条件（例えば、２分〜７
分程度の工程時間）で行われるが、このような酸化工程
条件でも、前記酸化層１２を５０Å〜４００Å程度の厚
さに形成する。このような結果は従来の同一の選択的酸
化工程条件で形成する酸化膜の厚さ（例えば、２０Å〜
５０Å程度の厚さ）に比べて著しく高い数値である。こ
のように同一の酸化条件元下で従来の酸化膜に比べて本
発明の第１実施例の酸化層１２の厚さが高い理由は、選
択的酸化工程を行う前にソース領域１０及びドレイン領
域１１を形成するためのイオン注入工程をまず行うため
である。即ち、不純物の注入された半導体基板１、例え
ばソース領域１０及びドレイン領域１１が、不純物の注
入されていない半導体基板１領域より選択的酸化工程に
よって速い速度で酸化されるからである。
般的な選択的酸化工程と同一の条件（例えば、２分〜７
分程度の工程時間）で行われるが、このような酸化工程
条件でも、前記酸化層１２を５０Å〜４００Å程度の厚
さに形成する。このような結果は従来の同一の選択的酸
化工程条件で形成する酸化膜の厚さ（例えば、２０Å〜
５０Å程度の厚さ）に比べて著しく高い数値である。こ
のように同一の酸化条件元下で従来の酸化膜に比べて本
発明の第１実施例の酸化層１２の厚さが高い理由は、選
択的酸化工程を行う前にソース領域１０及びドレイン領
域１１を形成するためのイオン注入工程をまず行うため
である。即ち、不純物の注入された半導体基板１、例え
ばソース領域１０及びドレイン領域１１が、不純物の注
入されていない半導体基板１領域より選択的酸化工程に
よって速い速度で酸化されるからである。
【００３３】次に、本発明の第２実施例による他の不揮
発性メモリセルについて説明する。
発性メモリセルについて説明する。
【００３４】本発明の第２実施例のメモリセル構造は、
図１に示すメモリセルの構造と基本的に同一である。但
し、本発明の第１実施例との相違点は、図１３に示すよ
うに、本発明の第２実施例のメモリセルＭＣのフローテ
ィングゲート電極２４ａがパターニングされる前に、第
１選択的酸化工程を行って第１酸化層３０を、全エッチ
ング工程によってオーバーエッチされる第２多結晶シリ
コン２６と誘電体膜２５の側面に形成することにある。
また、本発明の第２実施例は、前記フローティングゲー
ト電極２４ａの幅がコントロールゲート電極２８の幅よ
り大きく形成されるようにして、効果的なメモリセルの
チャネル長さマージンを確保する。
図１に示すメモリセルの構造と基本的に同一である。但
し、本発明の第１実施例との相違点は、図１３に示すよ
うに、本発明の第２実施例のメモリセルＭＣのフローテ
ィングゲート電極２４ａがパターニングされる前に、第
１選択的酸化工程を行って第１酸化層３０を、全エッチ
ング工程によってオーバーエッチされる第２多結晶シリ
コン２６と誘電体膜２５の側面に形成することにある。
また、本発明の第２実施例は、前記フローティングゲー
ト電極２４ａの幅がコントロールゲート電極２８の幅よ
り大きく形成されるようにして、効果的なメモリセルの
チャネル長さマージンを確保する。
【００３５】次に、図１４乃至図１８は、本発明の第２
実施例に係るフラッシュメモリセルの断面図である。図
１の線Ｘ１-Ｘ１に沿った断面図である。ここでは活性
領域についてのみ説明し、ハードマスク層を形成する段
階までは第１実施例と同一なので、それに対する説明は
略し、ここではその以後の製造段階から説明する。
実施例に係るフラッシュメモリセルの断面図である。図
１の線Ｘ１-Ｘ１に沿った断面図である。ここでは活性
領域についてのみ説明し、ハードマスク層を形成する段
階までは第１実施例と同一なので、それに対する説明は
略し、ここではその以後の製造段階から説明する。
【００３６】図１４を参照すると、全体構造上部にフォ
トレジストを形成した後、フォトマスクを用いて露光工
程を行い、フォトレジストパターン（図示せず）を形成
する。次に、前記フォトレジストパターンを用いたエッ
チング工程を行ってハードマスク層２９及びタングステ
ン窒化膜（ＷＮ）／タングステン（Ｗ）２７、第２多結
晶シリコン層２６及び誘電体膜２５を一方向にエッチン
グしてコントロールゲート電極２８を形成する。この過
程で、コントロールゲート電極２８の下部層である第２
多結晶シリコン層２６及び誘電体膜２５の両側面がオー
バーエッチングされるが、これはコントロールゲート電
極２８の上部層であるタングステン窒化膜（ＷＮ）／タ
ングステン（Ｗ）２７に比べて第２多結晶シリコン層２
６及び誘電体膜２５のエッチング率が高いためである。
トレジストを形成した後、フォトマスクを用いて露光工
程を行い、フォトレジストパターン（図示せず）を形成
する。次に、前記フォトレジストパターンを用いたエッ
チング工程を行ってハードマスク層２９及びタングステ
ン窒化膜（ＷＮ）／タングステン（Ｗ）２７、第２多結
晶シリコン層２６及び誘電体膜２５を一方向にエッチン
グしてコントロールゲート電極２８を形成する。この過
程で、コントロールゲート電極２８の下部層である第２
多結晶シリコン層２６及び誘電体膜２５の両側面がオー
バーエッチングされるが、これはコントロールゲート電
極２８の上部層であるタングステン窒化膜（ＷＮ）／タ
ングステン（Ｗ）２７に比べて第２多結晶シリコン層２
６及び誘電体膜２５のエッチング率が高いためである。
【００３７】図１５を参照すると、第１選択的酸化工程
を行って、前記オーバーエッチングされる第２多結晶シ
リコン層２６及び誘電体膜２５の両側面に第１酸化層３
０を形成する。前記第１選択的酸化工程は水素を用いて
実施する。
を行って、前記オーバーエッチングされる第２多結晶シ
リコン層２６及び誘電体膜２５の両側面に第１酸化層３
０を形成する。前記第１選択的酸化工程は水素を用いて
実施する。
【００３８】図１６を参照すると、全体構造上部にコン
トロールゲート電極スペーサ用絶縁膜を形成した後、エ
ッチング工程によって前記コントロールゲート電極スペ
ーサ用絶縁膜をエッチングして前記コントロールゲート
電極２８の両側面には第１スペーサ３１を形成する。次
に、自己整列エッチング（ＳＡＥ）工程を行って第１多
結晶シリコン層２４及びトンネル酸化膜２３を順次エッ
チングしてフローティングゲート電極２４ａを形成す
る。この過程において、前記フローティングゲート電極
２４ａは、第１スペーサ３１をマスクとして自己整列エ
ッチング（ＳＡＥ）工程を行うにつれて、その幅が前記
コントロールゲート電極２８の幅より大きく形成され、
効果的なメモリセルのチャネル長さマージンを確保する
ことができる。
トロールゲート電極スペーサ用絶縁膜を形成した後、エ
ッチング工程によって前記コントロールゲート電極スペ
ーサ用絶縁膜をエッチングして前記コントロールゲート
電極２８の両側面には第１スペーサ３１を形成する。次
に、自己整列エッチング（ＳＡＥ）工程を行って第１多
結晶シリコン層２４及びトンネル酸化膜２３を順次エッ
チングしてフローティングゲート電極２４ａを形成す
る。この過程において、前記フローティングゲート電極
２４ａは、第１スペーサ３１をマスクとして自己整列エ
ッチング（ＳＡＥ）工程を行うにつれて、その幅が前記
コントロールゲート電極２８の幅より大きく形成され、
効果的なメモリセルのチャネル長さマージンを確保する
ことができる。
【００３９】図１７を参照すると、ソース／ドレインイ
オン注入マスクを用いたソース／ドレインイオン注入工
程を行って活性領域にソース領域３２及びドレイン領域
３３を形成する。前記ソース／ドレインイオン注入工程
は、５ＫｅＶ〜３０ＫｅＶ程度の注入エネルギーまたは
１５ＫｅＶ〜４５ＫｅＶ程度の注入エネルギーを用いる
一つのステップからなるか、或いは５ＫｅＶ〜３０Ｋｅ
Ｖ程度の注入エネルギーで行った後、１５ＫｅＶ〜４５
ＫｅＶ程度の注入エネルギーで仕上げる２つのステップ
からなる。
オン注入マスクを用いたソース／ドレインイオン注入工
程を行って活性領域にソース領域３２及びドレイン領域
３３を形成する。前記ソース／ドレインイオン注入工程
は、５ＫｅＶ〜３０ＫｅＶ程度の注入エネルギーまたは
１５ＫｅＶ〜４５ＫｅＶ程度の注入エネルギーを用いる
一つのステップからなるか、或いは５ＫｅＶ〜３０Ｋｅ
Ｖ程度の注入エネルギーで行った後、１５ＫｅＶ〜４５
ＫｅＶ程度の注入エネルギーで仕上げる２つのステップ
からなる。
【００４０】図１８を参照すると、全体構造上部に第２
選択的酸化工程を行って前記フローティングゲート電極
２４ａの両側面とソース領域３２及びドレイン領域３３
上に第２酸化層３４を形成する。
選択的酸化工程を行って前記フローティングゲート電極
２４ａの両側面とソース領域３２及びドレイン領域３３
上に第２酸化層３４を形成する。
【００４１】図１９を参照すると、全体構造上部にゲー
ト電極スペーサ用絶縁膜を形成した後、エッチング工程
を行って前記ゲート電極の両側壁には第２スペーサ３５
を形成し、前記エッチング工程によって前記第２スペー
サ３５と一方向に前記第２酸化層３４をエッチングし
て、前記ソース領域３２及びドレイン領域３３の所定の
部位を露出させる。
ト電極スペーサ用絶縁膜を形成した後、エッチング工程
を行って前記ゲート電極の両側壁には第２スペーサ３５
を形成し、前記エッチング工程によって前記第２スペー
サ３５と一方向に前記第２酸化層３４をエッチングし
て、前記ソース領域３２及びドレイン領域３３の所定の
部位を露出させる。
【００４２】
【発明の効果】上述したように、本発明はタングステン
Ｗを用いてゲート電極を形成することにより、メモリセ
ルの集積化によるワードラインのＲＣ遅延時間を減少さ
せることができる。また、本発明は、コントロールゲー
ト電極をパターニングして形成した後、その側面にスペ
ーサを形成することにより、以後選択的酸化工程による
誘電体膜の浮き上がりを防止することができる。さら
に、前記スペーサをマスクとしてフローティングゲート
電極をパターニングして形成することにより、前記フロ
ーティングゲート電極の長さを流動的に変化させること
ができるため、チャネル長さマージン効果を得ることが
できる。しかも、選択的酸化工程を行う前にソース及び
ドレイン領域を形成するためのソース／ドレインイオン
注入工程を先行してトンネル酸化膜のエッジ部位の酸化
速度を促進させることにより、半導体基板とトンネル酸
化膜との間に所定の距離を確保することができて、フラ
ッシュメモリセルのデータリテンション問題を解決する
ことができる。
Ｗを用いてゲート電極を形成することにより、メモリセ
ルの集積化によるワードラインのＲＣ遅延時間を減少さ
せることができる。また、本発明は、コントロールゲー
ト電極をパターニングして形成した後、その側面にスペ
ーサを形成することにより、以後選択的酸化工程による
誘電体膜の浮き上がりを防止することができる。さら
に、前記スペーサをマスクとしてフローティングゲート
電極をパターニングして形成することにより、前記フロ
ーティングゲート電極の長さを流動的に変化させること
ができるため、チャネル長さマージン効果を得ることが
できる。しかも、選択的酸化工程を行う前にソース及び
ドレイン領域を形成するためのソース／ドレインイオン
注入工程を先行してトンネル酸化膜のエッジ部位の酸化
速度を促進させることにより、半導体基板とトンネル酸
化膜との間に所定の距離を確保することができて、フラ
ッシュメモリセルのデータリテンション問題を解決する
ことができる。
【図１】本発明の第１及び第２実施例に係る不揮発性メ
モリセルの平面図である。
モリセルの平面図である。
【図２】本発明の第１実施例に係る、図１の線Ｘ１-Ｘ
１に沿った不揮発性メモリセルの断面図である。
１に沿った不揮発性メモリセルの断面図である。
【図３】本発明の第１実施例に係る、図１の線Ｘ２-Ｘ
２に沿った不揮発性メモリセルの断面図である。
２に沿った不揮発性メモリセルの断面図である。
【図４】（ａ）は図２に示す不揮発性メモリセルの製造
段階を説明するための断面図であり、（ｂ）は図３に示
す不揮発性メモリセルの製造段階を説明するための断面
図である。
段階を説明するための断面図であり、（ｂ）は図３に示
す不揮発性メモリセルの製造段階を説明するための断面
図である。
【図５】（ａ）は図２に示す不揮発性メモリセルの製造
段階を説明するための断面図であり、（ｂ）は図３に示
す不揮発性メモリセルの製造段階を説明するための断面
図である。
段階を説明するための断面図であり、（ｂ）は図３に示
す不揮発性メモリセルの製造段階を説明するための断面
図である。
【図６】（ａ）は図２に示す不揮発性メモリセルの製造
段階を説明するための断面図であり、（ｂ）は図３に示
す不揮発性メモリセルの製造段階を説明するための断面
図である。
段階を説明するための断面図であり、（ｂ）は図３に示
す不揮発性メモリセルの製造段階を説明するための断面
図である。
【図７】（ａ）は図２に示す不揮発性メモリセルの製造
段階を説明するための断面図であり、（ｂ）は図３に示
す不揮発性メモリセルの製造段階を説明するための断面
図である。
段階を説明するための断面図であり、（ｂ）は図３に示
す不揮発性メモリセルの製造段階を説明するための断面
図である。
【図８】（ａ）は図２に示す不揮発性メモリセルの製造
段階を説明するための断面図であり、（ｂ）は図３に示
す不揮発性メモリセルの製造段階を説明するための断面
図である。
段階を説明するための断面図であり、（ｂ）は図３に示
す不揮発性メモリセルの製造段階を説明するための断面
図である。
【図９】（ａ）は図２に示す不揮発性メモリセルの製造
段階を説明するための断面図であり、（ｂ）は図３に示
す不揮発性メモリセルの製造段階を説明するための断面
図である。
段階を説明するための断面図であり、（ｂ）は図３に示
す不揮発性メモリセルの製造段階を説明するための断面
図である。
【図１０】図２に示す不揮発性メモリセルの製造段階を
説明するための断面図である。
説明するための断面図である。
【図１１】図２に示す不揮発性メモリセルの製造段階を
説明するための断面図である。
説明するための断面図である。
【図１２】図２に示す不揮発性メモリセルの製造段階を
説明するための断面図である。
説明するための断面図である。
【図１３】本発明の第２実施例に係る、図１の線Ｘ１-
Ｘ１に沿った不揮発性メモリセルの断面図である。
Ｘ１に沿った不揮発性メモリセルの断面図である。
【図１４】図１３に示す不揮発性メモリセルの製造段階
を説明するための断面図である。
を説明するための断面図である。
【図１５】図１３に示す不揮発性メモリセルの製造段階
を説明するための断面図である。
を説明するための断面図である。
【図１６】図１３に示す不揮発性メモリセルの製造段階
を説明するための断面図である。
を説明するための断面図である。
【図１７】図１３に示す不揮発性メモリセルの製造段階
を説明するための断面図である。
を説明するための断面図である。
【図１８】図１３に示す不揮発性メモリセルの製造段階
を説明するための断面図である。
を説明するための断面図である。
【図１９】図１３に示す不揮発性メモリセルの製造段階
を説明するための断面図である。
を説明するための断面図である。
２１ 半導体基板
２２ 素子分離膜
２３ トンネル酸化膜
２４ 第１多結晶シリコン層
４ａ、２４ａ フローティングゲート電極
２５ 誘電体膜
２６ 第２多結晶シリコン層
２７ タングステン窒化膜（ＷＮ）／タングステン
（Ｗ） ２８ コントロールゲート電極 ２９ ハードマスク層 １０、３２ ソース領域 １１、３３ ドレイン領域 １２、３０、３４ 酸化層 １３、３１、３５ スペーサ
（Ｗ） ２８ コントロールゲート電極 ２９ ハードマスク層 １０、３２ ソース領域 １１、３３ ドレイン領域 １２、３０、３４ 酸化層 １３、３１、３５ スペーサ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 鄭 盛 文
大韓民国 京畿道 驪州郡 加南面 新海
里 630 ヒュンジンエバービル 103−
1403
(72)発明者 李 相 範
大韓民国 忠清北道 清州市 福臺洞 現
代アパートメント 212−506
(72)発明者 趙 敏 局
大韓民国 京畿道 利川市 安興洞 ジョ
ッゴンアパートメント 117−1505
(72)発明者 李 瑛 馥
大韓民国 京畿道 利川市 夫鉢邑 鷹岩
里 97 梨花アパートメント 101−201
Ｆターム(参考） 5F083 EP02 EP23 EP55 EP56 EP77
GA06 JA04 JA39 JA40 KA03
PR12 PR29 PR36
5F101 BA01 BA29 BA36 BB05 BD05
BF09 BH03 BH09 BH19
Claims (14)
- 【請求項１】 半導体基板上部にトンネル酸化膜、フロ
ーティングゲート電極、誘電体膜及びコントロールゲー
ト電極を形成する段階と、 ソース／ドレインイオン注入工程を行ってソース及びド
レイン領域を形成する段階と、 選択的酸化工程を行って前記ソース及びドレイン領域上
に酸化層を形成する段階と、 前記フローティングゲート電極及びコントロールゲート
電極の両側面にスペーサを形成する段階とを含んでなる
ことを特徴とする不揮発性メモリセルの製造方法。 - 【請求項２】 前記コントロールゲート電極は、多結晶
シリコン層及びタングステン窒化膜（ＷＮ）／タングス
テン（Ｗ）を積層して形成することを特徴とする請求項
１記載の不揮発性メモリセルの製造方法。 - 【請求項３】 前記ソース／ドレインイオン注入工程
は、５ＫｅＶ〜３０ＫｅＶ程度の注入エネルギーまたは
１５ＫｅＶ〜４５ＫｅＶ程度の注入エネルギーで行う一
つのステップからなることを特徴とする請求項１記載の
不揮発性メモリセルの製造方法。 - 【請求項４】 前記ソース／ドレインイオン注入工程
は、５ＫｅＶ〜３０ＫｅＶ程度の注入エネルギーで行っ
た後、１５ＫｅＶ〜４５ＫｅＶ程度の注入エネルギーで
仕上げる２つのステップからなることを特徴とする請求
項１記載の不揮発性メモリセルの製造方法。 - 【請求項５】 前記酸化層は５０Å〜４００Å程度の厚
さに形成することを特徴とする請求項１記載の不揮発性
メモリセルの製造方法。 - 【請求項６】 前記誘電体膜は第１酸化膜、窒化膜及び
第２酸化膜の積層構造とするか、或いは前記第１酸化膜
の単一層とすることを特徴とする請求項１記載の不揮発
性メモリセルの製造方法。 - 【請求項７】 前記ソース／ドレインイオン注入工程を
行う前に、全体構造上部に選択的酸化工程を行う段階を
さらに含んでなることを特徴とする請求項１記載の不揮
発性メモリセルの製造方法。 - 【請求項８】 前記選択的酸化工程は水素ガスを用いる
ことを特徴とする請求項１または請求項７記載の不揮発
性メモリセルの製造方法。 - 【請求項９】 半導体基板上部にトンネル酸化膜、第１
多結晶シリコン層、誘電体膜、第２多結晶シリコン層、
タングステン層及びハードマスク層を順次形成する段階
と、 前記ハードマスク層、タングステン層、第２多結晶シリ
コン層及び誘電体膜を一方向にエッチングしてコントロ
ールゲート電極を形成する段階と、 第１選択的酸化工程を行って前記第２多結晶シリコン層
及び誘電体膜の両側面に第１酸化層を形成する段階と、 前記コントロールゲート電極の両側面に第１スペーサを
形成する段階と、 前記第１多結晶シリコン層及びトンネル酸化膜をエッチ
ングしてフローティングゲート電極を形成する段階と、 ソース／ドレインイオン注入工程を行ってソース及びド
レーン領域を形成する段階と、 第２選択的酸化工程を行って前記ソース及びドレイン領
域上に第２酸化層を形成する段階と、 前記フローティングゲート電極及びコントロールゲート
電極の側面に第２スペーサを形成する段階とを含んでな
ることを特徴とする不揮発性メモリセルの製造方法。 - 【請求項１０】 前記ソース／ドレインイオン注入工程
は、５ＫｅＶ〜３０ＫｅＶ程度の注入エネルギーまたは
１５ＫｅＶ〜４５ＫｅＶ程度の注入エネルギーで行う一
つのステップからなることを特徴とする請求項９記載の
不揮発性メモリセルの製造方法。 - 【請求項１１】 前記ソース／ドレインイオン注入工程
は、５ＫｅＶ〜３０ＫｅＶ程度の注入エネルギーで行っ
た後、１５ＫｅＶ〜４５ＫｅＶ程度の注入エネルギーで
仕上げる２つのステップからなることを特徴とする請求
項９記載の不揮発性メモリセルの製造方法。 - 【請求項１２】 前記酸化層は５０Å〜４００Å程度の
厚さに形成することを特徴とする請求項９記載の不揮発
性メモリセルの製造方法。 - 【請求項１３】 前記誘電体膜は第１酸化膜、窒化膜及
び第２酸化膜の積層構造とするか、或いは前記第１酸化
膜の単一層とすることを特徴とする請求項９記載の不揮
発性メモリセルの製造方法。 - 【請求項１４】 前記第１及び第２選択的酸化工程は水
素ガスを用いることを特徴とする請求項９記載の不揮発
性メモリセルの製造方法。
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