JPH1174368A

JPH1174368A - 半導体装置および半導体装置の製造方法

Info

Publication number: JPH1174368A
Application number: JP18511698A
Authority: JP
Inventors: Yoshitaka Tsunashima; 祥隆綱島; Kiyotaka Miyano; 清孝宮野
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1997-06-30
Filing date: 1998-06-30
Publication date: 1999-03-16

Abstract

(57)【要約】【課題】同一基板上に異なる材料／厚さのゲート酸化膜
／ゲート電極が形成された半導体装置およびこの半導体
装置の製造方法。【解決手段】半導体基板の第１および第２の素子領域
（３ａ、３ｂ）に第１絶縁膜（２０３）と第１ポリシリ
コン膜（２０４）を形成する。第２の素子領域の第１絶
縁膜および第１ポリシリコン膜が除去され、この除去さ
れた領域に第２絶縁膜（２１１）を介して第２ポリシリ
コン膜（２１２）を形成する。第１の素子領域では第１
ポリシリコン膜によって第１のゲート電極が構成され、
第２の素子領域では第２ポリシリコン膜によって第２の
ゲート電極が構成される。素子分離上のシリコン窒化膜
を除去し、この除去された領域に第１のゲート電極と第
２のゲート電極とを接続する金属膜を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置および半
導体装置の製造方法に関し、特に、同一基板上に異なる
材料および／または異なる厚さのゲート酸化膜および／
またはゲート電極が形成された半導体装置およびこの半
導体装置の製造方法に関する。

【０００２】

【従来の技術】従来、ＤＲＡＭ(Dynamic Random Access
Memory)等のＬＳＩ(Large-scale Integration) 回路装
置を構成するトランジスタには、単一膜厚のゲート酸化
膜を用いているのが普通である。この場合の利点とし
て、製造工程が単純であり、それゆえにコストを低く維
持でき、また歩留まりも高く維持できるという点があげ
られる。反面、高速動作を追求した最新のトランジスタ
を採用できないため、性能を犠牲にしなくてはならない
面もある。

【０００３】近年、同一基板上に２種類のゲート絶縁膜
やゲート電極を形成することが要求されている。これ
は、同一半導体基板に形成された回路中に２種類以上の
電源電圧が加わるような場合、信頼性上の制約から高電
圧回路部分のトランジスタのゲート絶縁膜を厚くするな
どの工夫が必要なためである。例えば、ＤＲＡＭやＥＥ
ＰＲＯＭ(electrically erasable and programmable re
ad-only memory) のセル内トランジスタのゲート絶縁膜
を他の回路部のゲート絶縁膜に比べて厚くすることなど
が要求されている。

【０００４】また、ＣＭＯＳ(complementary metal oxi
de semiconductor) 回路においては、従来ではｎ⁺ポリ
シリコンゲートを用いるのが通常であるが、この素子構
造では、素子の微細化とともにＰＭＯＳトランジスタの
短チャネル効果の抑制が難しくなってきており、ＰＭＯ
Ｓトランジスタにはゲート電極材料にｐ⁺ポリシリコン
を用い、ＮＭＯＳトランジスタにはゲート電極材料にｎ
⁺ポリシリコンを用いる、いわゆるデュアルゲート構造
が好ましいとされている。この場合にも、さらにゲート
絶縁膜の厚さをかえることができれば、より高性能な回
路動作が期待できる。

【０００５】通常、同一基板上に２種類のゲート絶縁膜
やゲート電極を形成する場合には、リソグラフィ手段を
用いて同一基板上の領域を二つのの領域に分けることに
よって行われる。一例をあげると以下の通りである。

【０００６】トレンチ素子分離を形成した後、熱酸化に
より半導体基板上に熱酸化膜を形成する。次に、フォト
レジストを全面に塗布し、フォトリソグラフィ工程によ
ってＮＭＯＳ領域のみにフォトレジストを残し、ＰＭＯ
Ｓ領域のフォトレジストを除去する。このようにパター
ン形成されたフォトレジストをマスクとして、ＰＭＯＳ
領域の熱酸化膜をエッチング除去する。次に、フォトレ
ジストを剥離し除去し、再度熱酸化によってＰＭＯＳ全
面に領域に熱酸化膜を形成する。この時、ＮＭＯＳ領域
では、先に形成した熱酸化膜が残っているため、この領
域の酸化膜の厚さはＰＭＯＳ領域の酸化膜よりも厚くな
る。

【０００７】しかし、このような工程では、ＮＭＯＳ領
域のゲート酸化膜がフォトレジストに直接接触すること
になる。フォトレジストには、ゲート絶縁膜の膜質を劣
化させるＮａや重金属が多く含まれており、これらの不
純物を次の酸化工程時に取り込んでしまう危険性があ
る。従って、素子の信頼性や歩留まりが低下するという
問題が生じる。

【０００８】他の従来の半導体装置の製造方法を図１か
ら図７を参照して説明する。

【０００９】図１は半導体装置の平面構成の概念図であ
り、参照符号１は素子分離領域を、参照符号２はゲート
配線領域を、参照符号３ａ，３ｂは拡散領域を示す。こ
こでは、異なる拡散領域３ａ，３ｂ上に、それぞれ異な
る材料のゲート絶縁膜およびゲート電極を有する第１お
よび第２のトランジスタが形成される。

【００１０】図２から図４は図１に示される破断線IIａ
−IIａでの断面を右側に、破断線IIｂ−IIｂの断面を左
側に示している。即ち、図２から図４は、右側に第１の
トランジスタの製造工程を、左側に第２のトランジスタ
の製造工程を示している。図５から図７は、図１に示さ
れる破断線III −III における断面を示している。

【００１１】先ず、シリコン基板１０にウェル領域（図
示せず）やＳＴＩ(Shallow TrenchIsolation)構造の素
子分離領域１１が形成される。その後、第１のゲート酸
化膜１２が熱酸化法により形成され、その上に第１のゲ
ート電極であるポリＳｉ膜１３がＣＶＤ(Chemical Vapo
r Deposition) 法で形成される。ポリＳｉ膜１３中のド
ーパント不純物は、成膜中に添加、あるいは成膜後にイ
オン注入法などで導入される（図２（ａ）、図５
（ａ））。

【００１２】次に、ポリＳｉ膜１３がリソグラフィ／ド
ライエッチング技術により第１のトランジスタが形成さ
れる領域のみを残すようにパターニングされる。その
後、露出した部分の第１のゲート酸化膜１２を希フッ酸
溶液がエッチング除去されて、その部分のシリコン基板
１０が露出される（図２（ｂ）、図５（ｂ））。

【００１３】次に、この露出されたシリコン基板上１０
に、第２のゲート酸化膜１４が熱酸化法で形成される。
その際、第１のゲート電極であるポリＳｉ膜１３上およ
びその側壁も酸化されてシリコン酸化膜１４が形成され
る。更に、その上に第２のゲート電極であるポリＳｉ膜
１５がＣＶＤ法で形成される（図３（ａ）、図６
（ｃ））。

【００１４】この後、この第２のポリＳｉ膜１５がリソ
グラフィ／ドライエッチング技術により第２のトランジ
スタが形成される領域のみを残すようにパターニングさ
れる。この後、露出された部分のポリＳｉ膜上に形成さ
れた熱酸化膜１４が希フッ酸溶液でエッチングされ、除
去される（図３（ｄ）、図６（ｄ））。

【００１５】この後、第１のゲート電極と第２のゲート
電極を接続するための第３のゲート電極材料としてタン
グステンシリサイド（ＷＳｉ₂）１６が基板１０上の全
面に形成される（図４（ｅ）、図７（ｅ））。

【００１６】次に、タングステンシリサイド／ポリＳｉ
（第１、および第２ゲート電極）膜がリソグラフィ／ド
ライエッチング技術により、ゲート配線形状に加工され
る（図４（ｆ）、図７（ｅ））。

【００１７】その後、通常の後酸化、側壁残し、ソース
／ドレイン形成、メタライゼーションなどの工程を経
て、２種類の異なるゲート酸化膜厚の構造を持つトラン
ジスタが完成される。

【００１８】上述した、従来のトランジスタ製造方法に
より製造された半導体集積回路は以下に示す問題点を有
する。

【００１９】第１の問題点は、図７（ｅ）から明らかな
ように、リソグラフィ工程における合わせずれの余裕を
含めて考えると、接続部で第１のゲート電極１３と第２
のゲート電極１５との幅Ｗの重ね合わせ部分を必ず設け
る必要があることである。トランジスタの能動領域であ
るチャネル部は、この重ね合わせ部分から離して形成す
る必要があり、この重ね合わせ分だけ必ず素子分離領域
の幅が広くなる。このため、必然的に半導体装置全体の
寸法が大きくなり、一枚のシリコン基板から取れるチッ
プの数が減少し、ひいては製造コストアップに繋がる。

【００２０】第２の問題点は、同じく図７（ｅ）に示さ
れるように、半導体装置に段差が生じることである。こ
の段差のため、その後の配線加工時のリソグラフィ／ド
ライエッチング工程が非常に複雑になり、微細寸法の素
子で構成された半導体装置を製造することが困難とな
る。

【００２１】

【発明が解決しようとする課題】このように従来の半導
体装置および半導体装置の製造方法においては、同一基
板上に異なる材料および／または異なる厚さのゲート酸
化膜および／またはゲート電極を形成することが困難で
あった。

【００２２】本発明の目的は同一基板上に膜厚および／
または材料の異なるゲート電極および／またはゲート絶
縁膜が形成された半導体装置および半導体装置の製造方
法を提供することである。

【００２３】

【課題を解決するための手段】前記課題を解決し目的を
達成するために、本発明は以下に示す手段を用いてい
る。

【００２４】（１）本発明の半導体装置の製造方法は、
基板上のゲート電極が形成される複数の領域に第１の膜
と第２の膜とを形成するステップと、複数の領域の内の
少なくとも１つの領域から第１の膜と第２の膜とを取り
除くステップと、第１の膜と第２の膜とが取り除かれた
少なくとも１つの領域に第１の絶縁膜と第１のゲート電
極とを形成するステップとを具備することを特徴とする
ものである。

【００２５】（２）本発明の製造方法は、上記（１）に
記載した製造方法であって、かつ第１の膜と第２の膜と
を形成するステップは、基板全面に第１の膜と第２の膜
とを形成するステップと、第２の膜上に第３の膜を積層
形成するステップと、複数の領域をパターニングするこ
とによりダミー配線部を形成するステップと、ダミー配
線部の周囲に絶縁部を形成するステップとを具備し、第
１の絶縁膜と第１のゲート電極とを形成するステップ
は、複数の領域の内、所望の１つ以上の領域を除く領域
をマスクするステップと、所望の１つ以上の領域の第１
の膜と第２の膜と第３の膜とを除去するステップと、第
１の膜と第２の膜と第３の膜とが除去された領域に第１
の絶縁膜と第１のゲート電極を形成するステップを具備
するものである。

【００２６】（３）本発明の製造方法は、上記（２）に
記載した製造方法であって、かつ第１の膜と第２の膜と
を形成するステップは、ダミー配線部が形成された後、
ダミー配線部をマスクとして不純物をイオン注入するス
テップと、これによりソース・ドレイン領域を形成する
ステップとを具備するものである。

【００２７】（４）本発明の製造方法は、上記（２）に
記載した製造方法であって、かつ第１の膜と第２の膜と
を形成するステップは、複数の領域がパターニングされ
た後、第１の膜と第３の膜と第４の膜とによる積層膜の
側壁に第２の絶縁膜を形成するステップを具備するもの
である。

【００２８】（５）本発明の製造方法は、上記（２）に
記載した製造方法であって、かつダミー配線部の周囲に
絶縁部を形成するステップは、基板上に第３の絶縁膜を
形成するステップと、第３の膜をストッパーとして化学
的機械的研磨を行うことによりダミー配線部の周囲に絶
縁部を形成するステップとを具備するものである。

【００２９】（６）本発明の製造方法は、上記（２）に
記載した製造方法であって、かつ第１の絶縁膜と第１の
ゲート電極とを形成するステップは、第１の膜と第２の
膜とが除去された領域に第１の絶縁膜を形成するステッ
プと、基板上に第１のゲート電極を形成するステップ
と、第１のゲート電極を化学的機械的研磨を行うことに
より第１の膜と第２の膜とが除去された領域に第１のゲ
ート電極を残置させるステップとを具備するものであ
る。

【００３０】（７）本発明の製造方法は、上記（２）に
記載した製造方法であって、かつ所望の１つ以上の領域
に、第１の絶縁膜と第１のゲート電極が形成された後、
複数の領域の内、所望の１つ以上の領域を除く領域の第
３の膜を取り除き、第３の膜が取り除かれた領域の第２
の膜上に第２のゲート電極を形成するステップをさらに
具備し、これにより、所望の１つ以上の領域には、第１
のゲート電極により構成される第１のゲート電極が形成
され、複数の領域の内、所望の１つ以上の領域を除く領
域には、第２の膜と第２のゲート電極とにより構成され
る第２のゲート電極が形成されるものである。

【００３１】（８）本発明の製造方法は、上記（７）に
記載した製造方法であって、かつ第２のゲート電極を形
成するステップは、基板上に第２のゲート電極を形成す
るステップと、化学的機械的研磨により第３の膜を取り
除かれた領域に第２のゲート電極を残置させるステップ
とを具備するものである。

【００３２】（９）本発明の製造方法は、上記（２）に
記載した製造方法であって、かつ第１の絶縁膜と第１の
ゲート電極とを形成するステップは、第１の絶縁膜を熱
酸化法により形成するステップを具備するものである。

【００３３】（１０）本発明の製造方法は、上記（２）
に記載した製造方法であって、かつ第１の絶縁膜は堆積
膜である。

【００３４】（１１）本発明の製造方法は、上記（１）
に記載した製造方法であって、かつ第１の膜と第２の膜
とを形成するステップは、基板全面に第１の膜と第２の
膜とを形成するステップと、第２の膜上に第３の膜を積
層形成するステップと、複数の領域をパターニングする
ことによりダミー配線部を形成するステップと、形成さ
れたダミー配線部の周囲に絶縁部を形成するステップと
を具備し、第１の絶縁膜と第１のゲート電極とを形成す
るステップは、所望の１つ以上の領域の第１の膜と第２
の膜と第３の膜とを除去するステップと、所望の１つ以
上の領域に第１の絶縁膜を形成するステップと、第１の
絶縁膜が形成された後、複数の領域の内、所望の１つ以
上の領域を除く領域の第３の膜を取り除き、複数の領域
に第１のゲート電極を形成するステップとを具備するも
のである。

【００３５】（１２）本発明の製造方法は、上記（１
１）に記載した製造方法であって、かつ第１のゲート電
極を形成するステップは、基板上に第１のゲート電極を
堆積するステップと、この第１のゲート電極を化学的機
械的研磨を施すことにより複数の領域に残置させるステ
ップとを具備するものである。

【００３６】（１３）本発明の製造方法は、上記（２）
に記載した製造方法であって、かつ第１の絶縁膜と第１
のゲート電極とを形成するステップは、水素と水蒸気の
混合ガスを含む雰囲気中で基板を選択的に酸化すること
により第１の絶縁膜を形成するステップを具備するもの
である。

【００３７】（１４）本発明の半導体の製造方法は、半
導体基板上に第１のゲート絶縁膜を形成するステップ
と、第１のゲート絶縁膜上に第１のゲート構成膜と第２
の膜とを積層して積層膜を形成するステップと、積層膜
をゲート電極が形成される複数の領域にパターニングす
るステップと、複数の領域の周囲に絶縁部を形成するス
テップと、複数の領域の内、所望の１つ以上の領域をマ
スクするステップと、この所望の１つ以上の領域以外の
領域の第２の膜を除去するステップと、第２の膜が除去
された領域に第２のゲート構成膜を形成するステップと
を具備するものである。

【００３８】（１５）本発明の半導体装置は、半導体基
板と、半導体基板の第１の領域に設けられた第１の絶縁
膜と第１のゲート電極とを含む第１のトランジスタと、
半導体基板の第１の領域に隣接した第２領域に設けられ
た第２の絶縁膜と第２のゲート電極とを含む第２のトラ
ンジスタとを具備し、第１および第２の絶縁膜の組と、
第１および第２のゲート電極の組と少なくとも一方の組
は互いに異なり、第１および第２の絶縁膜の組の場合に
は、膜厚、材料、および材料構成の少なくとも１つが異
なり、第１および第２のゲート電極の組の場合には、材
料および材料構成のいずれかが異なり、第１のゲート電
極の側面の一部と第２の側面の一部とが接続しているも
のである。

【００３９】（１６）本発明の半導体装置は、上記（１
５）に記載した半導体装置であって、かつ第１のゲート
電極の側面の一部と第２の側面の一部とは半導体基板表
面に対して略垂直である。

【００４０】（１７）本発明の半導体装置は、基板と、
基板上に形成され、異なる材料および／または異なる厚
さの第１、第２のゲート絶縁膜と、第１、第２のゲート
絶縁膜上に形成され、異なる材料および／または異なる
厚さの第１、第２のゲート電極とを具備し、第１のゲー
ト絶縁膜と第１のゲート電極の高さの和は第２のゲート
絶縁膜と第２のゲート電極の高さの和と等しいものであ
る。

【００４１】

【発明の実施の形態】

第１実施形態以下、本発明の第１実施形態に係る半導体装置の製造方
法を図８から図１９を参照して説明する。

【００４２】図８はこの発明の第１実施形態〜第５実施
形態に係る半導体装置の製造方法を説明するための図面
であり、同一基板上に膜厚や材料の異なるゲート電極／
ゲート絶縁膜が形成される半導体装置の平面構成を示し
ている。図９から図１２は第１実施形態の製造方法にお
ける各工程を説明するための図面であり、図８に示され
る破断線XIａ−XIａでの断面を右側に、破断線XIｂ−XI
ｂの断面を左側に示している。図１３から図１６は図９
から図１２に示される各工程における半導体装置の上面
図である。図１７から図１８は第１実施形態の製造方法
を説明するための図面であり、図８に示される破断線XI
II−XIIIでの断面図を示す。図１９は第１実施形態の製
造方法において図１０（ｃ）と図１４（ｃ）に示される
工程時の半導体装置の斜視図を示す。

【００４３】図８において、参照符号１は素子分離領
域、参照符号２はゲート配線領域、参照符号３ａ，３ｂ
は拡散領域を示している。

【００４４】先ず、シリコン基板２０１にウエル領域
（図示せず）やＳＴＩ構造の素子分離領域２０２が形成
される。その後、ゲート酸化膜２０３が熱酸化法で形成
され、その上にポリＳｉ膜２０４、シリコン窒化膜２０
５がそれぞれＣＶＤ法で積層形成される（図９（ａ）、
図１３（ａ））。ポリＳｉ膜２０４中のドーパント不純
物は、成膜中に添加しても、成膜後にイオン注入法など
で導入しても良い。

【００４５】次に、ポリＳｉ膜２０４／シリコン窒化膜
２０５の積層膜がリソグラフィー／ドライエッチング技
術によりゲート配線に対応した形状にパターニングされ
る。続いて、パターニングされたゲート配線をマスクと
して不純物のイオン注入が行われ、ＬＤＤ(Lightly Dop
ed Drain) 層が形成される。その後、パターニングされ
たゲート配線側壁にシリコン酸化膜２０７が形成され
る。このようにして、ダミーのゲート配線、および側壁
絶縁膜２０７からなるダミーゲート配線構造が形成され
る。続いて、このダミーゲート配線構造をマスクとし
て、不純物のイオン注入が行われる。その後、熱処理を
行うことによりソース・ドレイン拡散領域２０６が形成
される。続いて、ＣＶＤ法で全面にシリコン酸化膜２０
８が形成され、ダミーゲート構造を全域が覆われる。そ
の後、シリコン窒化膜２０５をストッパーとして化学的
機械的研磨（ＣＭＰ）法でシリコン酸化膜２０８が研磨
され、全面が平坦化される（図９（ｂ）、図１３
（ｂ））。

【００４６】次に、主として第１のトランジスタが形成
される領域（図８の拡散領域３ａ）をフォトレジスト２
０９で覆い、ＳｉＮ４膜２０５およびポリＳｉ膜２０４
が、それぞれ例えば加熱燐酸溶液およびヒドラジン溶液
で順次除去され、これにより、溝部２１０が形成され
る。続いて、溝部２１０の底面に露出したゲート酸化膜
２０３を通してチャネルイオン注入が行われた後、この
露出領域のゲート酸化膜２０３が希フッ酸溶液で除去さ
れる（図１０（ｃ）、図１４（ｃ）、図１７（ａ））。

【００４７】ここで、第２のトランジスタが形成される
領域（図８の拡散領域３ｂ）に形成されたダミーゲート
構造が取り除かれた状態を、図１９に示す。

【００４８】次に、露出された領域のシリコン基板２０
１の表面に熱酸化法によりゲート酸化膜２１１が形成さ
れ、さらに全面にタングステン膜２１２が形成される
（図１０（ｄ）、図１４（ｄ）、図１７（ｂ））。

【００４９】次に、ＣＭＰ法で溝部以外に形成されたタ
ングステン膜２１２が除去され、溝内にのみタングステ
ン膜２１２が残置される（図１１（ｅ）、図１５
（ｅ））。

【００５０】続いて、ポリＳｉ膜２０４上のＳｉＮ膜２
０５を、加熱燐酸溶液により剥離することにより、ポリ
Ｓｉ膜２０４が露出され、溝部２１３が形成される（図
１１（ｆ）、図１５（ｆ））。

【００５１】次に、タングステン膜２１４が全面に堆積
される。タングステン膜２１４を堆積しない場合には、
ゲート酸化膜２１１を形成する際にポリＳｉ膜２０４の
断面も酸化されて酸化シリコン膜２１１ａが形成される
ため、ポリＳｉ膜２０４とタングステン膜２１２とが絶
縁されてしまう。しかし、タングステン膜２１４が形成
されることにより、ポリＳｉ膜２０４とタングステン膜
２１２とがタングステン膜２１４を介して接続される
（図１２（ｇ）、図１６（ｇ）、図１８（ｃ））。

【００５２】次に、ＣＭＰ法でタングステン膜２１４が
研磨され、溝内にのみタングステン膜２１４が残置され
る（図１２（ｈ）、図１６（ｈ）、図１８（ｄ））。

【００５３】以上のようにして主要な工程が終了し、ゲ
ート酸化膜の膜厚が異なる第１および第２のトランジス
タを比較的簡単な工程で作製することができる。この後
は、通常の配線工程等を行い、半導体集積回路が完成さ
れる。

【００５４】この第１実施形態によれば、最初に形成し
たゲート絶縁膜２０３は、直接フォトレジストと接する
ことはない。又、他の工程を挟むことなく、ゲート絶縁
膜２０３とその上に形成されるポリシリコン膜２０４と
を連続的に形成することが可能となる。また、現状用い
られている工程と同様に、最も厳しい微細化が要求され
るゲート配線レベルのリソグラフィー／ドライエッチン
グ工程が１回しかなく、工程的にも比較的容易なものと
なる。

【００５５】特に、従来の製造方法により製造された半
導体装置と比較した場合、本願の効果がより明確に理解
できる。従来の製造方法により製造された半導体装置に
おける２つのトランジスタの境界部分の構成は、図７に
示されるようになる。一方、前述したように、この発明
の製造方法によって製造された半導体装置における２つ
のトランジスタの境界部分の構成は、図１８（ｄ）に示
されるようになる。

【００５６】これらの図面から明らかなように、従来の
第１の問題点である、接続部で第１のゲート電極と第２
のゲート電極との幅Ｗの重ね合わせ部分を設ける必要、
が無くなる。従って、この重ね合わせ分だけ必ず素子分
離領域の幅が広くなり、半導体装置全体の寸法が大きく
なり、一枚のシリコン基板から取れるチップの数が減少
するという不具合を回避することができる。これによ
り、半導体装置の製造コストを低減することができる。

【００５７】更に、従来の第２の問題点である、半導体
装置に段差が生じることを回避することができる。従っ
て、この段差のため、その後の配線加工時のリソグラフ
ィ／ドライエッチング工程が非常に複雑になったり、微
細寸法の素子で構成された半導体装置を製造することが
困難となるような不具合を解消することができる。

【００５８】第２実施形態次に、この発明の第２実施形態に係る半導体装置の製造
方法について、図２０（ａ）から図２５（ｅ）を参照し
て説明する。

【００５９】この第２実施形態の製造方法により製造さ
れる半導体装置の平面構成は、第１実施形態で用いられ
た図８に示される構成と同様である。更に、第１実施形
態と実質的に同一、あるいは対応する構成要素には、同
一の参照符号を付して詳細な説明は省略する。

【００６０】図２０（ａ）から図２３（ｉ）は、この発
明の第２実施形態の製造方法における各工程を説明する
ための図面であり、図８に示される破断線XIａ−XIａを
右側に、破断線XIｂ−XIｂの断面を左側に示す。図２４
（ａ）から図２５（ｅ）は、図８に示される破断線XIII
−XIIIでの断面図を示す。

【００６１】この第２実施形態の製造方法では、図２０
（ａ）から図２１（ｃ）に示される工程、および図２４
（ａ）に示される工程は、前述した第１実施形態におけ
る図９（ａ）から図１０（ｃ）に示される工程と、図１
７（ａ）に示される工程と基本的に同じ工程である。従
って、これらの工程については詳細な説明は省略して以
降の工程について説明する。

【００６２】図２１（ｃ）、図２４（ａ）における工程
の後、全面にゲート絶縁膜２２１として例えばＳｉＯＮ
膜等が堆積される。この第２実施形態では、このように
ゲート絶縁膜２２１として堆積膜が用いられているた
め、側壁絶縁膜２０７の側面およびシリコン酸化膜２０
８上にもゲート絶縁膜２２１が形成される（図２１
（ｄ））。

【００６３】続いて、ゲート絶縁膜２２１上にタングス
テン膜２１２が形成され、このタングステン膜２１２に
より溝内が埋め込まれる（図２２（ｅ）、図２４
（ｂ））。

【００６４】次に、ＣＭＰ法で溝部以外に形成されたタ
ングステン膜２１２およびゲート絶縁膜２２１が除去さ
れ、溝内にのみタングステン膜２１２が残置される（図
２２（ｆ）、図２４（ｃ））。

【００６５】続いて、ポリＳｉ膜２０４上のＳｉＮ膜２
０５が除去され、ポリＳｉ膜２０４が露出され、溝部２
１３が形成される（図２２（ｇ））。

【００６６】次に、タングステン膜２１４が全面に堆積
される。ゲート絶縁膜２２１が堆積される際には、ポリ
Ｓｉ膜２０４の断面にもこのゲート絶縁膜が堆積される
ため、ポリＳｉ膜２０４とタングステン膜２１２とが絶
縁される。しかし、タングステン膜２１４が形成される
ことにより（図２４（ｃ））、ポリＳｉ膜２０４とタン
グステン膜２１２とがタングステン膜２１４を介して接
続される（図２３（ｈ）、図２５（ｄ））。

【００６７】次に、ＣＭＰ法でタングステン膜２１４が
研磨され、溝内にのみタングステン膜２１４が残置され
る（図２３（ｉ）、図２５（ｅ））。

【００６８】以上のようにして主要な工程が終了し、ゲ
ート絶縁膜の膜種が異なる第１および第２のトランジス
タが比較的簡単な工程で作製される。この後は、通常の
配線工程等が行われ、半導体集積回路が完成される。

【００６９】この第２実施形態によっても、前述した第
１実施形態と同様に、従来の第１および第２の問題点を
解消することが可能となる。

【００７０】第３実施形態次に、この発明の第３実施形態に係る、半導体装置の製
造方法について図２６（ａ）から図３０（ｅ）を参照し
て説明する。

【００７１】この第３実施形態の製造方法により製造さ
れる半導体装置の平面構成は、第１実施形態で用いられ
た図８に示される構成と同様である。更に、第１実施形
態と実質的に同一、あるいは対応する構成要素には、同
一の参照符号を付して詳細な説明は省略する。

【００７２】図２６（ａ）から図２８（ｇ）は、この発
明の第３実施形態の製造方法における各工程を説明する
ための図面であり、図８に示される破断線XIａ−XIａを
右側に、破断線XIｂ−XIｂの断面を左側に示す。図２９
（ａ）から図３０（ｅ）は、図８に示される破断線XIII
−XIIIでの断面図を示す。

【００７３】この第３実施形態の製造方法では、図２６
（ａ）から図２６（ｃ）に示される工程、および図２９
（ａ）に示される工程は、前述した第１実施形態におけ
る図９（ａ）から図１０（ｃ）に示される工程と、図１
７（ａ）に示される工程と基本的に同じ工程である。従
って、これらの工程については詳細な説明は省略して以
降の工程について説明する。

【００７４】図２６（ｃ）、図２９（ａ）に示される工
程の後、溝部において露出されたシリコン基板２０１の
表面に熱酸化法でゲート酸化膜２１１が形成される（図
２７（ｄ）、図２９（ｂ））。

【００７５】続いて、ＳｉＮ膜２０５が除去されてポリ
Ｓｉ膜２０４が露出され、溝部２２２が形成される（図
２７（ｅ）、図２９（ｃ））。

【００７６】次に、タングステン膜２２３が全面に堆積
される。ゲート酸化膜２１１が形成される際にポリＳｉ
膜２０４の断面も酸化されて酸化膜２１１ａが形成され
るため、ポリＳｉ膜２０４とタングステン膜２１２とが
絶縁される。なお、ゲート絶縁膜２１１として堆積膜を
用いた場合には、シリコン窒化膜２０５上に形成された
ゲート絶縁膜を除去することが困難となる。このため、
ゲート絶縁膜２１１には、熱酸化膜又は熱窒化膜、或い
はこれらを併用した熱オキシナイトライド膜を用いるこ
とが好ましい（図２８（ｆ）、図３０（ｄ））。

【００７７】次に、ＣＭＰ法によりタングステン膜２２
３が研磨され、溝内にのみタングステン膜２２３が残置
される（図２８（ｇ）、図３０（ｅ））。

【００７８】以上のようにして、主要な工程が終了し、
ゲート酸化膜の膜厚が異なる第１および第２のトランジ
スタを比較的簡単な工程で作製される。この後、通常の
配線工程等が行われ、半導体集積回路が完成される。

【００７９】これにより、工程がさらに簡略化される。

【００８０】次に、前述した第１実施形態〜第３実施形
態により製造される第１および第２のトランジスタを適
用した例を、図３１、図３２を参照して説明する。

【００８１】第１実施形態〜第３実施形態と実質的に同
一、あるいは対応する構成要素には、同一の参照符号を
付している。

【００８２】図３１（ａ）は、この発明をＤＲＡＭ(Dyn
amic Random Access Memory)混載デバイスに適用したも
のを示す。この半導体装置では、第１のトランジスタ
（右側断面図）をＤＲＡＭのメモリセル部に、第２のト
ランジスタ（左側断面図）をロジック部に適用してい
る。すなわち、メモリセル部には比較的厚いシリコン酸
化膜２０３を用いることにより信頼性を確保し、ロジッ
ク部には薄いシリコン酸化膜２３１を用いることにより
高速動作を確保している。

【００８３】図３１（ｂ）は、この発明をＦｅＲＡＭ(F
erroelectric Random Access Memory)混載デバイスに適
用したものを示す。この半導体装置では、第１のトラン
ジスタ（右側断面図）をロジック部に、第２のトランジ
スタ（左側断面図）をメモリセル部に適用している。す
なわち、ロジック部にシリコン酸化膜２０３が適用さ
れ、メモリセル部には強誘電体膜２３２が適用されてい
る。

【００８４】図３２（ａ）は、この発明をＥＥＰＲＯＭ
（不揮発性メモリ）に適用したものを示す。この半導体
装置では、第１のトランジスタ（右側断面図）をロジッ
ク部に、第２のトランジスタ（左側断面図）をメモリセ
ル部に適用している。ロジック部にはシリコン酸化膜２
０３が用いられ、メモリセル部には長期信頼性の要求さ
れるトンネル酸化膜としてオキシナイトライド膜２３３
が用いられている。また、メモリセル部のトランジスタ
のゲートにはタングステン膜の代わりにポリシリコン膜
２１２ａが用いられている。

【００８５】図３２（ｂ）は、この発明をＣＭＯＳ(com
plementary metal oxide semiconductor) 高速ロジック
デバイスに適用したものを示す。この半導体装置では、
第１のトランジスタ（右側断面図）をｎチャネルトラン
ジスタに、第２のトランジスタ（左側断面図）をｐチャ
ネルトランジスタに適用している。すなわち、ｎチャネ
ルトランジスタにはシリコン酸化膜２０３を用い、ｐチ
ャネルトランジスタにはオキシナイトライド膜２３４を
用いている。また、ｎチャネルトランジスタではゲート
電極を構成するポリＳｉ膜２０４にｎ型不純物が導入さ
れており、ｐチャネルトランジスタではゲート電極がｐ
型不純物を導入したポリシリコン膜２１２ｂおよびタン
グステン膜２１２ｃによって形成されている。これによ
り、従来、表面チャネル型ｐ型トランジスタで問題にな
っていた、ｐ型ポリＳｉからのゲート酸化膜を通しての
基板へのボロンの染み出しを防止することができる。ｐ
チャネルトランジスタのゲートはｐ型不純物を導入した
ポリシリコン膜のみで形成してもよい。このような構成
であっても、ｎチャネルトランジスタのゲート電極を構
成するｎ型ポリシリコンと、ｐチャネルトランジスタの
ゲート電極を構成するｐ型ポリシリコンとは、タングス
テン膜２１４を介して確実に接続される。

【００８６】このように、前述した第１実施形態〜第３
実施形態によれば、ゲート絶縁膜の膜厚や膜種が異なる
複数のトランジスタを簡単かつ信頼性の高い工程で作製
することができる。これにより、高信頼性および高速性
を両立させた集積回路を作製することが可能となる。

【００８７】第４実施形態次に、この発明に係る第４実施形態の半導体装置の製造
方法を図３３（ａ）から図３７（ｅ）を参照して説明す
る。

【００８８】この第４実施形態の製造方法により製造さ
れる半導体装置の平面構成は、第１実施形態の説明で用
いられた図８に示される構成と同様である。

【００８９】図３３（ａ）から図３５（ｅ）は、この発
明の第４実施形態の製造方法における各工程を説明する
ための図面であり、図８に示される破断線XIａ−XIａを
右側に、破断線XIｂ−XIｂの断面を左側に示す。図３６
（ａ）から図３７（ｅ）は、図８に示される破断線XIII
−XIIIでの断面図を示す。

【００９０】先ず、シリコン基板３０１にウェル領域
（図示せず）やＳＴＩ構造の素子分離領域３０２が形成
される。その後、第１のゲート酸化膜３０３が熱酸化法
により形成され、その上に第１のゲート電極であるポリ
Ｓｉ膜３０４と、窒化タングステン膜３０５、タングス
テン膜３０６が、ＣＶＤ法あるいはスパッター法によ
り、順次積層形成される。ポリＳｉ膜３０４中のドーパ
ント不純物は、成膜中に添加、あるいは成膜後にイオン
注入法などで導入しても良い（図３３（ａ）、図３６
（ａ））。

【００９１】次に、ポリＳｉ膜３０４／窒化タングステ
ン膜３０５／タングステン膜３０６の積層膜が、リソグ
ラフィ／ドライエッチング技術によりゲート配線に対応
した形状にパターニングされる。続いて、パターニング
されたゲート配線をマスクとして不純物のイオン注入が
行われ、ＬＤＤ(lightly Doped Drain Structure) 層３
０７が形成される。その後、パターニングされたゲート
配線側壁にシリコン酸化膜３０８が形成される。続い
て、このゲート配線構造をマスクとして不純物のイオン
注入が行われる。その後、短時間で高温熱処理（ＲＴ
Ａ）を行うことでソース・ドレイン拡散領域３０９が形
成される。続いて、ＣＶＤ法により全面にシリコン酸化
膜３１０が形成され、これによりゲート構造全域が覆わ
れる。その後、タングステン膜３０６をストッパーとし
て化学的機械的研磨（ＣＭＰ）法でシリコン酸化膜３１
０が研磨され、全面が平坦化される（図３３（ｂ）、図
３６（ｂ））。

【００９２】次に、主として第１のトランジスタが形成
される領域がフォトレジストで覆われ、第１のタングス
テン３０６／窒化タングステン３０５積層膜、およびポ
リＳｉ膜３０４が、それぞれ例えば硫酸／過酸化水素水
混合溶液およびヒドラジン溶液で順次除去される。これ
により、第２のトランジスタのゲート電極が形成される
領域に、溝部３１２が形成される。続いて、溝部３１２
の底面に露出したゲート酸化膜を通してチャネルイオン
注入を行った後、この露出領域のゲート酸化膜３０３が
希フッ酸溶液で除去される（図３４（ｃ）、図３６
（ｃ））。

【００９３】次に、露出した領域（溝部３１２）のシリ
コン基板の表面に、水素／水蒸気の混合ガスを含んだ雰
囲気中でタングステンを酸化せずにシリコンのみを選択
酸化する方法（特願平第８−７０１７１６号）により第
２のゲート酸化膜３１３が形成される。例えば、水素／
水蒸気／希釈窒素の流量比を２．７：１：１３．４とし
た雰囲気で温度８５０℃、圧力２００ｔｏｒｒ、１時間
の条件で、タングステンを酸化させずに、シリコン基板
上に約５０オングストロームのゲート酸化膜を形成する
ことができる。その後、全面に第２のタングステン膜３
１４が形成される。第２のゲート酸化膜を形成する際に
通常の熱酸化法を用いるとポリＳｉ膜３０４の断面のみ
ならず、タングステン膜３０６も酸化されて酸化シリコ
ン膜が形成され、第１のタングステン膜３０６と第２の
タングステン膜３１４とが絶縁されてしまうが、選択酸
化法を用いることで第１のタングステン膜３０６と第２
のタングステン膜３１４とが接続される（図３４
（ｄ）、図３７（ｄ））。

【００９４】次に、ＣＭＰ法で溝部以外に形成されたタ
ングステン膜が除去され、溝部３１２内にのみタングス
テン膜が残置される（図３５（ｅ）、図３７（ｅ））。

【００９５】以上のようにして主要な工程が終了し、ゲ
ート配線構造が異なる第１および第２のトランジスタを
簡単な工程で作成することができる。この後は、通常の
配線工程が施され、半導体集積回路が完成される。

【００９６】この第４実施形態によれば、前述した第１
〜第３実施形態と同様に、ゲート絶縁膜やゲート電極の
膜厚や膜種が異なる複数のトランジスタを簡単かつ信頼
性の高い工程で作製することができる。これにより、高
信頼性および高速性を両立させた集積回路を作製するこ
とが可能となる。特に、この第４実施形態では、選択酸
化法を適用することにより、第１のトランジスタが形成
される領域に、フォトレジストを設ける必要が無くな
る。

【００９７】第５実施形態次に、この発明に係る第５実施形態の半導体装置の製造
方法について、図３８（ａ）から図４２（ｅ）を参照し
て説明する。

【００９８】この第５実施形態の製造方法により製造さ
れる半導体装置の平面構成は、第１実施形態で用いられ
た図８に示される構成と同様である。

【００９９】図３８（ａ）から図４０（ｅ）は、この発
明の第５実施形態の製造方法における各工程を説明する
ための図面であり、図８に示される破断線XIａ−XIａを
右側に、破断線XIｂ−XIｂの断面を左側に示す。図４１
（ａ）から図４２（ｅ）は、図８に示される破断線XIII
−XIIIでの断面図を示す。

【０１００】先ず、シリコン基板４０１にウェル領域
（図示せず）やＳＴＩ構造の素子分離領域４０２が形成
される。その後、第１のゲート酸化膜４０３が熱酸化法
で形成され、その上に第１のゲート電極であるポリＳｉ
膜４０４と、シリコン窒化膜４０５とがＣＶＤ法で積層
形成される。ポリＳｉ膜４０４中のドーパント不純物
は、成膜中に添加、あるいは成膜後にイオン注入法など
で導入しても良い（図３８（ａ）、図４１（ａ））。

【０１０１】次に、ポリＳｉ膜４０４／シリコン窒化膜
４０５の積層膜が、リソグラフィ／ドライエッチング技
術によりゲート配線に対応した形状にパターニングされ
る。続いて、パターニングされたゲート配線をマスクと
して不純物のイオン注入が行われ、ＬＤＤ層４０７が形
成される。その後、パターニングされたゲート配線側壁
にシリコン酸化膜４０８が形成される。続いて、このゲ
ート配線構造をマスクとして不純物のイオン注入が行わ
れる。その後、熱処理を行うことでソース・ドレイン拡
散領域４０９が形成される。この後、ＣＶＤ法で全面に
シリコン酸化膜４１０が形成され、これによりゲート構
造全域が覆われる。その後、シリコン窒化膜４０５をス
トッパーとして化学的機械的研磨（ＣＭＰ）法でシリコ
ン酸化膜４１０が研磨され、全面が平坦化される（図３
８（ｂ）、図４１（ｂ））。

【０１０２】次に、主として第１のトランジスタが形成
される領域がフォトレジストで覆われ、Ｓｉ₃Ｎ₄膜
が、例えば加熱燐酸溶液で除去され、これにより溝部４
１２が形成される（図３９（ｃ）、図４１（ｃ））。

【０１０３】次に、全面に窒化タングステン膜４１３お
よびタングステン膜４１４が順次形成される（図３９
（ｄ）、図４２（ｄ））。

【０１０４】更に、ＣＭＰ法で溝部４１２以外に形成さ
れた窒化タングステン膜４１３とタングステン膜４１４
とを除去し、溝部４１２内にのみ窒化タングステン膜４
１３とタングステン膜４１４とが残置される（図４０
（ｅ）、図４２（ｅ））。

【０１０５】以上のようにして主要な工程が終了し、ゲ
ート配線構造が異なる第１および第２のトランジスタを
簡単な工程で作成することができる。この後は、通常の
配線工程が行われ、半導体集積回路が完成される。

【０１０６】この第５実施形態によれば、ゲート絶縁膜
が共通であるが、ゲート電極の膜厚や膜種が異なる複数
のトランジスタを簡単かつ信頼性の高い工程で作製する
ことができる。これにより、高信頼性および高速性を両
立させた集積回路を作製することが可能となる。

【０１０７】

【発明の効果】以上説明したように本発明によれば、従
来に問題とされていた、接続領域の確保や、半導体装置
の段差を無くすことが可能となり、高信頼性および高速
性を両立することのでき、同一基板上に膜厚／材料の異
なるゲート電極／ゲート絶縁膜が形成された半導体装置
および半導体装置の製造方法が提供される。

【図面の簡単な説明】

【図１】従来の半導体装置の平面構成を示す図。

【図２】図１に示される半導体装置の従来の製造工程を
説明するための破断線IIａ−IIａ、IIｂ−IIｂに沿った
断面図。

【図３】図１に示される半導体装置の従来の製造工程を
説明するための破断線IIａ−IIａ、IIｂ−IIｂに沿った
断面図。

【図４】図１に示される半導体装置の従来の製造工程を
説明するための破断線IIａ−IIａ、IIｂ−IIｂに沿った
断面図。

【図５】図１に示される半導体装置の従来の製造工程を
説明するための破断線III −III に沿った断面図。

【図６】図１に示される半導体装置の従来の製造工程を
説明するための破断線III −III に沿った断面図。

【図７】図１に示される半導体装置の従来の製造工程を
説明するための破断線III −III に沿った断面図。

【図８】本発明により同一基板上に膜厚や材料の異なる
ゲート電極／ゲート絶縁膜が形成された半導体装置の平
面構成を示す図。

【図９】本発明の第１実施形態による半導体装置の製造
方法を説明するために図８に示される半導体装置の破断
線XIａ−XIａ、XIｂ−XIｂに沿った断面図。

【図１０】本発明の第１実施形態による半導体装置の製
造方法を説明するために図８に示される半導体装置の破
断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。

【図１１】本発明の第１実施形態による半導体装置の製
造方法を説明するために図８に示される半導体装置の破
断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。

【図１２】本発明の第１実施形態による半導体装置の製
造方法を説明するために図８に示される半導体装置の破
断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。

【図１３】図９の各工程における半導体装置の上面図。

【図１４】図９の各工程における半導体装置の上面図。

【図１５】図９の各工程における半導体装置の上面図。

【図１６】図９の各工程における半導体装置の上面図。

【図１７】本発明の第１実施形態による半導体装置の製
造方法を説明するために図８に示される半導体装置の破
断線XIII−XIIIに沿った断面図。

【図１８】本発明の第１実施形態による半導体装置の製
造方法を説明するために図８に示される半導体装置の破
断線XIII−XIIIに沿った断面図。

【図１９】第１実施形態の製造方法において、図１０
（ａ）、図１４（ａ）に示される工程時の半導体装置の
斜視図。

【図２０】本発明の第２実施形態による半導体装置の製
造方法を説明するために図８に示される半導体装置の破
断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。

【図２１】本発明の第２実施形態による半導体装置の製
造方法を説明するために図８に示される半導体装置の破
断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。

【図２２】本発明の第２実施形態による半導体装置の製
造方法を説明するために図８に示される半導体装置の破
断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。

【図２３】本発明の第２実施形態による半導体装置の製
造方法を説明するために図８に示される半導体装置の破
断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。

【図２４】本発明の第２実施形態による半導体装置の製
造方法を説明するために図８に示される半導体装置の破
断線XIII−XIIIに沿った断面図。

【図２５】本発明の第２実施形態による半導体装置の製
造方法を説明するために図８に示される半導体装置の破
断線XIII−XIIIに沿った断面図。

【図２６】本発明の第３実施形態による半導体装置の製
造方法を説明するために図８に示される半導体装置の破
断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。

【図２７】本発明の第３実施形態による半導体装置の製
造方法を説明するために図８に示される半導体装置の破
断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。

【図２８】本発明の第３実施形態による半導体装置の製
造方法を説明するために図８に示される半導体装置の破
断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。

【図２９】本発明の第２実施形態による半導体装置の製
造方法を説明するために図８に示される半導体装置の破
断線XIII−XIIIに沿った断面図。

【図３０】本発明の第２実施形態による半導体装置の製
造方法を説明するために図８に示される半導体装置の破
断線XIII−XIIIに沿った断面図。

【図３１】第１実施形態〜第３実施形態の製造方法によ
り製造された半導体装置の適用例を説明するための断面
図。

【図３２】第１実施形態〜第３実施形態の製造方法によ
り製造された半導体装置の他の適用例を説明するための
断面図。

【図３３】本発明の第４実施形態による半導体装置の製
造方法を説明するために図８に示される半導体装置の破
断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。

【図３４】本発明の第４実施形態による半導体装置の製
造方法を説明するために図８に示される半導体装置の破
断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。

【図３５】本発明の第４実施形態による半導体装置の製
造方法を説明するために図８に示される半導体装置の破
断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。

【図３６】本発明の第４実施形態による半導体装置の製
造方法を説明するために図８に示される半導体装置の破
断線XIII−XIIIに沿った断面図。

【図３７】本発明の第４実施形態による半導体装置の製
造方法を説明するために図８に示される半導体装置の破
断線XIII−XIIIに沿った断面図。

【図３８】本発明の第５実施形態による半導体装置の製
造方法を説明するために図８に示される半導体装置の破
断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。

【図３９】本発明の第５実施形態による半導体装置の製
造方法を説明するために図８に示される半導体装置の破
断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。

【図４０】本発明の第５実施形態による半導体装置の製
造方法を説明するために図８に示される半導体装置の破
断線XIａ−XIａ、XIｂ−XIｂに沿った断面図。

【図４１】本発明の第５実施形態による半導体装置の製
造方法を説明するために図８に示される半導体装置の破
断線XIII−XIIIに沿った断面図。

【図４２】本発明の第５実施形態による半導体装置の製
造方法を説明するために図８に示される半導体装置の破
断線XIII−XIIIに沿った断面図。

【符号の説明】

１…素子分離領域２…ゲート配線領域３ａ、３ｂ…拡散領域２０１…シリコン基板２０２…素子分離領域２０３…ゲート酸化膜２０４…ポリＳｉ膜２０５…シリコン窒化膜２０７、２０８…シリコン酸化膜２０９…フォトレジスト２１０…溝部

Claims

【特許請求の範囲】

【請求項１】基板上のゲート電極が形成される複数の
領域に第１の膜と第２の膜とを形成するステップと、前記複数の領域の内の少なくとも１つの領域から前記第
１の膜と第２の膜とを取り除くステップと、前記第１の膜と第２の膜とが取り除かれた前記少なくと
も１つの領域に第１の絶縁膜と第１のゲート電極とを形
成するステップと、を具備することを特徴とする半導体装置の製造方法。
【請求項２】前記第１の膜と第２の膜とを形成するス
テップは、前記基板全面に前記第１の膜と前記第２の膜とを形成す
るステップと、前記第２の膜上に第３の膜を積層形成するステップと、前記複数の領域をパターニングすることによりダミー配
線部を形成するステップと、前記ダミー配線部の周囲に絶縁部を形成するステップと
を具備し、前記第１の絶縁膜と第１のゲート電極とを形成するステ
ップは、前記複数の領域の内、前記所望の１つ以上の領域を除く
領域をマスクするステップと、前記所望の１つ以上の領域の前記第１の膜と前記第２の
膜と前記第３の膜とを除去するステップと、前記第１の膜と前記第２の膜と前記第３の膜とが除去さ
れた領域に前記第１の絶縁膜と前記第１のゲート電極を
形成するステップを具備することを特徴とする請求項１
に記載の半導体装置の製造方法。
【請求項３】前記第１の膜と前記第２の膜とを形成す
るステップは、前記ダミー配線部が形成された後、前記ダミー配線部を
マスクとして不純物をイオン注入するステップと、これによりソース・ドレイン領域を形成するステップと
を具備することを特徴とする請求項２に記載の半導体装
置の製造方法。
【請求項４】前記第１の膜と前記第２の膜とを形成す
るステップは、前記複数の領域がパターニングされた後、前記第１の膜
と前記第３の膜と第４の膜とによる積層膜の側壁に第２
の絶縁膜を形成するステップを具備することを特徴とす
る請求項２に記載の半導体装置の製造方法。
【請求項５】前記ダミー配線部の周囲に前記絶縁部を
形成するステップは、前記基板上に前記第３の絶縁膜を形成するステップと、前記第３の膜をストッパーとして化学的機械的研磨を行
うことにより前記ダミー配線部の周囲に前記絶縁部を形
成するステップとを具備することを特徴とする請求項２
に記載の半導体装置の製造方法。
【請求項６】前記第１の絶縁膜と第１のゲート電極と
を形成するステップは、前記第１の膜と前記第２の膜とが除去された領域に前記
第１の絶縁膜を形成するステップと、前記基板上に前記第１のゲート電極を形成するステップ
と、前記第１のゲート電極を化学的機械的研磨を行うことに
より前記第１の膜と前記第２の膜とが除去された領域に
前記第１のゲート電極を残置させるステップとを具備す
ることを特徴とする請求項２に記載の半導体装置の製造
方法。
【請求項７】前記所望の１つ以上の領域に、前記第１
の絶縁膜と前記第１のゲート電極が形成された後、前記
複数の領域の内、前記所望の１つ以上の領域を除く領域
の前記第３の膜を取り除き、前記第３の膜が取り除かれ
た領域の前記第２の膜上に第２のゲート電極を形成する
ステップをさらに具備し、これにより、前記所望の１つ以上の領域には、前記第１
のゲート電極により構成される第１のゲート電極が形成
され、前記複数の領域の内、前記所望の１つ以上の領域
を除く領域には、前記第２の膜と前記第２のゲート電極
とにより構成される第２のゲート電極が形成されること
を特徴とする請求項２に記載の半導体装置の製造方法。
【請求項８】前記第２のゲート電極を形成するステッ
プは、前記基板上に前記第２のゲート電極を形成するステップ
と、化学的機械的研磨により前記第３の膜を取り除かれた領
域に前記第２のゲート電極を残置させるステップとを具
備することを特徴とする請求項７に記載の半導体装置の
製造方法。
【請求項９】前記第１の絶縁膜と前記第１のゲート電
極とを形成するステップは、前記第１の絶縁膜を熱酸化
法により形成するステップを具備することを特徴とする
請求項２記載の半導体装置の製造方法。
【請求項１０】前記第１の絶縁膜は堆積膜であること
を特徴とする請求項２に記載の半導体装置の製造方法。
【請求項１１】前記第１の膜と第２の膜とを形成する
ステップは、前記基板全面に前記第１の膜と前記第２の膜とを形成す
るステップと、前記第２の膜上に第３の膜を積層形成するステップと、前記複数の領域をパターニングすることによりダミー配
線部を形成するステップと、前記形成されたダミー配線部の周囲に絶縁部を形成する
ステップとを具備し、前記第１の絶縁膜と第１のゲート電極とを形成するステ
ップは、前記所望の１つ以上の領域の前記第１の膜と前記第２の
膜と前記第３の膜とを除去するステップと、前記所望の１つ以上の領域に前記第１の絶縁膜を形成す
るステップと、前記第１の絶縁膜が形成された後、前記複数の領域の
内、前記所望の１つ以上の領域を除く領域の前記第３の
膜を取り除き、前記複数の領域に前記第１のゲート電極
を形成するステップとを具備することを特徴とする請求
項１に記載の半導体装置の製造方法。
【請求項１２】前記第１のゲート電極を形成するステ
ップは、前記基板上に前記第１のゲート電極を堆積するステップ
と、この第１のゲート電極を化学的機械的研磨を施すことに
より前記複数の領域に残置させるステップとを具備する
ことを特徴とする請求項１１に記載の半導体装置の製造
方法。
【請求項１３】前記第１の絶縁膜と前記第１のゲート
電極とを形成するステップは、水素と水蒸気の混合ガスを含む雰囲気中で前記基板を選
択的に酸化することにより前記第１の絶縁膜を形成する
ステップを具備することを特徴とする請求項２に記載の
半導体装置の製造方法。
【請求項１４】半導体基板上に第１のゲート絶縁膜を
形成するステップと、前記第１のゲート絶縁膜上に第１のゲート構成膜と第２
の膜とを積層して積層膜を形成するステップと、前記積層膜をゲート電極が形成される複数の領域にパタ
ーニングするステップと、前記複数の領域の周囲に絶縁部を形成するステップと、前記複数の領域の内、所望の１つ以上の領域をマスクす
るステップと、この所望の１つ以上の領域以外の領域の前記第２の膜を
除去するステップと、前記第２の膜が除去された領域に第２のゲート構成膜を
形成するステップと、を具備することを特徴とする半導体装置の製造方法。
【請求項１５】半導体基板と、前記半導体基板の第１の領域に設けられた第１の絶縁膜
と第１のゲート電極とを含む第１のトランジスタと、前記半導体基板の前記第１の領域に隣接した第２領域に
設けられた第２の絶縁膜と第２のゲート電極とを含む第
２のトランジスタとを具備し、前記第１および第２の絶縁膜の組と、前記第１および第
２のゲート電極の組と少なくとも一方の組は互いに異な
り、前記第１および第２の絶縁膜の組の場合には、膜
厚、材料、および材料構成の少なくとも１つが異なり、
前記第１および第２のゲート電極の組の場合には、材料
および材料構成のいずれかが異なり、前記第１のゲート
電極の側面の一部と前記第２の側面の一部とが接続して
いることを特徴とする半導体装置。
【請求項１６】前記第１のゲート電極の側面の一部と
前記第２の側面の一部とは前記半導体基板表面に対して
略垂直であることを特徴とする請求項１５記載の半導体
装置。
【請求項１７】基板と、前記基板上に形成され、異なる材料および／または異な
る厚さの第１、第２のゲート絶縁膜と、前記第１、第２のゲート絶縁膜上に形成され、異なる材
料および／または異なる厚さの第１、第２のゲート電極
と、を具備し、前記第１のゲート絶縁膜と第１のゲート電極の高さの和
は前記第２のゲート絶縁膜と第２のゲート電極の高さの
和と等しいことを特徴とする半導体装置。