JP2001352042A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】 【課題】 ＰＴＩ構造の分離絶縁膜を備えた半導体装置
において、基板浮遊効果を抑制し、分離特性および耐圧
の向上した半導体装置およびその製造方法を得ることを
目的とするものである。 【解決手段】 半導体層の表面に形成された素子の上面
を覆う層間絶縁膜の間にシリコン窒化膜を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＳＯＩ（Silico
n On Insulator）構造の半導体装置およびその製造方法
に関し、特に、埋込酸化膜まで到達しない分離絶縁膜
（以下ＰＴＩ（Partial Trench Isolation）と称す）を
有する半導体装置およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】半導体基板、埋込酸化膜および半導体層
からなるＳＯＩ（Silicon On Insulator）構造を有する
半導体装置は、埋込酸化膜とこの埋込酸化膜まで到達す
る素子分離（以下ＦＴＩ（Full Trench Isolation）と
称す）によって、活性領域が取り囲まれているため、Ｃ
ＭＯＳトランジスタを形成してもラッチアップが起こる
心配がなく、また、薄い半導体層に形成されているた
め、半導体基板表面に直接トランジスタが形成された半
導体装置に比べて接合容量が小さく、高速動作が可能で
あるとともに低消費電力である。このため、最近では特
に、携帯機器用ＬＳＩなどへの応用が期待されている。
【０００３】しかし、半導体基板そのものに形成された
トランジスタと異なり、従来のＳＯＩ構造の半導体装置
は、半導体層が埋込酸化膜によって半導体基板から電気
的に分離されているため、活性領域で衝突電離現象によ
って発生するキャリア（ｎＭＯＳではホール、ｐＭＯＳ
では電子）が、チャネル形成領域の下方の半導体層内に
溜まり、これによりキンクが発生したり、動作耐圧が劣
化したり、また、チャネル領域の電位が安定しないため
に遅延時間の周波数依存性が出る等の基板浮遊効果によ
り生ずる種々の問題点がある。この問題を解決するため
には、チャネル形成領域の電位を固定する方法が有効で
ある。特開昭５８−１２４，２４３号公報には、このよ
うに、チャネル形成領域の電位が固定された半導体装置
が開示されている。
【０００４】近年では、さらに各トランジスタ毎にチャ
ネル形成領域の電位を固定するのではなく、同一導電型
の複数のトランジスタのチャネル形成領域の電位を一括
して固定するために、ＰＴＩによって分離を行って微細
化を図っており、この構造は、IEEE International SOI
Conference,Oct.1999 p131-132などに開示されてい
る。
【０００５】図２２は従来の半導体装置を示す断面図で
あり、図において、１０１は半導体基板、１０２は埋込
酸化膜、１０３はｐ型半導体層、１０４は分離酸化膜、
１０５はゲート絶縁膜、１０６はゲート電極、１０７お
よび１０８はｎ型ソース・ドレイン領域、１０９はサイ
ドウォール絶縁膜、１０１０は配線、１０１１は層間絶
縁膜、１０１２はｐ型不純物領域、１０１３はコンタク
トホールである。図に示したように、ＰＴＩの場合、隣
接する二つのトランジスタ間の分離酸化膜１０４は埋込
酸化膜１０２に到達しておらず、二つのトランジスタの
チャネル形成領域がつながった状態となっており、同一
導電型の複数のトランジスタに対して、チャネル形成領
域の電位を固定するための配線１１１０がｐ型不純物領
域１０１２に接続して形成されいる。このｐ型不純物領
域１０１２は、ｐ型半導体層１０３よりも高濃度の不純
物を含んで低抵抗化されている。
【０００６】また、微細化に伴って、配線１０１０を分
離酸化膜１０４の表面上に乗り上げて形成し（以下、ボ
ーダーレスコンタクト構造と称す）、素子密度の向上を
図っている。図２３は従来の半導体装置を示す断面図で
ある。図を参照して、ソース・ドレイン領域１０７およ
び１０８に接続する配線１０１０はそれぞれ、分離酸化
膜１０４表面上に乗り上げる形で形成されている。
【０００７】
【発明が解決しようとする課題】しかしながら、分離絶
縁膜をＰＴＩ構造として、チャネル形成領域の電位を固
定した半導体装置においても、ＰＴＩ下の半導体層が薄
いため（〜５０ｎｍ）、基板浮遊効果を生じてしまうと
いう問題点があった。これは、ＰＴＩ下の半導体層が薄
いと、チャネル形成領域の電位を固定している配線から
離れるに従って、この配線とトランジスタとの間の抵抗
が高くなり、トランジスタ特性に影響を与えるためであ
る。また、チャネル形成領域の電位を固定する配線から
の距離によって、各トランジスタのチャネル形成領域の
抵抗にバラツキが生じ、素子特性にもバラツキが生じる
という問題点があった。
【０００８】また、ボーダーレスコンタクト構造を用い
て素子密度を向上させようとすると、分離酸化膜１０４
とＴＥＯＳ酸化膜（tetraethyl orthosilicate）などか
らなる層間絶縁膜１０１１が同質膜であるため、層間絶
縁膜１０１１にコンタクトホール１０１３を形成する際
に、分離酸化膜１０４もエッチングされてしまうという
問題点があった。図２４は従来の半導体装置を示す断面
図である。この図に示したように、分離酸化膜１０４が
エッチングされると、分離酸化膜１０４下のｐ型半導体
層１０３とソース・ドレイン領域１０７または１０８に
よって形成されるｐｎ接合と、配線１０１０との距離が
短くなり、接合リーク電流の増加を引き起こす。
【０００９】本発明は、上記した課題を解決するために
なされたもので、複数のトランジスタのチャネル形成領
域の電圧を一括して固定することができるＰＴＩ構造の
分離絶縁膜を備えた半導体装置において、基板浮遊効果
を抑制し、分離特性および耐圧の向上した半導体装置お
よびその製造方法を得ることを目的とするものである。
また、ボーダーレス構造の半導体装置においても接合リ
ーク電流を抑制し、微細化および低消費電力化された半
導体装置およびその製造方法を得ることを目的とするも
のである。
【００１０】
【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板と、この半導体基板の主表面上全体に
配設された埋込絶縁膜と、この埋込絶縁膜の表面上に配
設された第１導電型の半導体層からなるＳＯＩ基板を備
え、半導体層の主表面に配設された第１の活性領域と第
２の活性領域との間に配設され、埋込絶縁膜との間に半
導体層を残して半導体層主表面に形成された分離絶縁膜
と、第１の活性領域の半導体層主表面に所定の距離を隔
てて形成された第２導電型の第１のソース領域およびド
レイン領域と、第１のソース領域およびドレイン領域に
挟まれる領域と対向するように半導体層の主表面上に第
１のゲート絶縁膜を介在して形成された第１のゲート電
極と、第２の活性領域の半導体層主表面に形成され、分
離絶縁膜下の半導体層を介して、第１のソース領域およ
びドレイン領域に挟まれる領域に電気的に接続する第１
導電型の第１の不純物領域と、第１および第２の活性領
域の半導体層および分離絶縁膜表面上に形成された第１
の層間絶縁膜と、第１の層間絶縁膜上に形成されたシリ
コン窒化膜と、シリコン窒化膜表面上に形成された第２
の層間絶縁膜と、第１および第２の層間絶縁膜およびシ
リコン窒化膜に形成されたコンタクトホールを通って第
１のソース領域およびドレイン領域および第１の不純物
領域にそれぞれ接続する配線とを備えたものであり、素
子表面上に層間絶縁膜を介して形成されたシリコン窒化
膜を備えているため、このシリコン窒化膜のストレスに
よって、分離絶縁膜下の半導体層にライフタイムキラー
となる欠陥が発生して、キャリア（ｎＭＯＳならば正
孔、ｐＭＯＳならば電子）の寿命を短くすることができ
る。
【００１１】また、半導体層の主表面に配設された第３
の活性領域と、第３の活性領域および第１の活性領域と
の間に分離絶縁膜を介して、半導体層主表面に配設され
た第４の活性領域と、第４の活性領域の半導体層主表面
に形成された第２導電型の第２の不純物領域と、第２の
不純物領域主表面に所定の距離を隔てて形成された第１
導電型の第２のソース領域およびドレイン領域と、第２
のソース領域およびドレイン領域に挟まれる領域と対向
するように半導体層の主表面上に第２のゲート絶縁膜を
介在して形成された第２のゲート電極と、第３の活性領
域の半導体層主表面に形成され、分離絶縁膜下の半導体
層を介して、第２のソース領域およびドレイン領域に挟
まれる領域に電気的に接続する第２導電型の第３の不純
物領域とを備え、分離絶縁膜は、埋込絶縁膜との間に半
導体層を残して半導体層主表面に形成され、第１の層間
絶縁膜、シリコン窒化膜および第２の層間絶縁膜は、第
３および第４の活性領域の半導体層表面上にまで延びて
形成されており、第１および第２の層間絶縁膜およびシ
リコン窒化膜に形成されたコンタクトホールを通って第
２のソース領域およびドレイン領域および第３の不純物
領域にそれぞれ接続する配線をさらに備えたことを特徴
とするものであり、分離絶縁膜下の半導体層に発生した
欠陥によって、隣接するｐＭＯＳトランジスタとｎＭＯ
Ｓトランジスタとの間での耐圧が向上する。
【００１２】また、半導体層の主表面に配設された第３
の活性領域と、第３の活性領域および第１の活性領域と
の間に分離絶縁膜を介して、半導体層主表面に配設され
た第４の活性領域と、第４の活性領域の半導体層主表面
に形成された第２導電型の第２の不純物領域と、第２の
不純物領域主表面に所定の距離を隔てて形成された第１
導電型の第２のソース領域およびドレイン領域と、第２
のソース領域およびドレイン領域に挟まれる領域と対向
するように半導体層の主表面上に第２のゲート絶縁膜を
介在して形成された第２のゲート電極と、第３の活性領
域の半導体層主表面に形成され、分離絶縁膜下の半導体
層を介して、第２のソース領域およびドレイン領域に挟
まれる領域に電気的に接続する第２導電型の第３の不純
物領域とをさらに備え、第１の活性領域と第４の活性領
域との間に配設された分離絶縁膜は、埋込絶縁膜まで到
達し、第１の層間絶縁膜、シリコン窒化膜および第２の
層間絶縁膜は、第３および第４の活性領域の半導体層表
面上にまで延びて形成されており、第１および第２の層
間絶縁膜およびシリコン窒化膜に形成されたコンタクト
ホールを通って第２のソース領域およびドレイン領域お
よび第３の不純物領域にそれぞれ接続する配線を備えて
いることを特徴とするものであり、隣接するｐＭＯＳト
ランジスタとｎＭＯＳトランジスタの間での耐圧が向上
する。
【００１３】また、ソース領域およびドレイン領域に接
続する配線が、ソース領域およびドレイン領域にそれぞ
れ隣接する分離絶縁膜表面に延在することを特徴とする
ものであり、シリコン窒化膜によって、ソース領域およ
びドレイン領域に到達するコンタクトホールを形成する
際に分離絶縁膜のエッチングされるのが抑制されて、半
導体層とソース・ドレイン領域からなるｐｎ接合と、配
線との距離を十分に保つことができる。
【００１４】さらに、分離絶縁膜表面に延在する配線に
接続するソース領域およびドレイン領域に隣接して、分
離絶縁膜下の半導体層に形成され、隣接するソース領域
およびドレイン領域とそれぞれ同一導電型の不純物を有
する不純物領域を備えたことを特徴とするものであり、
コンタクトホール形成の際に露出する分離絶縁膜がエッ
チングされることがあっても、それぞれのソース・ドレ
イン領域に隣接して、ソース・ドレイン領域と同一導電
型の不純物領域が形成されているので、配線と分離絶縁
膜下の半導体層との距離を十分に保つことができ、この
部分での接合リーク電流を発生するおそれがなくなる。
【００１５】また、シリコン窒化膜が全面に形成されて
いることを特徴とするものであり、シリコン窒化膜によ
って、ゲート絶縁膜および埋込酸化膜への水素の侵入が
防止される。
【００１６】また、ソース領域およびドレイン領域の表
面に形成された金属シリサイド層をさらに備えたことを
特徴とするものであり、この金属シリサイド層が第１の
層間絶縁膜をエッチングする際のエッチングストップと
して働くので、エッチングマージンが増える。
【００１７】また、半導体基板表面上に埋込酸化膜を介
して形成された第１導電型の半導体層を有するＳＯＩ基
板の、半導体層主表面に配設された第１および第２の活
性領域を取り囲み、その下に半導体層の一部が残る分離
絶縁膜を形成する工程と、第２の活性領域の半導体層主
表面に第１導電型の第１の不純物領域を形成する工程
と、第１の活性領域の半導体層主表面上に、ゲート絶縁
膜を介して第１のゲート電極を形成する工程と、第１の
活性領域の半導体層の第１のゲート電極と対向する領域
を挟んだ主表面に所定の距離を隔てた第２導電型の第１
のソース領域およびドレイン領域を形成する工程と、第
１および第２の活性領域の半導体層および分離絶縁膜表
面上に第１の層間絶縁膜を形成する工程と、第１の層間
絶縁膜上にシリコン窒化膜を形成する工程と、シリコン
窒化膜表面上に第２の層間絶縁膜を形成する工程と、第
１および第２の層間絶縁膜およびシリコン窒化膜に、第
１のソース領域およびドレイン領域および第１の不純物
領域にそれぞれ到達するコンタクトホールを形成する工
程と、コンタクトホールを通って第１のソース領域およ
びドレイン領域および第１の不純物領域にそれぞれ接続
する配線を形成する工程とを備えたものであり、シリコ
ン窒化膜のストレスによって、分離絶縁膜下の半導体層
にライフタイムキラーとなる欠陥が発生して、キャリア
（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）の寿命を
短くすることができる。
【００１８】加えて、分離絶縁膜はさらに、半導体層の
主表面に第１の活性領域に隣接して配設された第３の活
性領域およびこの第３の活性領域に隣接して配設された
第４の活性領域を取り囲んで形成され、分離絶縁膜を形
成する工程の後で、第１の不純物領域を形成する前に、
第４の活性領域に第２導電型の第２の不純物領域を形成
する工程を備え、第３の活性領域の半導体層主表面に第
２導電型の第３の不純物領域を形成する工程と、第２不
純物領域主表面上に、ゲート絶縁膜を介して第２のゲー
ト電極を形成する工程と、第２の不純物領域の第２のゲ
ート電極と対向する領域を挟んだ主表面に所定の距離を
隔てた第１導電型の第２のソース領域およびドレイン領
域を形成する工程とをさらに備え、第１の層間絶縁膜、
シリコン窒化膜および第２の層間絶縁膜は、第３および
第４の活性領域の半導体層表面上にまで延びて形成さ
れ、第１および第２の層間絶縁膜およびシリコン窒化膜
に、第２のソース領域およびドレイン領域および第３の
不純物領域にそれぞれ到達するコンタクトホールを形成
する工程と、コンタクトホールを通って第２のソース領
域およびドレイン領域および第３の不純物領域にそれぞ
れ接続する配線を形成する工程とを備えたことを特徴と
するものであり、分離絶縁膜下の半導体層に欠陥が発生
し、隣接するｐＭＯＳトランジスタとｎＭＯＳトランジ
スタとの間での耐圧が向上してラッチアップ耐性が向上
した半導体装置を得ることができる。
【００１９】また、コンタクトホールを形成する工程
は、第２の層間絶縁膜をエッチングする工程と、第１の
層間絶縁膜を形成する工程とを備えていることを特徴と
するものであり、第１の層間絶縁膜のエッチング条件の
制御によって、半導体層のオーバーエッチングを抑制す
ることができる。
【００２０】さらに、ソース領域およびドレイン領域に
到達するコンタクトホールは、ソース領域およびドレイ
ン領域にそれぞれ隣接する分離絶縁膜表面上に延びて形
成されていることを特徴とするものであり、シリコン窒
化膜を用いて、第１の層間絶縁膜と第２の層間絶縁膜の
エッチングを分けて行ってコンタクトホールを形成して
いるため、第１の層間絶縁膜のエッチング条件の制御に
よって、半導体層のオーバーエッチングを抑制すること
ができ、接合リーク電流を発生するおそれがない半導体
装置を得ることができるとともに、ソース・ドレイン領
域に到達するコンタクトホールを形成する際に分離絶縁
膜のエッチングされるのが抑制されて、半導体層とソー
ス・ドレイン領域からなるｐｎ接合と、配線との距離を
十分に保つことができ、半導体装置の素子密度の向上と
信頼性の向上を図ることができる。
【００２１】さらに、第２の層間絶縁膜は、シリコン窒
化膜との選択比が高い物質によってエッチングされ、第
１の層間絶縁膜は、シリコン窒化膜との選択比が低い物
質によってエッチングされることを特徴とするものであ
り、シリコン窒化膜との選択比を利用して、第１の層間
絶縁膜と第２の層間絶縁膜のエッチングを行っているた
め、制御性よくコンタクトホールを形成することができ
る。
【００２２】
【発明の実施の形態】実施の形態１．図１はこの発明の
実施の形態１に係る半導体装置の断面図であり、図１に
おいて、１は半導体基板、２は埋込酸化膜、３は半導体
層、４は分離絶縁膜、５はゲート絶縁膜、６はゲート電
極、７、７１、８および８１はソース・ドレイン領域、
７２および８２はポケット注入領域、９はサイドウォー
ル絶縁膜、１０および１１０は配線、１１は層間絶縁
膜、１２はｐ型不純物領域、１３はコンタクトホール、
１４はシリコン窒化膜である。また、図２はこの発明の
実施の形態１にかかる半導体装置の上面図であり、図１
は、図２に示したＡ−Ａ断面における断面図である。こ
の図においては、層間絶縁膜１１および１１１、シリコ
ン窒化膜１４、配線１０、サイドウォール絶縁膜９、ソ
ース・ドレイン領域７１および８１、ポケット注入領域
７２および８２は、簡単のため省略している。
【００２３】図１を参照して、半導体基板１表面上全面
に埋込酸化膜２を介して半導体層３が形成されたもの
は、ＳＯＩ基板と呼ばれており、その形成方法は、張り
合わせ法やＳＩＭＯＸ法など、様々なものがあるが、い
ずれの方法で形成されていてもかまわない。そして、埋
込酸化膜２の膜厚は１００ｎｍ〜５００ｎｍ程度であ
り、半導体層３は膜厚が３０〜４００ｎｍ程度で、ボロ
ンなどのｐ型不純物を１×１０15〜１×１０16／ｃｍ3
程度含んでいる。
【００２４】そして、半導体層３に形成されたｐ型不純
物領域１２と、シリコン酸化膜などの分離絶縁膜４（Ｐ
ＴＩ）からなる部分分離領域によって、トランジスタが
形成された活性領域が取り囲まれて互いに分離されてお
り、最小分離幅は２００ｎｍ程度である。また、分離絶
縁膜４の膜厚は、半導体層３の膜厚の２分の１から３分
の１程度で、分離絶縁膜４下の半導体層３の膜厚が１０
〜２００ｎｍ程度となるように設定する。
【００２５】そして、分離絶縁膜４の上面は半導体層３
の表面と同一であることが微細加工上好ましいが、半導
体層３が薄い場合は、分離絶縁膜４下の半導体層３の膜
厚を十分に残そうとすると、素子分離に必要な膜厚を取
ることが難しくなるため、分離絶縁膜４の上面を半導体
層３表面よりも高く形成した方が素子分離性能が向上す
る。また、半導体層３と分離絶縁膜４との間には、必要
に応じて５〜３０ｎｍ程度のシリコン酸化膜が形成され
ている（図示せず）。ここでは、分離絶縁膜４としてシ
リコン酸化膜を用いているが、シリコン窒化膜、シリコ
ン酸窒化膜、フッ素を含有したシリコン酸化膜またはポ
ーラス状のシリコン酸化膜など、他の絶縁膜でもかまわ
ない。
【００２６】ソース・ドレイン領域７、８、７１、８
１、ポケット注入領域７２、８２およびｐ型不純物領域
１２はｐ型半導体層３に不純物を注入して形成されてお
り、ｐ型不純物領域１２はボロンなどを１×１０17〜１
×１０18／ｃｍ3程度含んでいる。また、ポケット注入
領域７２および８２は、Ｂ、ＢＦ2またはＩｎ１×１０1
7〜１×１０19／ｃｍ3程度含んでいる。このポケット注
入領域７２および８２は短チャネル効果を抑制するため
のものであり、ゲート絶縁膜やソース・ドレイン領域の
接合深さなどを調節して最適化すれば、形成不要となる
場合もある。また、ソース・ドレイン領域７および８は
ヒ素などのｎ型不純物を１×１０19〜１×１０21／ｃｍ
3程度含んで、埋込酸化膜２まで到達して形成されてお
り、ソース・ドレイン領域７１および８１はリンなどの
ｎ型不純物を１×１０18〜１×１０20／ｃｍ3程度含ん
で、ソース・ドレイン領域７および８とともにＬＤＤ
（Lightly Doped Drain）構造となっている。ただし、
ＬＤＤ構造は、必要に応じて形成される。また、ソース
・ドレイン領域７および８は埋込酸化膜２まで到達しな
い場合もある。
【００２７】ゲート絶縁膜５としては、ＳｉＯ2、Ｓｉ
ＯＮ、ＳｉＯ2／Ｓｉ3Ｎ4／ＳｉＯ2（ＯＮＯ）の積層
膜、Ｔａ 2Ｏ5、Ａｌ2Ｏ 3、ＢＳＴ膜（ＢａxＳｒ1-xＴ
ｉＯ3：Barium Strontium Titanium）などがある。ゲー
ト電極６は、リンなどのｎ型不純物を２〜１５×１０20
／ｃｍ3程度含み、膜厚が１００〜４００ｎｍ程度のポ
リシリコンで形成されているが、これ以外にも、不純物
を含んだポリシリコンとＴｉＳｉ2、ＣｏＳｉ2、ＮｉＳ
ｉ2、ＷＳｉ2、ＴａＳｉ2、ＭｏＳｉ2、ＨｆＳｉ2、Ｐ
ｄ2Ｓｉ、ＰｔＳｉ2、ＺｒＳｉ2などの金属シリサイド
層または、Ｗ、Ｍｏ、Ｃｕ、Ａｌなどの金属との積層構
造でもよいし、Ｗ、Ｍｏ、Ｃｕ、Ａｌなどの金属で形成
されていてもよい。また、ソース・ドレイン領域７、８
およびｐ型不純物領域１２の表面にもＴｉＳｉ2、Ｃｏ
Ｓｉ2、ＮｉＳｉ2、ＷＳｉ2、ＴａＳｉ2、ＭｏＳｉ2、
ＨｆＳｉ2、Ｐ2Ｓｉ、ＰｔＳｉ2、ＺｒＳｉ2などの金属
シリサイドが形成されていてもよい（図示せず）。
【００２８】サイドウォール絶縁膜９は、シリコン酸化
膜、ＴＥＯＳ膜、Ｓｉ3Ｎ4膜またはＳｉ3Ｎ4／ＳｉＯ2
の積層膜などで形成されているが、Ｓｉ3Ｎ4膜またはＳ
ｉ3Ｎ 4／ＳｉＯ2の積層膜などのように窒素を含んだ膜
の方が、コンタクトホール１３形成のマスクずれによっ
てもエッチングされるおそれがなくなる。また、シリコ
ン窒化膜１４との相乗効果で、ソース領域として動作す
るソース・ドレイン領域７および７１、または８および
８１近傍の、チャネル形成領域となる半導体層３に、ス
トレスによって発生する欠陥密度を高めることができ、
チャネル形成領域のキャリア（ｎＭＯＳならば正孔、ｐ
ＭＯＳならば電子）がソース領域に吸収されて、基板フ
ローティング効果をよりいっそう抑制することができ
る。
【００２９】層間絶縁膜１１および１１１は、プラズマ
ＣＶＤ法、ＬＰＣＶＤ（Low Pressure Chemical Vapor
Deposition）法、または常圧ＣＶＤ法などで形成された
シリコン酸化膜からなり、層間絶縁膜１１は１０〜３０
０ｎｍ程度、層間絶縁膜１１１は１００〜２０００ｎｍ
程度の膜厚を有する。また、シリコン酸化膜の代わり
に、ＴＥＯＳ（Thetra Etyle Ortho Silicate）膜、Ｓ
ＯＧ（Spin On Glass）膜や、不純物が注入されたＰＳ
Ｇ（Phospho Silicate Glass）、ＢＳＧ（Boro Silicat
e Glass）、ＢＰＳＧ（Boro Phospho Silecate Glass）
またはＢＰＴＥＯＳ（Boro Phospho TEOS）で形成され
ていてもよい。
【００３０】シリコン窒化膜１４は５０〜１００ｎｍ程
度の膜厚を有し、０．１μｍ〜０．５μｍ径のコンタク
トホール１３が形成されている部分を除いて全面に形成
されている。そして、このシリコン窒化膜１４が形成さ
れたことによって、分離絶縁膜４の下の半導体層３に欠
陥が形成される。図３はこの発明の実施の形態１に係る
半導体装置の断面図であり、図１に示した破線Ｂで取り
囲んだ部分の拡大図である。この図に示したように、分
離絶縁膜４下に欠陥が形成される。
【００３１】一般的にシリコン窒化膜の組成としては、
１×１０11dyn／cm2程度のストレスを有するＳｉ3Ｎ4が
知られているが、ＳｉxＮyのＳｉに対するＮの比率によ
って膜ストレスを制御することができる。さらに、Ｏを
添加して、ＯとＮの組成比を変化させることによっても
膜ストレスを制御することができるため、シリコン窒化
膜の代わりにシリコン酸窒化膜（ＳｉＯＮ）を形成して
もよい。
【００３２】次に動作について説明する。図１を参照し
て、例えばｎＭＯＳトランジスタの場合、各電極に印加
する電圧は、ＶG＝１．８Ｖ、ＶD＝１．８Ｖ、ＶS＝０
Ｖ、ＶB＝０Ｖ程度であり、ゲート電極５下の半導体層
３表面にチャネルが形成され、ソース・ドレイン領域７
および７１、またはソース・ドレイン領域８および８１
の一方がソース領域、他方がドレイン領域となり、回路
として動作する。分離絶縁膜４下の半導体層３は、ゲー
ト電極６下の半導体層３と同様にｐ型の不純物を含んで
いるため、ゲート電極６下の半導体層３には、不純物領
域１２を介して配線１１０から電圧が印加される。これ
らの電圧は一例であり、ゲート絶縁膜厚やゲート長によ
って変動するものである。
【００３３】この実施の形態１においては、ｎＭＯＳト
ランジスタが形成されている場合について説明を行った
が、ｐＭＯＳトランジスタが形成される場合は、半導体
層３に含まれる不純物はリンやヒ素などのｎ型の不純
物、ソース・ドレイン領域７、８、７１および８１に含
まれる不純物はボロンなどのｐ型の不純物、ポケット注
入領域７２および８２に含まれる不純物はＡｓ、Ｐまた
はＳｂなどのｎ型の不純物、ゲート電極６に含まれる不
純物は、ボロンなどのｐ型の不純物とする。そしてｐ型
不純物領域１２に替えてｎ型不純物領域を形成する。こ
の場合の印加電圧はそれぞれ、ＶG＝０Ｖ、ＶD＝０Ｖ、
ＶS＝１．８Ｖ、ＶB＝１．８Ｖ程度である。
【００３４】さらに、この実施の形態においては、配線
１０および１１０の配置についての一例を示している
が、回路の構成によって、配線とトランジスタとの間に
形成される層間絶縁膜の層数、配置などは異なるもので
あり、また、一つの活性領域に一つのトランジスタが形
成された半導体装置を用いて説明を行っているが、特に
これに限られるものではない。
【００３５】また、この実施の形態１においては、シリ
コン窒化膜１４が全面に形成された図によって説明を行
ったが、ＰＴＩとＦＴＩが併用されている半導体装置に
おいては（図示せず）、素子分離としてＰＴＩが用いら
れている領域にシリコン窒化膜１４が形成されていれ
ば、分離特性を向上させることができる。
【００３６】図４はこの発明の実施の形態１に係る別の
半導体装置を示す断面図であり、図において１４１はシ
リコン窒化膜である。この図に示したように、サイドウ
ォール絶縁膜９をＳｉ3Ｎ4膜またはＳｉ3Ｎ4／ＳｉＯ2
の積層膜などのような窒素を含んだ膜で形成するととも
に、ゲート電極６の表面上にシリコン窒化膜１４１が形
成されていると、ゲート電極６と配線１０が接続するお
それがよりいっそうなくなる。
【００３７】図５はこの発明の実施の形態１に係るさら
に別の半導体装置を示す断面図であり、図６は、この発
明の実施の形態１にかかるさらに別の半導体装置を示す
上面図である。図５に示した半導体装置の断面図は、図
６中のＣ−Ｃ断面における断面図である。これらの図を
参照して、ゲート電極６とソース・ドレイン領域７の両
方に接続する配線１０を備えており、この部分のコンタ
クトホール径は他の部分のコンタクトホール径の約２倍
程度である。このような構造の半導体装置は、一般的に
シェアードコンタクト構造と呼ばれ、ゲート電極６とソ
ース・ドレイン領域７が常に同電位で動作するＳＲＡＭ
メモリセルなどに用いられる。この配線構造以外は、図
１に示した半導体装置と同様の構造である。
【００３８】図７は、この発明の実施の形態１に係るさ
らに別の半導体装置を示す断面図であり、１１３は層間
絶縁膜、１３１はコンタクトホール、２１０は配線であ
る。この図を参照して、層間絶縁膜１１３に形成された
コンタクトホール１３１を通って、ゲート電極６に配線
２１０が接続されるが、このコンタクトホール１３１が
形成される領域は、分離絶縁膜４が埋込酸化膜２まで到
達するＦＴＩとなっている以外は、図１および図２に示
した半導体装置と同様の構造である。図８は、図７に示
した半導体装置の上面図であり、図７に示した断面図
は、図８に示したＤ−Ｄ断面における断面図である。図
８を参照して、破線Ｅで取り囲まれた部分がＦＴＩとな
っている。図８においては、簡単のため、層間絶縁膜は
図示していない。このようにＦＴＩとＰＴＩを併用する
と、コンタクトホール１３１形成の際にマスクずれが発
生しても、分離絶縁膜４がエッチングされて半導体層３
に到達するというおそれがなく、信頼性が向上する。
【００３９】この実施の形態１に示した半導体装置によ
れば、半導体基板と、この半導体基板の表面上全体に配
設された埋込絶縁膜と、さらにその表面上に配設された
半導体層とからなるＳＯＩ基板主表面に素子が形成され
た半導体装置において、素子表面上に層間絶縁膜を介し
て形成されたシリコン窒化膜を備えているため、このシ
リコン窒化膜のストレスによって、分離絶縁膜下の半導
体層にライフタイムキラーとなる欠陥が発生して、キャ
リア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）の寿
命を短くすることができる。このため、分離絶縁膜下の
半導体層が薄くなっても、ゲート電極下のチャネル形成
領域の電位を安定に固定でき、遅延時間の周波数依存性
が抑えられるなど、基板浮遊効果が抑制されるため、半
導体装置の信頼性が向上する。
【００４０】また、ゲート絶縁膜に水素が進入して、半
導体層とゲート絶縁膜の界面で水素終端すると、ホット
キャリア耐性が劣化することが知られているが、シリコ
ン窒化膜が形成されているため、ゲート絶縁膜および埋
込酸化膜への水素の侵入が防止され、ホットキャリア耐
性が向上するという効果を奏する。
【００４１】また、シリコン窒化膜において、Ｓｉに対
するＮの比率を制御したり、シリコン酸窒化膜におい
て、ＯとＮの比率を制御することによって、シリコン窒
化膜やシリコン酸窒化膜の膜ストレスを高くすることが
でき、ＰＴＩの分離絶縁膜下の半導体層に発生する欠陥
密度を高めることができるため、ライフタイムキラーの
役割が高められる。
【００４２】次にこの発明の実施の形態１に係る半導体
装置の製造方法について説明する。図９〜図１３は、実
施の形態１を示す半導体装置の製造方法の一工程を示す
断面図であり、図９において、３１はシリコン酸化膜、
３２はシリコン窒化膜、４１は溝である。図９を参照し
て、半導体基板１の表面上に埋込酸化膜２および半導体
層３を備えたＳＯＩ基板の、半導体層３表面上に、５〜
４０ｎｍ程度の膜厚を有するシリコン酸化膜３１を形成
する。このシリコン酸化膜３１の形成方法としては、熱
酸化法や、ＴＥＯＳ酸化膜をＣＶＤ法によって形成する
方法などがある。
【００４３】そして、ＬＰＣＶＤ法やプラズマ窒化膜Ｃ
ＶＤ法によって、５０〜３００ｎｍ程度の膜厚を有する
シリコン窒化膜３２を形成し、フォトレジストマスク
（図示せず）を用いて分離領域上のシリコン窒化膜３２
およびシリコン酸化膜３１をＲＩＥ（Reactibe Ion Etc
hing）または、ＥＣＲ（Electron Cyclotron Resonanc
e）装置を用いた異方性エッチングにより選択的に除去
する。そして、フォトレジストマスクを除去した後にシ
リコン窒化膜３２をマスクとしてＲＩＥまたはＥＣＲ装
置を用いて半導体基板１を異方性エッチングし、半導体
基板１の表面に、深さ２０〜３００ｎｍ程度の溝４１を
形成する。この溝４１の幅は１００〜５００ｎｍ程度で
あり、溝４１の下に半導体層３が１０〜１００ｎｍ程度
残るように調節する。図９はこの工程が終わった段階で
の半導体装置の素子を示す断面図である。
【００４４】図１０において、４２は溝、３０１はフォ
トレジストマスクである。ＰＴＩとＦＴＩを併用する場
合は、図９に示した工程の後に、ＦＴＩとする部分を開
口するフォトレジストマスク３０１を形成して、溝４１
の底部をエッチングし、埋込酸化膜２まで到達する溝４
２を形成する。図１０はこの工程が終わった段階での半
導体装置の素子を示す断面図である。フォトレジストマ
スク３０１は、溝４１の内部まで形成してもよいし、シ
リコン窒化膜３２表面上に形成してもよい。
【００４５】次にプラズマＴＥＯＳまたはＨＤＰ（High
Density Plasma）装置により全面にシリコン酸化膜を
１００ｎｍ〜５００ｎｍ程度の膜厚で形成し（図示せ
ず）、１０００〜１１００℃程度の熱処理を行って膜質
を向上させる。そして、シリコン窒化膜３２をストッパ
ーとしたＣＭＰ（Chemical Mechanical Polishing）法
によって、シリコン窒化膜３２表面上のシリコン酸化膜
を除去し、溝４１、シリコン酸化膜３１およびシリコン
窒化膜３２からなる開口の内部のみにシリコン酸化膜を
残す。その後、この開口内部のシリコン酸化膜表面と、
半導体層３表面との段差をなくするためにシリコン酸化
膜をエッチングしてから、熱リン酸によるウェットエッ
チングでシリコン窒化膜３２を除去し、シリコン酸化膜
３１を除去して、分離絶縁膜４が形成される。図１１は
この工程が終わった段階での断面図である。
【００４６】溝４１内に、シリコン酸化膜を堆積させる
前に９００〜１０００℃程度の高温熱酸化を行うと、溝
４１底面と側面とによって形成されるシリコンの角部
や、溝４１側面と半導体層３表面によって形成されるシ
リコンの角部を丸めることができ、この部分でのストレ
スが緩和される。
【００４７】そして、熱酸化によるシリコン酸化膜を全
面に形成してから（図示せず）、チャネル形成領域の電
位を固定するための配線を形成する部分に開口を有する
フォトレジストマスク（図示せず）を形成し、ｎＭＯＳ
の場合は、Ｂ、ＢＦ2、Ｉｎなどのｐ型の不純物をイオ
ン注入して、１×１０17〜１×１０18／ｃｍ3程度の不
純物濃度を有するｐ型不純物領域１２を形成する。ｐＭ
ＯＳの場合は、Ｐ、Ａｓ、Ｓｂなどのｎ型の不純物によ
ってｎ型不純物領域を形成する。さらに、必要に応じ
て、ｎＭＯＳの場合はボロンや弗化ボロン、ｐＭＯＳの
場合リンやヒ素などの不純物を１０〜２０ＫｅＶ、１×
１０12〜５×１０12／ｃｍ 2程度で全面にイオン注入し
て、チャネル形成領域にしきい値を調整する不純物を導
入する（図示せず）。このシリコン酸化膜はイオン注入
の際のダメージから半導体基板表面を保護するものであ
り、これらのイオン注入後に除去する。
【００４８】次に、図１２を参照して、ゲート絶縁膜５
として、例えば、シリコン酸化膜を７〜１０ｎｍ程度の
膜厚で半導体基板１表面全体に熱酸化によって形成して
から、ゲート電極６となるポリシリコン層を、ＬＰＣＶ
Ｄ法によって１００〜４００ｎｍ程度全面に堆積させた
後、フォトレジストマスク（図示せず）を用いて、ＲＩ
ＥまたはＥＣＲなどの異方性エッチング装置によってパ
ターニングすることで、ゲート電極となるポリシリコン
層６を形成する。この時、ポリシリコン層の表面上にシ
リコン酸化膜や、シリコン窒化膜とシリコン酸化膜の積
層膜を形成してから、フォトレジストマスクを用いて、
これらの膜を一旦パターニングし、その後で、このパタ
ーニングされた膜を用いてポリシリコン層を加工しても
よい。また、ポリシリコン層の表面上にＷＳｉなどの金
属シリサイド層を堆積させてからパターニングしてもよ
い（図示せず）。
【００４９】その後、ｎＭＯＳの場合にはボロンやフッ
化ボロンなど、ｐＭＯＳの場合にはリンやヒ素などを１
×１０12〜１×１０14／ｃｍ2程度でそれぞれイオン注
入して、ポケット注入領域７２および８２を形成する。
そして、ｎＭＯＳの場合にはリンやヒ素、ｐＭＯＳの場
合にはボロンやフッ化ボロンなどを２０〜４０ｋｅＶ、
１〜３×１０13／ｃｍ2程度でそれぞれイオン注入し
て、ソース・ドレイン領域７１および８１を形成する。
次に、プラズマＣＶＤ法により全面にシリコン酸化膜を
３０〜１００ｎｍ程度の膜厚で堆積し、エッチバックす
ることによって、サイドウォール絶縁膜９を形成した
後、ｎＭＯＳの場合はヒ素など、ｐＭＯＳの場合はボロ
ンや弗化ボロンなどを１０ＫｅＶ、１×１０14〜１×１
０16／ｃｍ2程度でイオン注入してソース・ドレイン領
域７および８を形成する。図１２はこの工程が終わった
段階での半導体装置の素子を示す断面図である。
【００５０】サイドウォール絶縁膜９は、ＴＥＯＳ膜な
どでもよく、ＬＰＣＶＤ法やプラズマＣＶＤ法でＳｉ3
Ｎ4や、Ｓｉ3Ｎ4／ＳｉＯ2の積層膜を形成してもよい。
積層膜とする場合は、例えば、シリコン酸化膜をＲＴＯ
（Rapid Thermal Oxidation）で形成してからシリコン
窒化膜をＣＶＤ法で堆積し、エッチバックして形成す
る。ポケット注入領域７２および８２が形成されない場
合もあり、ソース・ドレイン領域も必要に応じてＬＤＤ
構造とするため、場合によって、ソース・ドレイン領域
７および８を形成しない場合もある。注入された不純物
は８００〜１１５０℃程度で１０〜３０分程度アニール
することで活性化される。
【００５１】ゲート電極６やソース・ドレイン領域７お
よび８表面にＣｏＳｉ2などの金属シリサイド層を形成
する場合は、この段階で、全面にコバルトを堆積してＲ
ＴＡ（Rapid Thermal Anneal）処理すると、シリコンが
露出したゲート電極６表面やソース・ドレイン領域７お
よび８表面で反応し、この部分に金属シリサイド層が形
成される。その後、未反応のまま残ったコバルトを除去
する（図示せず）。ＣｏＳｉ2以外に、ＴｉＳｉ2、Ｎｉ
Ｓｉ2、ＷＳｉ2、ＴａＳｉ2、ＭｏＳｉ2、ＨｆＳｉ2、
Ｐｄ2Ｓｉ、ＰｔＳｉ2、ＺｒＳｉ2などの金属シリサイ
ドでもよい。
【００５２】図１３において、３０２はフォトレジスト
マスクである。図１３を参照して、層間絶縁膜１１とな
るシリコン酸化膜をプラズマＣＶＤ法、ＬＰＣＶＤ法、
または常圧ＣＶＤ法などで１０〜３００ｎｍ程度堆積す
る。層間絶縁膜１１は、シリコン酸化膜の代わりに、Ｔ
ＥＯＳ膜、ＳＯＧ膜や、不純物が注入されたＰＳＧ、Ｂ
ＳＧ、ＢＰＳＧまたはＢＰＴＥＯＳで形成されていても
よい。
【００５３】その後、ＬＰＣＶＤ（６００〜８００
℃）、プラズマＣＶＤ（３００〜５００℃）または常圧
ＣＶＤ（３００〜５００℃）などで５０〜１００ｎｍ程
度の膜厚を有するシリコン窒化膜１４を形成する。シリ
コン窒化膜Ｓｉ3Ｎ4の代わりにＳｉＯxＮyを用いてもよ
く、ＳｉとＮの組成をＳｉ3Ｎ4と異ならせてもよい。Ｌ
ＰＣＶＤ法で形成した膜は膜厚均一性がよく、緻密性や
化学的安定性が高いという利点を有し、プラズマＣＶＤ
法や、常圧ＣＶＤ法で形成した膜は低温で形成可能であ
るため、不純物のＴＥＤ（Transient Enhanced Diffusi
on）を抑制することが可能となって、トランジスタの電
流駆動能力を向上することができるという利点を有す
る。また、プラズマＣＶＤ法は、シリコン窒化膜のＳｉ
とＮの組成比の制御が容易であるため、ストレスの制御
も可能となる。
【００５４】そして、層間絶縁膜１１と同様にして１０
０〜２０００ｎｍ程度の膜厚を有する層間絶縁膜１１１
を形成した後、ＣＭＰで平坦化してから、ＣＭＰによる
表面荒れをなくすために、層間絶縁膜１１と同様にして
再度シリコン酸化膜を５０〜２００ｎｍ程度の膜厚で堆
積する（図示せず）。その後、層間絶縁膜１１１表面上
に、ソース・ドレイン領域７、８およびｐ型不純物領域
１２に接続するコンタクトホール１３が形成される領域
に開口を有するフォトレジストマスク３０２を形成して
から、ＲＩＥ、マグネトロンＲＩＥまたはＥＣＲ装置な
どで、シリコン窒化膜１４との選択比が高いＣxＦy（例
として、ｘ＝４、ｙ＝８）などのエッチングガスによっ
て層間絶縁膜１１１をエッチングする。このとき添加ガ
スとして、Ｈ2やＣＯを用いてもよい。図１３はこの工
程が終わった段階での半導体装置の素子を示す断面図で
ある。
【００５５】次にシリコン窒化膜とシリコン酸化膜との
選択比の低い条件で、残ったシリコン窒化膜１４および
層間絶縁膜１１をエッチングして、コンタクトホール１
３を形成する。そして、ブランケットＣＶＤ法によって
Ｗを堆積し、コンタクトホール１３内を埋め込んでか
ら、エッチバックによって平坦化する。その後、全面に
Ａｌを堆積させてから、パターニングすることによっ
て、ＷとＡｌからなる配線１０および１１０が形成さ
れ、図１に示した半導体装置が形成される。この後さら
に、層間絶縁膜１１１および配線１０、１１０を形成し
たのと同様の工程で層間絶縁膜と配線が積層される（図
示せず）。
【００５６】配線１０および１１０のＷの堆積方法とし
ては、選択ＣＶＤ法でもよく、Ｗの代わりに、高温スパ
ッタ法やリフロースパッタ法によってＡｌを堆積させて
もよいし、ＬＰＣＶＤ法によってＴｉＮやドープトポリ
シリコンを堆積させてもよい。また、Ａｌの代わりに、
ＡｌＣｕＳｉ、Ｃｕまたはドープトポリシリコンを用い
てもよい。また、配線材料として金属が使われる場合
は、各コンタクトホールの内壁に、ＴｉＮなどのバリア
メタルを形成して、半導体層３へ金属が拡散するのを防
止する。
【００５７】この実施の形態においては、ソース・ドレ
イン領域およびｐ型不純物領域に接続するコンタクトホ
ールおよび配線を同一の工程で形成したが、それぞれの
コンタクトホールおよび配線の形成は、回路配置に応じ
て別の工程で行ってもよく、その形成順序も必要に応じ
て変更可能である。
【００５８】また、ソース・ドレイン領域７および８表
面にサリサイド法によって金属シリサイド層が形成され
ていると、この金属シリサイド層が層間絶縁膜１１をエ
ッチングする際のエッチングストップとして働くので、
エッチングマージンが増える。
【００５９】この実施の形態１に示した半導体装置の製
造方法によれば、半導体基板と、この半導体基板の表面
上全体に配設された埋込絶縁膜と、さらにその表面上に
配設された半導体層とからなるＳＯＩ基板主表面に素子
が形成された半導体装置において、素子表面上に層間絶
縁膜を介してシリコン窒化膜を形成しているため、この
シリコン窒化膜のストレスによって、分離絶縁膜下の半
導体層にライフタイムキラーとなる欠陥が発生して、キ
ャリア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）の
寿命を短くすることができる。このため、分離絶縁膜下
の半導体層が薄くなっても、ゲート電極下のチャネル形
成領域の電位が安定に固定され、遅延時間の周波数依存
性が抑えられるなど、基板浮遊効果が抑制されるため、
信頼性の向上した半導体装置を製造することができる。
【００６０】また、ゲート絶縁膜に水素が進入して、半
導体層とゲート絶縁膜の界面で水素終端すると、ホット
キャリア耐性が劣化することが知られているが、シリコ
ン窒化膜が形成されているため、ゲート絶縁膜および埋
込酸化膜への水素の侵入が防止され、ホットキャリア耐
性が向上した半導体装置の製造方法を得ることができ
る。
【００６１】また、シリコン窒化膜を用いて、シリコン
窒化膜上の膜厚の厚い層間絶縁膜と、シリコン窒化膜下
の膜厚の薄い層間絶縁膜のエッチングを分けて行ってコ
ンタクトホールを形成しているため、シリコン窒化膜下
の層間絶縁膜のエッチング条件の制御によって、半導体
層のオーバーエッチングを抑制することができ、接合リ
ーク電流を発生するおそれがない半導体装置を得ること
ができる。
【００６２】実施の形態２．図１４および図１５は、こ
の発明の実施の形態２に係る半導体装置の断面図であ
り、図１４において、３３はｐウェル、３４はｎウェ
ル、７３、７４、８３および８４はｎ型ソース・ドレイ
ン領域、７５および８５はｐ型ポケット注入領域、７
６、７７、８６および８７はｐ型ソース・ドレイン領
域、７８および８８はｎ型ポケット注入領域、１２１は
ｐ型不純物領域、１２２はｎ型不純物領域である。図１
４を参照して、この実施の形態においては、半導体層に
イオン注入して形成されたｐウェル３３にｎＭＯＳトラ
ンジスタが形成され、ｎウェル３４にｐＭＯＳトランジ
スタが形成されてＣＭＯＳ構造となっており、ｎＭＯＳ
トランジスタとｐＭＯＳトランジスタとの間はＰＴＩに
よって分離され、また、それぞれのトランジスタのチャ
ネル形成領域がＰＴＩ下の半導体層を通って、ｐ型不純
物領域１２１またはｎ型不純物領域１２２に接続されて
電位固定されている。ｐウェル３３はＢ、ＢＦ2、Ｉｎ
などの不純物を１×１０15〜１×１０19／ｃｍ3程度含
み、ｎウェル３４はＰ、Ａｓ、Ｓｂなどの不純物を１×
１０15〜１×１０19／ｃｍ3程度含んでいる。ｎＭＯＳ
トランジスタのゲート電極６がポリシリコン層を備えて
いる場合は、実施の形態１と同様に、リンなどのｎ型不
純物を２〜１５×１０20／ｃｍ3程度含んでいるが、ｐ
ＭＯＳトランジスタのゲート電極６のポリシリコンに含
まれる不純物については、ボロンなどのｐ型の不純物の
場合もあるし（Dual Gate構造）、ｎ型の不純物を含ん
でいる場合もある（Single Gate構造）。これ以外の、
それぞれの膜厚や不純物濃度については、実施の形態１
に示した半導体装置と同様である。
【００６３】この実施の形態２に示した半導体装置によ
れば、半導体基板と、この半導体基板の表面上全体に配
設された埋込絶縁膜と、さらにその表面上に配設された
半導体層とからなるＳＯＩ基板主表面に素子が形成され
た半導体装置において、素子表面上に層間絶縁膜を介し
て形成されたシリコン窒化膜を備えているため、このシ
リコン窒化膜のストレスによって、分離絶縁膜下の半導
体層にライフタイムキラーとなる欠陥が発生して、キャ
リア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）の寿
命を短くすることができる。このため、分離絶縁膜下の
半導体層が薄くなっても、ゲート電極下のチャネル形成
領域の電位を安定に固定でき、遅延時間の周波数依存性
が抑えられるなど、基板浮遊効果が抑制されるため、半
導体装置の信頼性が向上する。
【００６４】また、ＣＭＯＳ構造で、逆導電型のトラン
ジスタがＰＴＩを介して隣接している場合には、分離絶
縁膜下の半導体層に発生した欠陥によって、隣接するｐ
ウェル３３とｎウェル３４との間での耐圧が向上して、
半導体装置の信頼性向上を図ることができるという効果
を奏する。
【００６５】また、ゲート絶縁膜に水素が進入して、半
導体層とゲート絶縁膜の界面で水素終端すると、ホット
キャリア耐性が劣化することが知られているが、シリコ
ン窒化膜が形成されているため、ゲート絶縁膜および埋
込酸化膜への水素の侵入が防止され、ホットキャリア耐
性が向上するという効果を奏する。
【００６６】また、図１５に示したように、ｎＭＯＳ領
域とｐＭＯＳ領域の間をＦＴＩとすると、製造工程は煩
雑になるが、ラッチアップ耐性が向上する。
【００６７】次にこの発明の実施の形態２に係る半導体
装置の製造方法について説明する。図１６は、実施の形
態２を示す半導体装置の製造方法の一工程を示す断面図
であり、図１６において、３０３はフォトレジストマス
クである。まず、実施の形態１と同様にして、半導体基
板１の表面に埋込絶縁膜を介して半導体層３が配設され
たＳＯＩ基板の表面に分離絶縁膜４を形成する。そし
て、ｎＭＯＳ領域を開口するフォトレジストマスク３０
３を形成して、全面にＢ、ＢＦ2、Ｉｎなどのｐ型の不
純物をイオン注入して、１×１０15〜１×１０19／ｃｍ
3程度の不純物濃度を有するｐウェル３３を形成する。
図１６はこの工程が終わった段階での半導体装置の素子
を示す断面図である。この後、フォトレジストマスク３
０３を除去する。
【００６８】そして、ｐウェル３３を形成したのと同様
にして、ｐＭＯＳ領域を開口するフォトレジストマスク
を形成して、全面にＰ、Ａｓ、Ｓｂなどのｎ型の不純物
をイオン注入して、１×１０15〜１×１０19／ｃｍ3程
度の不純物濃度を有するｎウェル３４を形成する（図示
せず）。その後、フォトレジストマスクを除去する。
【００６９】そして、実施の形態１に示した方法と同様
にして、ｐ型不純物領域１２１およびｎ型不純物領域１
２２を形成する。これ以外の不純物注入で、ｎＭＯＳ領
域と、ｐＭＯＳ領域とが異なる導電型となる部分につい
ては、それぞれの領域を開口するフォトレジストマスク
を使って打ち分けを行い、実施の形態１に示した方法と
同様に不純物を導入する。
【００７０】この実施の形態２に示した半導体装置の製
造方法によれば、半導体基板と、この半導体基板の表面
上全体に配設された埋込絶縁膜と、さらにその表面上に
配設された半導体層とからなるＳＯＩ基板主表面に素子
が形成された半導体装置において、素子表面上に層間絶
縁膜を介してシリコン窒化膜を形成しているため、この
シリコン窒化膜のストレスによって、分離絶縁膜下の半
導体層にライフタイムキラーとなる欠陥が発生して、キ
ャリア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）の
寿命を短くすることができる。このため、分離絶縁膜下
の半導体層が薄くなっても、ゲート電極下のチャネル形
成領域の電位が安定に固定され、遅延時間の周波数依存
性が抑えられるなど、基板浮遊効果が抑制されるため、
信頼性の向上した半導体装置を製造することができる。
【００７１】また、ＣＭＯＳ構造で、逆導電型のトラン
ジスタがＰＴＩを介して隣接している場合には、シリコ
ン窒化膜を形成しているので、分離絶縁膜下の半導体層
に欠陥が発生し、隣接するｐウェル３３とｎウェル３４
との間での耐圧が向上してラッチアップ耐性が向上し、
半導体装置の信頼性向上を図ることができるという効果
を奏する。
【００７２】また、ゲート絶縁膜に水素が進入して、半
導体層とゲート絶縁膜の界面で水素終端すると、ホット
キャリア耐性が劣化することが知られているが、シリコ
ン窒化膜が形成されているため、ゲート絶縁膜および埋
込酸化膜への水素の侵入が防止され、ホットキャリア耐
性が向上した半導体装置の製造方法を得ることができ
る。
【００７３】また、シリコン窒化膜を用いて、シリコン
窒化膜上の膜厚の厚い層間絶縁膜と、シリコン窒化膜下
の膜厚の薄い層間絶縁膜のエッチングを分けて行ってコ
ンタクトホールを形成しているため、シリコン窒化膜下
の層間絶縁膜のエッチング条件の制御によって、半導体
層のオーバーエッチングを抑制することができ、接合リ
ーク電流を発生するおそれがない半導体装置を得ること
ができる。
【００７４】実施の形態３．図１７はこの発明の実施の
形態３に係る半導体装置の断面図であり、図において、
１３２はコンタクトホール、３１０は配線である。この
実施の形態においては、層間絶縁膜１１、１１１および
シリコン窒化膜１４に形成されたコンタクトホール１３
２が、ソース・ドレイン領域７および８と分離絶縁膜４
の表面上にまたがって形成されており、このコンタクト
ホール１３２を通って、ソース・ドレイン領域７および
８に接続する配線３１０が、分離絶縁膜４表面上にも形
成されている点以外は、実施の形態１と同様の構造であ
る。また、図１８はこの発明の実施の形態３にかかる半
導体装置の上面図であり、図１７は、図１８に示したＦ
−Ｆ断面における断面図である。この図においては、層
間絶縁膜１１および１１１、シリコン窒化膜１４、配線
１１０および３１０、サイドウォール絶縁膜９、ソース
・ドレイン領域７１および８１、ポケット注入領域７２
および８２は、簡単のため省略している。
【００７５】この実施の形態３に示した半導体装置によ
れば、ソース・ドレイン領域に接続する配線を、隣接す
る分離絶縁膜にまたがって形成するボーダーレスコンタ
クト構造の半導体装置において、シリコン窒化膜を備え
ているので、ソース・ドレイン領域に到達するコンタク
トホールを形成する際に分離絶縁膜のエッチングされる
のが抑制されて、半導体層とソース・ドレイン領域から
なるｐｎ接合と、配線との距離を十分に保つことがで
き、素子密度の向上が図られるとともに、信頼性の向上
した半導体装置を得ることができる。
【００７６】また、半導体基板と、この半導体基板の表
面上全体に配設された埋込絶縁膜と、さらにその表面上
に配設された半導体層とからなるＳＯＩ基板主表面に素
子が形成された半導体装置において、素子表面上に層間
絶縁膜を介して形成されたシリコン窒化膜を備えている
ため、このシリコン窒化膜のストレスによって、分離絶
縁膜下の半導体層にライフタイムキラーとなる欠陥が発
生して、キャリア（ｎＭＯＳならば正孔、ｐＭＯＳなら
ば電子）の寿命を短くすることができる。このため、分
離絶縁膜下の半導体層が薄くなっても、ゲート電極下の
チャネル形成領域の電位を安定に固定でき、遅延時間の
周波数依存性が抑えられるなど、基板浮遊効果が抑制さ
れるため、半導体装置の信頼性が向上する。
【００７７】また、ゲート絶縁膜に水素が進入して、半
導体層とゲート絶縁膜の界面で水素終端すると、ホット
キャリア耐性が劣化することが知られているが、シリコ
ン窒化膜が形成されているため、ゲート絶縁膜および埋
込酸化膜への水素の侵入が防止され、ホットキャリア耐
性が向上するという効果を奏する。
【００７８】図１９は、この発明の実施の形態３に係る
別の半導体装置を示す断面図であり、１２３はｎ型不純
物領域である。図を参照して、ｎ型不純物領域１２３
は、Ｐ、Ａｓ、Ｓｂなどの不純物を１×１０15〜１×１
０19／ｃｍ3程度含んでおり、ソース・ドレイン領域７
に接続して、分離絶縁膜４上にコンタクトホール１３２
が形成される領域よりも分離絶縁膜４中央部へと広がっ
て形成されている。このｎ型不純物領域１２３は、コン
タクトホール１３２を形成後、斜めイオン注入を行うな
どの方法によって形成することができる。それ以外は、
図１７に示した半導体装置と同様の構造である。
【００７９】ボーダーレスコンタクト構造の半導体装置
においては、シリコン窒化膜１４が形成されているにも
関わらず、コンタクトホール１３２形成の際に露出する
分離絶縁膜４がエッチングされることが起こりうるが、
ｎ型不純物領域１２３を形成することによって、配線３
１０と半導体層３との距離を十分に保つことができ、こ
の部分での接合リーク電流を発生するおそれがなくな
る。
【００８０】図２０はこの発明の実施の形態３に係るさ
らに別の半導体装置を示す上面図であり、破線Ｇで取り
囲まれた部分では、分離絶縁膜４が埋込酸化膜２まで到
達するＦＴＩとなっている以外は、図１７に示した半導
体装置と同様の構造である。この図２０に示した半導体
装置によれば、図１７に示した半導体装置に比べて、ラ
イフタイムキラーの役割は劣るが、コンタクトホール１
３形成の際に分離絶縁膜４がエッチングされても半導体
層３と接続するおそれがなく、信頼性が向上する。
【００８１】また、この実施の形態３においては、シリ
コン窒化膜１４が全面に形成された図によって説明を行
ったが、ＰＴＩとＦＴＩが併用されている半導体装置に
おいては、素子分離としてＰＴＩが用いられている領域
にシリコン窒化膜１４が形成されていれば、分離特性を
向上させることができる。また、ソース・ドレイン領域
７および８と分離絶縁膜４表面上にまたがって配線３１
０が形成される部分の表面上にシリコン窒化膜１４が形
成されていれば、分離絶縁膜４の形状を保つことができ
る。また、このボーダーレスコンタクト構造は、実施の
形態１および２に示した半導体装置にも適用でき、同様
の効果を奏する。
【００８２】次にこの発明の実施の形態３に係る半導体
装置の製造方法について説明する。図２１は、実施の形
態３を示す半導体装置の製造方法の一工程を示す断面図
であり、図２１において、３０４はフォトレジストマス
クである。まず、実施の形態１と同様にして、半導体基
板１の表面に埋込絶縁膜を介して半導体層３が配設され
たＳＯＩ基板の表面に分離絶縁膜４、ｐ型不純物領域
（ｐＭＯＳの場合は、ｎ型不純物領域）、ゲート絶縁膜
５、ゲート電極６、ポケット注入領域７２および８２、
ソース・ドレイン領域７１および８１、サイドウォール
絶縁膜９、ソース・ドレイン領域７および８を形成す
る。
【００８３】そして、実施の形態１と同様にして、層間
絶縁膜１１、シリコン窒化膜１４、層間絶縁膜１１１を
形成した後、ＣＭＰで平坦化してから、ＣＭＰによる表
面荒れをなくすために、層間絶縁膜１１と同様にして再
度シリコン酸化膜を５０〜２００ｎｍ程度の膜厚で堆積
する（図示せず）。その後、層間絶縁膜１１１表面上
に、ソース・ドレイン領域７、８およびｐ型不純物領域
１２に接続するコンタクトホール１３および１３２が形
成される領域に開口を有するフォトレジストマスク３０
４を形成してから、実施の形態１と同様にして、層間絶
縁膜１１１をエッチングする。この時、コンタクトホー
ル１３２は、ソース・ドレイン領域７および８だけでな
く、分離絶縁膜４表面上にも形成されるようにフォトレ
ジストマスク３０４がパターニングされている。図２１
はこの工程が終わった段階での半導体装置の素子を示す
断面図である。
【００８４】次にシリコン窒化膜とシリコン酸化膜との
選択比の低い条件で、残ったシリコン窒化膜１４および
層間絶縁膜１１をエッチングして、コンタクトホール１
３２および１３を形成する。そして、実施の形態１と同
様にして、配線１１０および３１０が形成され、図１７
に示した半導体装置が形成される。この後さらに、実施
の形態１と同様にして、多層配線構造が形成される（図
示せず）。
【００８５】この実施の形態３に示した半導体装置の製
造方法によれば、ソース・ドレイン領域に接続する配線
を、隣接する分離絶縁膜にまたがって形成するボーダー
レスコンタクト構造の半導体装置において、シリコン窒
化膜を用いて、シリコン窒化膜上の膜厚の厚い層間絶縁
膜と、シリコン窒化膜下の膜厚の薄い層間絶縁膜のエッ
チングを分けて行ってコンタクトホールを形成している
ため、シリコン窒化膜下の層間絶縁膜のエッチング条件
の制御によって、半導体層のオーバーエッチングを抑制
することができ、接合リーク電流を発生するおそれがな
い半導体装置を得ることができるとともに、ソース・ド
レイン領域に到達するコンタクトホールを形成する際に
分離絶縁膜のエッチングされるのが抑制されて、半導体
層とソース・ドレイン領域からなるｐｎ接合と、配線と
の距離を十分に保つことができ、半導体装置の素子密度
の向上と信頼性の向上を図ることができる。
【００８６】また、半導体基板と、この半導体基板の表
面上全体に配設された埋込絶縁膜と、さらにその表面上
に配設された半導体層とからなるＳＯＩ基板主表面に素
子が形成された半導体装置において、素子表面上に層間
絶縁膜を介してシリコン窒化膜を形成しているため、こ
のシリコン窒化膜のストレスによって、分離絶縁膜下の
半導体層にライフタイムキラーとなる欠陥が発生して、
キャリア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）
の寿命を短くすることができる。このため、分離絶縁膜
下の半導体層が薄くなっても、ゲート電極下のチャネル
形成領域の電位が安定に固定され、遅延時間の周波数依
存性が抑えられるなど、基板浮遊効果が抑制されるた
め、信頼性の向上した半導体装置を製造することができ
る。
【００８７】また、ゲート絶縁膜に水素が進入して、半
導体層とゲート絶縁膜の界面で水素終端すると、ホット
キャリア耐性が劣化することが知られているが、シリコ
ン窒化膜が形成されているため、ゲート絶縁膜および埋
込酸化膜への水素の侵入が防止され、ホットキャリア耐
性が向上した半導体装置の製造方法を得ることができ
る。
【００８８】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下のような効果を奏する。本発明は、半
導体基板と、この半導体基板の表面上全体に配設された
埋込絶縁膜と、さらにその表面上に配設された半導体層
とからなるＳＯＩ基板主表面に素子が形成された半導体
装置において、素子表面上に層間絶縁膜を介して形成さ
れたシリコン窒化膜を備えているため、このシリコン窒
化膜のストレスによって、分離絶縁膜下の半導体層にラ
イフタイムキラーとなる欠陥が発生して、キャリア（ｎ
ＭＯＳならば正孔、ｐＭＯＳならば電子）の寿命を短く
することができる。このため、分離絶縁膜下の半導体層
が薄くなっても、ゲート電極下のチャネル形成領域の電
位を安定に固定でき、遅延時間の周波数依存性が抑えら
れるなど、基板浮遊効果が抑制されるため、半導体装置
の信頼性が向上する。
【００８９】また、ＣＭＯＳ構造で、逆導電型のトラン
ジスタがＰＴＩを介して隣接している場合には、分離絶
縁膜下の半導体層に発生した欠陥によって、隣接するｐ
ＭＯＳトランジスタとｎＭＯＳトランジスタとの間での
耐圧が向上して、半導体装置の信頼性向上を図ることが
できるという効果を奏する。
【００９０】また、ＣＭＯＳ構造で、逆導電型のトラン
ジスタが隣接している部分にはＦＴＩを形成しているの
で、隣接するｐＭＯＳトランジスタとｎＭＯＳトランジ
スタの間での耐圧が向上し、半導体装置の信頼性向上を
図ることができるという効果を奏する。
【００９１】また、ソース・ドレイン領域に接続する配
線を、隣接する分離絶縁膜にまたがって形成するボーダ
ーレスコンタクト構造の半導体装置において、層間絶縁
膜間にシリコン窒化膜を備えているので、ソース・ドレ
イン領域に到達するコンタクトホールを形成する際に分
離絶縁膜のエッチングされるのが抑制されて、半導体層
とソース・ドレイン領域からなるｐｎ接合と、配線との
距離を十分に保つことができ、素子密度の向上が図られ
るとともに、信頼性の向上した半導体装置を得ることが
できる。
【００９２】さらに、ボーダーレスコンタクト構造のコ
ンタクトホール形成の際に露出する分離絶縁膜がエッチ
ングされることが起こりうるが、それぞれのソース・ド
レイン領域に隣接して、ソース・ドレイン領域と同一導
電型の不純物領域を形成しているので、配線と分離絶縁
膜下の半導体層との距離を十分に保つことができ、この
部分での接合リーク電流を発生するおそれがなくなる。
【００９３】また、ゲート絶縁膜に水素が進入して、半
導体層とゲート絶縁膜の界面で水素終端すると、ホット
キャリア耐性が劣化することが知られているが、シリコ
ン窒化膜が形成されているため、ゲート絶縁膜および埋
込酸化膜への水素の侵入が防止され、ホットキャリア耐
性が向上するという効果を奏する。
【００９４】また、ソース領域およびドレイン領域表面
に金属シリサイド層が形成されていると、この金属シリ
サイド層が第１の層間絶縁膜をエッチングする際のエッ
チングストップとして働くので、エッチングマージンが
増え、制御性よく配線を形成できるため、信頼性の向上
した半導体装置を得ることができる。
【００９５】また、半導体基板と、この半導体基板の表
面上全体に配設された埋込絶縁膜と、さらにその表面上
に配設された半導体層とからなるＳＯＩ基板主表面に素
子が形成された半導体装置において、素子表面上に層間
絶縁膜を介してシリコン窒化膜を形成しているため、こ
のシリコン窒化膜のストレスによって、分離絶縁膜下の
半導体層にライフタイムキラーとなる欠陥が発生して、
キャリア（ｎＭＯＳならば正孔、ｐＭＯＳならば電子）
の寿命を短くすることができる。このため、分離絶縁膜
下の半導体層が薄くなっても、ゲート電極下のチャネル
形成領域の電位が安定に固定され、遅延時間の周波数依
存性が抑えられるなど、基板浮遊効果が抑制されるた
め、信頼性の向上した半導体装置を製造することができ
る。
【００９６】また、ＣＭＯＳ構造で、逆導電型のトラン
ジスタがＰＴＩを介して隣接している場合に、層間絶縁
膜間にシリコン窒化膜を形成しているので、分離絶縁膜
下の半導体層に欠陥が発生し、隣接するｐＭＯＳトラン
ジスタとｎＭＯＳトランジスタとの間での耐圧が向上し
てラッチアップ耐性が向上し、半導体装置の信頼性向上
を図ることができるという効果を奏する。
【００９７】第１の層間絶縁膜と第２の層間絶縁膜を別
の工程でエッチングしてコンタクトホールを形成してい
るため、第１の層間絶縁膜のエッチング条件の制御によ
って、半導体層のオーバーエッチングを抑制することが
でき、接合リーク電流を発生するおそれがない半導体装
置を得ることができる。
【００９８】また、ソース領域およびドレイン領域に接
続する配線を、隣接する分離絶縁膜にまたがって形成す
るボーダーレスコンタクト構造の半導体装置において、
シリコン窒化膜を用いて、第１の層間絶縁膜と第２の層
間絶縁膜のエッチングを分けて行ってコンタクトホール
を形成しているため、第１の層間絶縁膜のエッチング条
件の制御によって、半導体層のオーバーエッチングを抑
制することができ、接合リーク電流を発生するおそれが
ない半導体装置を得ることができるとともに、ソース・
ドレイン領域に到達するコンタクトホールを形成する際
に分離絶縁膜のエッチングされるのが抑制されて、半導
体層とソース・ドレイン領域からなるｐｎ接合と、配線
との距離を十分に保つことができ、半導体装置の素子密
度の向上と信頼性の向上を図ることができる。
【００９９】さらに、第１の層間絶縁膜と第２の層間絶
縁膜との間に形成されたシリコン窒化膜との選択比を利
用して、第１の層間絶縁膜と第２の層間絶縁膜のエッチ
ングを行っているため、制御性よくコンタクトホールを
形成することができ、信頼性の向上した半導体装置を製
造することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係る半導体装置を示
す断面図である。
【図２】 本発明の実施の形態１に係る半導体装置を示
す上面図である。
【図３】 本発明の実施の形態１に係る半導体装置を示
す断面図である。
【図４】 本発明の実施の形態１に係る半導体装置を示
す断面図である。
【図５】 本発明の実施の形態１に係る半導体装置を示
す断面図である。
【図６】 本発明の実施の形態１に係る半導体装置を示
す上面図である。
【図７】 本発明の実施の形態１に係る半導体装置を示
す断面図である。
【図８】 本発明の実施の形態１に係る半導体装置を示
す上面図である。
【図９】 本発明の実施の形態１に係る半導体装置の製
造方法の一工程を示す断面図である。
【図１０】 本発明の実施の形態１に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１１】 本発明の実施の形態１に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１２】 本発明の実施の形態１に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１３】 本発明の実施の形態１に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１４】 本発明の実施の形態２に係る半導体装置を
示す断面図である。
【図１５】 本発明の実施の形態２に係る半導体装置を
示す断面図である。
【図１６】 本発明の実施の形態２に係る半導体装置の
製造方法の一工程を示す断面図である。
【図１７】 本発明の実施の形態３に係る半導体装置を
示す断面図である。
【図１８】 本発明の実施の形態３に係る半導体装置を
示す上面図である。
【図１９】 本発明の実施の形態３に係る半導体装置を
示す断面図である。
【図２０】 本発明の実施の形態３に係る半導体装置を
示す上面図である。
【図２１】 本発明の実施の形態２に係る半導体装置の
製造方法の一工程を示す断面図である。
【図２２】従来の半導体装置を示す断面図である。
【図２３】 従来の半導体装置を示す断面図である。
【図２４】 従来の半導体装置を示す断面図である。
【符号の説明】
２ 埋込酸化膜、 ３ 半導体層、 ４ 分離絶縁膜、
１３ コンタクトホール、 １４ シリコン窒化膜、
１１、１１１ 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 21/90 Ｃ 27/12 27/08 ３２１Ｆ 29/786 29/78 ６２６Ｃ ６２６Ｂ (72)発明者 平野 有一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F032 AA09 AA36 AA44 AA77 BB01 BB08 CA01 CA03 CA17 CA24 DA02 DA03 DA25 DA33 DA53 DA74 DA78 5F033 GG03 HH04 HH08 HH09 HH11 HH28 JJ04 JJ08 JJ19 JJ33 KK01 KK25 KK26 KK27 KK28 KK29 KK30 LL04 MM07 NN33 NN40 PP06 PP08 PP09 PP18 QQ07 QQ08 QQ09 QQ10 QQ13 QQ16 QQ19 QQ21 QQ24 QQ28 QQ31 QQ37 QQ48 QQ49 QQ73 QQ76 RR04 RR06 RR08 RR09 RR13 RR14 RR15 SS04 SS13 SS15 SS25 SS27 TT08 VV06 VV15 XX19 XX31 5F048 AA01 AA03 AA05 AA07 AB01 AC03 BA16 BB05 BB08 BB09 BB11 BC06 BD04 BE03 BE09 BF00 BF02 BF06 BF16 BG00 DA25 DA27 5F110 AA06 AA15 BB04 CC02 DD05 DD13 EE02 EE03 EE04 EE05 EE09 EE14 EE32 EE42 EE45 FF01 FF02 FF03 FF04 FF10 FF23 GG02 GG12 GG24 GG25 GG32 GG60 HJ01 HJ04 HJ13 HJ23 HK05 HL02 HL03 HL04 HL06 HL08 HL11 HL23 HL24 HM15 NN04 NN22 NN23 NN24 NN25 NN26 NN35 QQ11 QQ17 QQ19

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、この半導体基板の主表面
    上全体に配設された埋込絶縁膜と、この埋込絶縁膜の表
    面上に配設された第１導電型の半導体層からなるＳＯＩ
    基板を備え、 前記半導体層の主表面に配設された第１の活性領域と第
    ２の活性領域との間に配設され、前記埋込絶縁膜との間
    に前記半導体層を残して前記半導体層主表面に形成され
    た分離絶縁膜と、 前記第１の活性領域の半導体層主表面に所定の距離を隔
    てて形成された第２導電型の第１のソース領域およびド
    レイン領域と、 前記第１のソース領域およびドレイン領域に挟まれる領
    域と対向するように前記半導体層の主表面上に第１のゲ
    ート絶縁膜を介在して形成された第１のゲート電極と、 前記第２の活性領域の半導体層主表面に形成され、前記
    分離絶縁膜下の前記半導体層を介して、前記第１のソー
    ス領域およびドレイン領域に挟まれる領域に電気的に接
    続する第１導電型の第１の不純物領域と、 前記第１および第２の活性領域の半導体層および前記分
    離絶縁膜表面上に形成された第１の層間絶縁膜と、 前記第１の層間絶縁膜上に形成されたシリコン窒化膜
    と、 前記シリコン窒化膜表面上に形成された第２の層間絶縁
    膜と、 前記第１および第２の層間絶縁膜および前記シリコン窒
    化膜に形成されたコンタクトホールを通って前記第１の
    ソース領域およびドレイン領域および第１の不純物領域
    にそれぞれ接続する配線とを備えた半導体装置。
  2. 【請求項２】 半導体層の主表面に配設された第３の活
    性領域と、 前記第３の活性領域および第１の活性領域との間に分離
    絶縁膜を介して、前記半導体層主表面に配設された第４
    の活性領域と、 前記第４の活性領域の半導体層主表面に形成された第２
    導電型の第２の不純物領域と、 前記第２の不純物領域主表面に所定の距離を隔てて形成
    された第１導電型の第２のソース領域およびドレイン領
    域と、 前記第２のソース領域およびドレイン領域に挟まれる領
    域と対向するように前記半導体層の主表面上に第２のゲ
    ート絶縁膜を介在して形成された第２のゲート電極と、 前記第３の活性領域の半導体層主表面に形成され、前記
    分離絶縁膜下の前記半導体層を介して、前記第２のソー
    ス領域およびドレイン領域に挟まれる領域に電気的に接
    続する第２導電型の第３の不純物領域とを備え、 前記分離絶縁膜は、埋込絶縁膜との間に前記半導体層を
    残して前記半導体層主表面に形成され、 第１の層間絶縁膜、シリコン窒化膜および第２の層間絶
    縁膜は、前記第３および第４の活性領域の半導体層表面
    上にまで延びて形成されており、 前記第１および第２の層間絶縁膜および前記シリコン窒
    化膜に形成されたコンタクトホールを通って前記第２の
    ソース領域およびドレイン領域および前記第３の不純物
    領域にそれぞれ接続する配線をさらに備えたことを特徴
    とする請求項１記載の半導体装置。
  3. 【請求項３】 半導体層の主表面に配設された第３の活
    性領域と、 前記第３の活性領域および第１の活性領域との間に分離
    絶縁膜を介して、前記半導体層主表面に配設された第４
    の活性領域と、 前記第４の活性領域の半導体層主表面に形成された第２
    導電型の第２の不純物領域と、 前記第２の不純物領域主表面に所定の距離を隔てて形成
    された第１導電型の第２のソース領域およびドレイン領
    域と、 前記第２のソース領域およびドレイン領域に挟まれる領
    域と対向するように前記半導体層の主表面上に第２のゲ
    ート絶縁膜を介在して形成された第２のゲート電極と、 前記第３の活性領域の半導体層主表面に形成され、前記
    分離絶縁膜下の前記半導体層を介して、前記第２のソー
    ス領域およびドレイン領域に挟まれる領域に電気的に接
    続する第２導電型の第３の不純物領域とをさらに備え、 第１の活性領域と第４の活性領域との間に配設された分
    離絶縁膜は、埋込絶縁膜まで到達し、 第１の層間絶縁膜、シリコン窒化膜および第２の層間絶
    縁膜は、前記第３および第４の活性領域の半導体層表面
    上にまで延びて形成されており、 前記第１および第２の層間絶縁膜および前記シリコン窒
    化膜に形成されたコンタクトホールを通って前記第２の
    ソース領域およびドレイン領域および前記第３の不純物
    領域にそれぞれ接続する配線を備えていることを特徴と
    する請求項１記載の半導体装置。
  4. 【請求項４】 ソース領域およびドレイン領域に接続す
    る配線が、前記ソース領域およびドレイン領域にそれぞ
    れ隣接する分離絶縁膜表面に延在することを特徴とする
    請求項１ないし請求項３のいずれか一項に記載の半導体
    装置。
  5. 【請求項５】 分離絶縁膜表面に延在する配線に接続す
    るソース領域およびドレイン領域に隣接して前記分離絶
    縁膜下の半導体層に形成され、隣接する前記ソース領域
    およびドレイン領域とそれぞれ同一導電型の不純物を有
    する不純物領域を備えたことを特徴とする請求項４記載
    の半導体装置。
  6. 【請求項６】 シリコン窒化膜が全面に形成されている
    ことを特徴とする請求項１ないし請求項５のいずれか一
    項に記載の半導体装置。
  7. 【請求項７】 ソース領域およびドレイン領域の表面に
    形成された金属シリサイド層をさらに備えたことを特徴
    とする請求項１ないし請求項６のいずれか一項に記載の
    半導体装置。
  8. 【請求項８】 半導体基板表面上に埋込酸化膜を介して
    形成された第１導電型の半導体層を有するＳＯＩ基板
    の、前記半導体層主表面に配設された第１および第２の
    活性領域を取り囲み、その下に前記半導体層の一部が残
    る分離絶縁膜を形成する工程と、 前記第２の活性領域の半導体層主表面に第１導電型の第
    １の不純物領域を形成する工程と、 前記第１の活性領域の半導体層主表面上に、ゲート絶縁
    膜を介して第１のゲート電極を形成する工程と、 前記第１の活性領域の半導体層の前記第１のゲート電極
    と対向する領域を挟んだ主表面に所定の距離を隔てた第
    ２導電型の第１のソース領域およびドレイン領域を形成
    する工程と、 前記第１および第２の活性領域の半導体層および前記分
    離絶縁膜表面上に第１の層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜上にシリコン窒化膜を形成する工
    程と、 前記シリコン窒化膜表面上に第２の層間絶縁膜を形成す
    る工程と、 前記第１および第２の層間絶縁膜および前記シリコン窒
    化膜に、前記第１のソース領域およびドレイン領域およ
    び第１の不純物領域にそれぞれ到達するコンタクトホー
    ルを形成する工程と、 前記コンタクトホールを通って前記第１のソース領域お
    よびドレイン領域および第１の不純物領域にそれぞれ接
    続する配線を形成する工程とを備えた半導体装置の製造
    方法。
  9. 【請求項９】 分離絶縁膜はさらに、半導体層の主表面
    に第１の活性領域に隣接して配設された第３の活性領域
    およびこの第３の活性領域に隣接して配設された第４の
    活性領域を取り囲んで形成され、 前記分離絶縁膜を形成する工程の後で、第１の不純物領
    域を形成する前に、第４の活性領域に第２導電型の第２
    の不純物領域を形成する工程を備え、 前記第３の活性領域の半導体層主表面に第２導電型の第
    ３の不純物領域を形成する工程と、 前記第２不純物領域主表面上に、ゲート絶縁膜を介して
    第２のゲート電極を形成する工程と、 前記第２の不純物領域の前記第２のゲート電極と対向す
    る領域を挟んだ主表面に所定の距離を隔てた第１導電型
    の第２のソース領域およびドレイン領域を形成する工程
    とをさらに備え、 第１の層間絶縁膜、シリコン窒化膜および第２の層間絶
    縁膜は、前記第３および第４の活性領域の半導体層表面
    上にまで延びて形成され、 前記第１および第２の層間絶縁膜および前記シリコン窒
    化膜に、前記第２のソース領域およびドレイン領域およ
    び前記第３の不純物領域にそれぞれ到達するコンタクト
    ホールを形成する工程と、 前記コンタクトホールを通って前記第２のソース領域お
    よびドレイン領域および前記第３の不純物領域にそれぞ
    れ接続する配線を形成する工程とを備えたことを特徴と
    する請求項８記載の半導体装置の製造方法。
  10. 【請求項１０】 コンタクトホールを形成する工程は、
    第２の層間絶縁膜をエッチングする工程と、第１の層間
    絶縁膜を形成する工程とを備えていることを特徴とする
    請求項８または請求項９のいずれか一項に記載の半導体
    装置の製造方法。
  11. 【請求項１１】 ソース領域およびドレイン領域に到達
    するコンタクトホールは、前記ソース領域およびドレイ
    ン領域にそれぞれ隣接する分離絶縁膜表面上に延びて形
    成されていることを特徴とする請求項８ないし請求項１
    ０のいずれか一項に記載の半導体装置。
  12. 【請求項１２】 第２の層間絶縁膜は、シリコン窒化膜
    との選択比が高い物質によってエッチングされ、第１の
    層間絶縁膜は、シリコン窒化膜との選択比が低い物質に
    よってエッチングされることを特徴とする請求項１０ま
    たは請求項１１のいずれか一項に記載の半導体装置の製
    造方法。
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