JPS58124243A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58124243A JPS58124243A JP793382A JP793382A JPS58124243A JP S58124243 A JPS58124243 A JP S58124243A JP 793382 A JP793382 A JP 793382A JP 793382 A JP793382 A JP 793382A JP S58124243 A JPS58124243 A JP S58124243A
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁基板上に形成される半導体装置の製造方法
に関する。
に関する。
発明の技術的背景とその問題点
絶縁基板上に形成される半導体装置は例えばｓｏｓ （
ｓｔ目ｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ ）構造とし
て知られている。
ｓｔ目ｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ ）構造とし
て知られている。
例えばｎチャネルＳＯＳ／ＭＯＳ ）ランジスタは第１
図（、） （ｂ）に示す如き構造を有している。図中１
ハサフアイア基板でアリ、このサファイア基板１上には
フィールド酸化膜２によって電気的に分離されたｐ型巣
結晶シリコン層が形成されている。このシリコン層には
ｎ＋型のソース．ドレイン領域３．４が設けられている
。これらソース，ドレイン領域３，４間の半導体基部５
上にはケ°ート酸化膜６を介してダート電極７が設けら
れている。
図（、） （ｂ）に示す如き構造を有している。図中１
ハサフアイア基板でアリ、このサファイア基板１上には
フィールド酸化膜２によって電気的に分離されたｐ型巣
結晶シリコン層が形成されている。このシリコン層には
ｎ＋型のソース．ドレイン領域３．４が設けられている
。これらソース，ドレイン領域３，４間の半導体基部５
上にはケ°ート酸化膜６を介してダート電極７が設けら
れている。
上述したＳＯＳ／ＭＯＳ トランジスタでは動作時にお
いて半導体基部５が電気的に浮遊状態であるため、その
電位がダート及びｐ−ｎ接合を介してのキヤ・母シタン
ス・カップリングによって変動し、回路特性に悪影響を
及ぼす。
いて半導体基部５が電気的に浮遊状態であるため、その
電位がダート及びｐ−ｎ接合を介してのキヤ・母シタン
ス・カップリングによって変動し、回路特性に悪影響を
及ぼす。
そこで第２図（ａ）〜（、）に示す如き方法によシ半導
体基部の電位を固定することが行われている。
体基部の電位を固定することが行われている。
まず、サファイア基板１１上にｐ型巣結晶シリコン層上
２を形成する。次にこのシリコン層１２上にシリコン窒
化膜パターン１３を形成スル（第２図（ａ）図示）。こ
の際、Ｓ ｉ ５Ｎ４膜ノ母ターン１３とシリコン層１
２との間に酸化膜を設けることもある。次に、露出した
シリコンＮｉ１２ｆエツチングして最初の厚さの半分程
度にまで減少させる（第２図（ｂ）図示）。次に、シリ
コン窒化膜パターン１３の一部を選択的にエツチング除
去する（第２図（ｃ）図示）。次に、酸化性雰囲気中で
熱処理を施すことにょυシリコン層１２を一部エッチン
グ除去した領域ではサファイア基板１１に達する素子分
離のための第１の酸化ｉＪ４’ｉ、シリコン窒化膜パタ
ー７１３（Ｄ一部をエツチング除去した領域ではサファ
イア基板１１に達しない第２の酸化膜１５を夫々形成す
る（第２図（ｄ）図示）。次いで、シリコン窒化膜ｉ４
ターン１３を除去する。つづいて、露出シタシリコン層
１２表面に薄い熱酸化膜を形成し、全面に例えばリンド
ープ多結晶シリコン膜を堆積する。つづいて、この多結
晶シリコン膜をパター 、＝ ンｌ” Ｌ テグート電
極１６を形成し、このダート電極１６をマスクとして前
記熱酸化膜をエツチングしてｙ−ト酸化膜１７を形成す
る。
２を形成する。次にこのシリコン層１２上にシリコン窒
化膜パターン１３を形成スル（第２図（ａ）図示）。こ
の際、Ｓ ｉ ５Ｎ４膜ノ母ターン１３とシリコン層１
２との間に酸化膜を設けることもある。次に、露出した
シリコンＮｉ１２ｆエツチングして最初の厚さの半分程
度にまで減少させる（第２図（ｂ）図示）。次に、シリ
コン窒化膜パターン１３の一部を選択的にエツチング除
去する（第２図（ｃ）図示）。次に、酸化性雰囲気中で
熱処理を施すことにょυシリコン層１２を一部エッチン
グ除去した領域ではサファイア基板１１に達する素子分
離のための第１の酸化ｉＪ４’ｉ、シリコン窒化膜パタ
ー７１３（Ｄ一部をエツチング除去した領域ではサファ
イア基板１１に達しない第２の酸化膜１５を夫々形成す
る（第２図（ｄ）図示）。次いで、シリコン窒化膜ｉ４
ターン１３を除去する。つづいて、露出シタシリコン層
１２表面に薄い熱酸化膜を形成し、全面に例えばリンド
ープ多結晶シリコン膜を堆積する。つづいて、この多結
晶シリコン膜をパター 、＝ ンｌ” Ｌ テグート電
極１６を形成し、このダート電極１６をマスクとして前
記熱酸化膜をエツチングしてｙ−ト酸化膜１７を形成す
る。
つづいて、ｎ型不純物、例えばリンをイオン注入して図
示しないソース、ドレイン領域を形成する。つづいて、
全面にＣＶＤ−８ＩＣ）２膜１８を堆積し、コンタクト
ホール１９・・・を開孔しｉｔ、全面にＡｔ膜を蒸着し
、このＡｔ膜をパターニングしてＡｔ配ｍ２０・・・を
形成してｎチャネル８０８７ＭＯ８）ランジスタを製造
する（第２図（、）図示）。
示しないソース、ドレイン領域を形成する。つづいて、
全面にＣＶＤ−８ＩＣ）２膜１８を堆積し、コンタクト
ホール１９・・・を開孔しｉｔ、全面にＡｔ膜を蒸着し
、このＡｔ膜をパターニングしてＡｔ配ｍ２０・・・を
形成してｎチャネル８０８７ＭＯ８）ランジスタを製造
する（第２図（、）図示）。
以上のような方法で８０８７ＭＯ８）ランジスタのソー
ス、ドレイン領域間の半導体基部２１を配線となる第２
の酸化膜１５下のシリコン層（配線層）２２及び基部取
出し領域２３を通して外部電接に接続することができ、
その電位を固定することができる。
ス、ドレイン領域間の半導体基部２１を配線となる第２
の酸化膜１５下のシリコン層（配線層）２２及び基部取
出し領域２３を通して外部電接に接続することができ、
その電位を固定することができる。
ところで、近年半導体素子の高密度化に伴いサファイア
基板上のシリコン層の厚さは次第に薄くなりつつあＪ）
、０．６μｍ以下の薄いシリコン層を使用する傾向にあ
る。このように薄いシリコン層を使用するようになって
くると、上述した従来方法では酸化性雰囲気中での熱処
理工程で第２の酸化膜１５とサファイア基板１１との間
に配線となるシリコン層２２を残存させることが困難と
なシ、また残存するシリコン層２２は厚さが薄いため、
その抵抗値が高くなるという問題点がある。
基板上のシリコン層の厚さは次第に薄くなりつつあＪ）
、０．６μｍ以下の薄いシリコン層を使用する傾向にあ
る。このように薄いシリコン層を使用するようになって
くると、上述した従来方法では酸化性雰囲気中での熱処
理工程で第２の酸化膜１５とサファイア基板１１との間
に配線となるシリコン層２２を残存させることが困難と
なシ、また残存するシリコン層２２は厚さが薄いため、
その抵抗値が高くなるという問題点がある。
５−
発明の目的
本発明は半導体素子の高密度化に伴って絶縁基板上のシ
リコン層が薄く々る傾向に対応しつつ、半導体基部の浮
遊状態を解消して回路特性全向上した半導体装置の輿造
方法を提供することを目的とするものである。
リコン層が薄く々る傾向に対応しつつ、半導体基部の浮
遊状態を解消して回路特性全向上した半導体装置の輿造
方法を提供することを目的とするものである。
発明の概要
本発明は以下の工程を具備すること全特徴とする。
まず、絶縁基板上にシリコン層を形成した後、このシリ
コン層上に互いに重なるシリコンノ母ターン及び耐酸化
性膜ｉ＋ターンを第１の酸化膜を介して形成する。ここ
に用いる絶縁基板としてはサファイア、スピネル、二酸
化シリコン等の酸化膜、シリコン窒化膜等が挙げられる
。また、シリコンノ平ターンとして用いられるシリコン
は単結晶でも、多結晶でも、非晶質のものでもよい。ま
た耐酸化性膜としてはシリコン窒化膜、Ａｔ２０５膜等
が挙げられる。
コン層上に互いに重なるシリコンノ母ターン及び耐酸化
性膜ｉ＋ターンを第１の酸化膜を介して形成する。ここ
に用いる絶縁基板としてはサファイア、スピネル、二酸
化シリコン等の酸化膜、シリコン窒化膜等が挙げられる
。また、シリコンノ平ターンとして用いられるシリコン
は単結晶でも、多結晶でも、非晶質のものでもよい。ま
た耐酸化性膜としてはシリコン窒化膜、Ａｔ２０５膜等
が挙げられる。
次に、耐酸化性膜パターンの一部を選択的に６−
除去した後、酸化性雰囲気中で熱処理を施すことにより
第１の酸化膜が露出した前記シリコン層領域に前記絶縁
基板に達する第２の酸化膜を、シリコン・母ターンが露
出した領域に少なくとも前記第１の酸化膜に達し、前記
絶縁基板に達しない第３の酸化膜を夫々形成する。
第１の酸化膜が露出した前記シリコン層領域に前記絶縁
基板に達する第２の酸化膜を、シリコン・母ターンが露
出した領域に少なくとも前記第１の酸化膜に達し、前記
絶縁基板に達しない第３の酸化膜を夫々形成する。
第３の酸化膜が形成される領域では、集子分離のための
第２の酸化膜が形成される領域よりも、シリコソノ４’
ターンの厚さだけ酸化されるシリコンの厚さが厚い。こ
のため絶縁基板上のシリコン層の厚さが薄くなっても第
３の酸化膜と絶縁基板との間に充分厚いシリコン層全残
存させることができる。したがって、この残存したシリ
コン層を配線として利用することによって、ソース、ド
レイン領域間の半導体基部の電位を固定でき、回路特性
を向上させることができる。
第２の酸化膜が形成される領域よりも、シリコソノ４’
ターンの厚さだけ酸化されるシリコンの厚さが厚い。こ
のため絶縁基板上のシリコン層の厚さが薄くなっても第
３の酸化膜と絶縁基板との間に充分厚いシリコン層全残
存させることができる。したがって、この残存したシリ
コン層を配線として利用することによって、ソース、ド
レイン領域間の半導体基部の電位を固定でき、回路特性
を向上させることができる。
発明の実施例
本発明ｉｎチャネルＳＯ８／ＭＯ８）ランノスタの装造
に適用した一実施例を第３図（、）〜（ｆ）、第４図及
び第５図を参照して説明する。
に適用した一実施例を第３図（、）〜（ｆ）、第４図及
び第５図を参照して説明する。
まず、サファイア基板３１上に厚さ４０００Ｘのｐ型巣
結晶シリコン層表面をエピタキシャル成長させた。次に
、このシリコン層３２上に厚さ５００Ｘの第１の酸化膜
３３、厚さ３ｏｏｏＸの多結晶シリコン層３４及び厚さ
２０００Ｘのシリコン窒化膜３５を順次形成した（第３
図（、）図示）。
結晶シリコン層表面をエピタキシャル成長させた。次に
、このシリコン層３２上に厚さ５００Ｘの第１の酸化膜
３３、厚さ３ｏｏｏＸの多結晶シリコン層３４及び厚さ
２０００Ｘのシリコン窒化膜３５を順次形成した（第３
図（、）図示）。
次いで、写真蝕刻法によシ前記シリコン窒化膜３５及び
多結晶シリコン層３４の一部を選択的に順次除去して、
シリコン窒化膜ｉ＋ターン３６及び多結晶シリコンノｆ
ターン３７全形成し、第１の酸化膜３３の一部全露出さ
せた（・第３図６）図示）。
多結晶シリコン層３４の一部を選択的に順次除去して、
シリコン窒化膜ｉ＋ターン３６及び多結晶シリコンノｆ
ターン３７全形成し、第１の酸化膜３３の一部全露出さ
せた（・第３図６）図示）。
次いで、写真蝕刻法によシ前記シリコン窒化膜ツクター
ン３６の一部を選択的に除去して、多結晶シリコンノ＋
ターン３７の一部を露出させた（第３図（ｃ）図示）。
ン３６の一部を選択的に除去して、多結晶シリコンノ＋
ターン３７の一部を露出させた（第３図（ｃ）図示）。
次いで、酸化性雰囲気中で熱処理を施した。
この際、第１の酸化膜３３が露出した前記シリコン層３
２領域に前記サファイア基板３１に達する第２の酸化膜
３８が、多結晶シリコン・母ターン３７が霧出した領域
に少なくとも前記第１の酸化膜３３に達し、サファイア
基板３ノには達しない第３の酸化膜３９が夫々形成され
た。
２領域に前記サファイア基板３１に達する第２の酸化膜
３８が、多結晶シリコン・母ターン３７が霧出した領域
に少なくとも前記第１の酸化膜３３に達し、サファイア
基板３ノには達しない第３の酸化膜３９が夫々形成され
た。
この時、第３の酸化膜３９下のシリコン層３２にはｐ型
不純物、例えばボロンがイオン注入してあシ、配線とな
る低抵抗のｐ型不純物層４゜も形成される。（第３図（
ｄ）図示） 次いで、シリコン窒化膜パターン３６、多結晶シリコン
パターン３７及び第１の酸化膜３３を順次除去した後、
露出したシリコン層表面に薄い熱酸化膜を形成した。つ
づいて、全面に例えばリンドープ多結晶シリコン膜を堆
積し、この多結晶シリコン膜をノｆターニングしてダー
ト電極４１を形成した。つづいて、ｆ−）電極４１をマ
スクとして前記熱酸化膜をエツチングＬテｙ−）酸化膜
４２を形成した。この際、ケ一９− ト電極４ノが形成されるシリコン層領域以外の第２の酸
化膜３８と第３の酸化膜３９間の熱酸化膜も除去され、
同酸化膜３８．３９間のシリコン層３２領域が露出した
（第３図（、）図示）。
不純物、例えばボロンがイオン注入してあシ、配線とな
る低抵抗のｐ型不純物層４゜も形成される。（第３図（
ｄ）図示） 次いで、シリコン窒化膜パターン３６、多結晶シリコン
パターン３７及び第１の酸化膜３３を順次除去した後、
露出したシリコン層表面に薄い熱酸化膜を形成した。つ
づいて、全面に例えばリンドープ多結晶シリコン膜を堆
積し、この多結晶シリコン膜をノｆターニングしてダー
ト電極４１を形成した。つづいて、ｆ−）電極４１をマ
スクとして前記熱酸化膜をエツチングＬテｙ−）酸化膜
４２を形成した。この際、ケ一９− ト電極４ノが形成されるシリコン層領域以外の第２の酸
化膜３８と第３の酸化膜３９間の熱酸化膜も除去され、
同酸化膜３８．３９間のシリコン層３２領域が露出した
（第３図（、）図示）。
次いで、素子形成領域以外にホトレジストノやターン全
被覆し、このホトレジスト／’ｅｆｉ−：／及び前記ダ
ート電極４１をマスクとしてｎ型不純物、例えばリンを
イオン注入して？型のソース、トレインＩＡ域４３ ＃
４４及びソース、ドレイン領域間の半導体基部４５を
形成した。つづいて、第２の酸化膜３８と第３の酸化膜
３９間のシリコン層３２領域以外にホトレジストパター
ンを被覆してｐ型不純物、例えばがロンをイオン注入し
てｐ型の基部取出し領域４６を形成した。
被覆し、このホトレジスト／’ｅｆｉ−：／及び前記ダ
ート電極４１をマスクとしてｎ型不純物、例えばリンを
イオン注入して？型のソース、トレインＩＡ域４３ ＃
４４及びソース、ドレイン領域間の半導体基部４５を
形成した。つづいて、第２の酸化膜３８と第３の酸化膜
３９間のシリコン層３２領域以外にホトレジストパター
ンを被覆してｐ型不純物、例えばがロンをイオン注入し
てｐ型の基部取出し領域４６を形成した。
つづいて、全面にＣＶＤ−８１０２膜４７を堆積し、コ
ンタクトホール４８を開孔した後、全面にＡｔ膜を蒸着
し、このＡｔ膜ｆノ４ターニングしてダート電極４ノの
）１配線４９及び基部取出し領域４６のＡｔ配融５０を
形成し、ｎチャネルＳｏＳ／１０− ＭＯＳ ）ランジスタを製造した（第３図（ｆ）、第４
図及び第５図図示）。なお、第４図は第３図（ｆ）の平
面図、第５図は第４図のｖ−■線に沿う断面図でおる。
ンタクトホール４８を開孔した後、全面にＡｔ膜を蒸着
し、このＡｔ膜ｆノ４ターニングしてダート電極４ノの
）１配線４９及び基部取出し領域４６のＡｔ配融５０を
形成し、ｎチャネルＳｏＳ／１０− ＭＯＳ ）ランジスタを製造した（第３図（ｆ）、第４
図及び第５図図示）。なお、第４図は第３図（ｆ）の平
面図、第５図は第４図のｖ−■線に沿う断面図でおる。
しかして、上記方法によればサファイア基板３１上に設
けられるシリコン層３２の厚さが４０００１と非常に薄
いにもかかわらず、第３の酸化膜３９とサファイア基板
３１との間に配線となる充分厚いｐ＋型不純物層４０を
残存させることができる。このため、ｐ＋型不純物層４
０及び基部取出し領域４６を通して、ソース、ドレイン
領域４３９４４間の半導体基部４５を低抵抗で外部に取
出すことができ、その電位を固定することができるので
回路特性を向上させることができた。しかも、配線とな
るｐ型不純物層４０上の第３の酸化膜３９は厚いので、
この上の配線とシリコン層との間の浮遊容゛緻は小さく
なり伝搬速度等の回路特性が悪化することはない。
けられるシリコン層３２の厚さが４０００１と非常に薄
いにもかかわらず、第３の酸化膜３９とサファイア基板
３１との間に配線となる充分厚いｐ＋型不純物層４０を
残存させることができる。このため、ｐ＋型不純物層４
０及び基部取出し領域４６を通して、ソース、ドレイン
領域４３９４４間の半導体基部４５を低抵抗で外部に取
出すことができ、その電位を固定することができるので
回路特性を向上させることができた。しかも、配線とな
るｐ型不純物層４０上の第３の酸化膜３９は厚いので、
この上の配線とシリコン層との間の浮遊容゛緻は小さく
なり伝搬速度等の回路特性が悪化することはない。
なお、本発明は上記実施例の如（ＳＯ８構造の半導体装
置に限らず、三次元回路菓子の如く５ＩＯ２膜上のシリ
コン層に半導体素子を形成する場合にも同様に適用でき
る。
置に限らず、三次元回路菓子の如く５ＩＯ２膜上のシリ
コン層に半導体素子を形成する場合にも同様に適用でき
る。
発明の効果
本発明によれば半導体素子の高密度化に伴って絶縁基板
上のシリコン層が薄くなる傾向に対応しつつ、半導体基
部の浮遊状態を解消して回路特性を向上した半導体装置
の製造方法を提供できるものである。
上のシリコン層が薄くなる傾向に対応しつつ、半導体基
部の浮遊状態を解消して回路特性を向上した半導体装置
の製造方法を提供できるものである。
第１図（１）は従来の８０８７ＭＯ８）ランジスタの平
面図、１町図（ｂ）は同図（、）のＢ−Ｂ線に沿う断面
図、第２図（ａ）〜（、）は従来の半導体基部の電位を
固定した８０Ｓ／ＭＯ８）ランジスタの製造方法を工程
順に示す断面図、第３図（ａ）〜（ｆ）は本発明の実施
例における５Ｏ８４０８トランゾスタの製造方法を工程
順に示す断面図、第４図は第３図（ｆ）の平面図、第５
図は第４図の■−■線に沿うｌｆｒ面図である。 ３１・・・サファイア基板、３２・・・ｐ型シリコン層
、３３・・・第１の酸化膜、３６・・・シリコン窒化膜
パターン、３７・・・多結晶シリコンパターン、３８・
・・第２の酸化膜、３９・・・第３の酸化膜、４０・・
・ｐ 型不純物層（配線）、４１・・・ダート電極、４
２・・・ゲート酸化膜、４．９ 、４４・・・ソース。 ドレイン領域、４５・・・半導体基部、４６・・・基部
取出し領域、４７・・・ＣＶＤ −Ｓ ｔ Ｏ２膜、４
８・・・コンタクトホール、４９．５０・・・Ａｔ配線
。 出願人代理人 弁理士 鈴 江 武 彦１３− 第１図 第３図 ４）４１Ｊ４ｔ） 第４図 第５図
面図、１町図（ｂ）は同図（、）のＢ−Ｂ線に沿う断面
図、第２図（ａ）〜（、）は従来の半導体基部の電位を
固定した８０Ｓ／ＭＯ８）ランジスタの製造方法を工程
順に示す断面図、第３図（ａ）〜（ｆ）は本発明の実施
例における５Ｏ８４０８トランゾスタの製造方法を工程
順に示す断面図、第４図は第３図（ｆ）の平面図、第５
図は第４図の■−■線に沿うｌｆｒ面図である。 ３１・・・サファイア基板、３２・・・ｐ型シリコン層
、３３・・・第１の酸化膜、３６・・・シリコン窒化膜
パターン、３７・・・多結晶シリコンパターン、３８・
・・第２の酸化膜、３９・・・第３の酸化膜、４０・・
・ｐ 型不純物層（配線）、４１・・・ダート電極、４
２・・・ゲート酸化膜、４．９ 、４４・・・ソース。 ドレイン領域、４５・・・半導体基部、４６・・・基部
取出し領域、４７・・・ＣＶＤ −Ｓ ｔ Ｏ２膜、４
８・・・コンタクトホール、４９．５０・・・Ａｔ配線
。 出願人代理人 弁理士 鈴 江 武 彦１３− 第１図 第３図 ４）４１Ｊ４ｔ） 第４図 第５図
Claims (1)
- 絶縁基板上にシリコン層を形成する工程と、該シリコン
層上に互いに重なるシリコンパターン及び耐酸化性膜−
やターンを第１の酸化膜を介して形成する工程と、該耐
酸化性膜パターンの一部を選択的に除去する工程と、酸
化性雰囲気中で熱処理を施すことにより第１の酸化膜が
露出した前記シリコン層領域に前記絶縁基板に達する第
２の酸化膜を、シリコンパターンが霧出した領域に少な
くとも前記第１の酸化膜に達し、前記絶縁基板に達しな
い第３の酸化膜を夫々形成する工程とを具備したことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP793382A JPS58124243A (ja) | 1982-01-21 | 1982-01-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP793382A JPS58124243A (ja) | 1982-01-21 | 1982-01-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58124243A true JPS58124243A (ja) | 1983-07-23 |
Family
ID=11679312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP793382A Pending JPS58124243A (ja) | 1982-01-21 | 1982-01-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58124243A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6134978A (ja) * | 1984-07-26 | 1986-02-19 | Hitachi Ltd | 半導体装置 |
| JPS61144875A (ja) * | 1984-12-18 | 1986-07-02 | Mitsubishi Electric Corp | Ｍｏｓ集積回路 |
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-
1982
- 1982-01-21 JP JP793382A patent/JPS58124243A/ja active Pending
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