JPS62118569A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62118569A JPS62118569A JP60258943A JP25894385A JPS62118569A JP S62118569 A JPS62118569 A JP S62118569A JP 60258943 A JP60258943 A JP 60258943A JP 25894385 A JP25894385 A JP 25894385A JP S62118569 A JPS62118569 A JP S62118569A
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- JP
- Japan
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- polycrystalline silicon
- oxide film
- silicon layer
- film
- silicide
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高抵抗体を有する半導体装置の製造方２ 心・
法に関するものである。
従来の技術
スタティック型ランダムアクセスメモリ（ＳＲＡＭ）で
は、メモリセルを高抵抗体とＭＯＳトラ／ジスタ４個を
用いて構成することが多い。インバータの負荷に高抵抗
体、駆動用にＭＯＳトランジスタを用いて構成し、２個
のインバータを交差結合して、フリップフロップ回路を
形成し、そお。
は、メモリセルを高抵抗体とＭＯＳトラ／ジスタ４個を
用いて構成することが多い。インバータの負荷に高抵抗
体、駆動用にＭＯＳトランジスタを用いて構成し、２個
のインバータを交差結合して、フリップフロップ回路を
形成し、そお。
それの出力にトランスファゲートとしてＭＯＳトランジ
スタを使用したメモルセルが一般的である。
スタを使用したメモルセルが一般的である。
このメモルセルは通常２層の多結晶シリコン層を使用し
ており、第１層目の多結晶シリコン層は、ＭＯＳ）ラン
ジスタのゲート材料およびワード線等の配線材料として
使用するため不純物を拡散して低抵抗化している。第２
層目の多結晶シリコン層は、インバータの負荷となる高
抵抗体に使用している。
ており、第１層目の多結晶シリコン層は、ＭＯＳ）ラン
ジスタのゲート材料およびワード線等の配線材料として
使用するため不純物を拡散して低抵抗化している。第２
層目の多結晶シリコン層は、インバータの負荷となる高
抵抗体に使用している。
発明が解決しようとする問題点
ＳＲＡＭのメモリセルを２層多結晶シリコンで実現する
場合、少なくとも、第２層目の多結晶シ３ ペーノ リコンと拡散層もしくは第１層目の多結晶シリコンとの
コンタクトが必要となってくる。これによってコンタク
トに対する合せズレなどのマージンが必要なため、メモ
リセルのサイズが大きくなる要因となる。
場合、少なくとも、第２層目の多結晶シ３ ペーノ リコンと拡散層もしくは第１層目の多結晶シリコンとの
コンタクトが必要となってくる。これによってコンタク
トに対する合せズレなどのマージンが必要なため、メモ
リセルのサイズが大きくなる要因となる。
−また、多層構造にすることによって段差が大きくなり
、アルミニウムなどの金属配線の断線の原因となるため
平担化が必要となってくる。
、アルミニウムなどの金属配線の断線の原因となるため
平担化が必要となってくる。
微細化、高密度化が進むにつれてコンタクトに」：るマ
ージンがセルサイズの縮少をはばむとともに断面構造で
の段差が大きいほど微細パターンを実現するのが困難に
なってきている。
ージンがセルサイズの縮少をはばむとともに断面構造で
の段差が大きいほど微細パターンを実現するのが困難に
なってきている。
本発明は高抵抗体を有する半導体装置において、従来は
２層の多結晶シリコンを用いていたが、これを１層の多
結晶シリコンもしくはポリサイドを用いて低抵抗体と高
抵抗体を実現するものである。
２層の多結晶シリコンを用いていたが、これを１層の多
結晶シリコンもしくはポリサイドを用いて低抵抗体と高
抵抗体を実現するものである。
問題点を解決するための手段
本発明は多結晶シリコン層を堆積して後に、高抵抗体を
形成すべき領域に十分に厚い酸化膜を形成して多結晶シ
リコン層の不純物の侵入を防ぎ、しかるのちに、シリサ
イド膜を堆積し、十分に厚い酸化膜−にのシリサイド膜
と多結晶シリコン層上のシリサイド膜が分離さ君、ゲー
ト電極ならびに配線の低抵抗化およびパターン形成し、
不要な部分の多結晶シリコン層もしくはシリサイド膜を
選択的にエツチングすることにより、一層構造で低抵抗
領域と高Ｊ［（抗頭域を選択的に形成するものである。
形成すべき領域に十分に厚い酸化膜を形成して多結晶シ
リコン層の不純物の侵入を防ぎ、しかるのちに、シリサ
イド膜を堆積し、十分に厚い酸化膜−にのシリサイド膜
と多結晶シリコン層上のシリサイド膜が分離さ君、ゲー
ト電極ならびに配線の低抵抗化およびパターン形成し、
不要な部分の多結晶シリコン層もしくはシリサイド膜を
選択的にエツチングすることにより、一層構造で低抵抗
領域と高Ｊ［（抗頭域を選択的に形成するものである。
作 用
本発明は上記の方法により、１層の多結晶シリコン層で
、低抵抗領域と高抵抗領域を形成でき、かつ低抵抗領域
と高抵抗領域のコンタクトが不要であり、表面の段差が
少ないために金属配線層の微細化あるいり；１：多層化
が容易におこなえる。
、低抵抗領域と高抵抗領域を形成でき、かつ低抵抗領域
と高抵抗領域のコンタクトが不要であり、表面の段差が
少ないために金属配線層の微細化あるいり；１：多層化
が容易におこなえる。
実施例
第１図に本発明により作成さｒした半導体装置の一実施
例を示す。第１図において、１に１：半導体基板、２は
フィールド酸イ旧漠、３はゲート酸化膜、４は低抵抗の
多結晶シリコン層、５−：酸化膜、６は高抵抗の多結晶
シリコン層、７はシリサイド膜、５ベーノ′ ８は層間絶縁膜である。
例を示す。第１図において、１に１：半導体基板、２は
フィールド酸イ旧漠、３はゲート酸化膜、４は低抵抗の
多結晶シリコン層、５−：酸化膜、６は高抵抗の多結晶
シリコン層、７はシリサイド膜、５ベーノ′ ８は層間絶縁膜である。
第２図は第１図の断面構造を形成する上での工程を示し
ている。第２図のａにおいて、半導体基板１の表面にゲ
ート酸化膜３を成長させて、半導体基板１と逆導電型の
不純物を拡散する領域を除いて、フィールド酸化膜２を
形成する。そして、多結晶シリコン層４をゲート酸化膜
３およびフィールド酸化膜２の上に２０００人程度堆積
させて、さらに、厚い酸化膜１５を８ｏｏｏ人程度堆積
させる。
ている。第２図のａにおいて、半導体基板１の表面にゲ
ート酸化膜３を成長させて、半導体基板１と逆導電型の
不純物を拡散する領域を除いて、フィールド酸化膜２を
形成する。そして、多結晶シリコン層４をゲート酸化膜
３およびフィールド酸化膜２の上に２０００人程度堆積
させて、さらに、厚い酸化膜１５を８ｏｏｏ人程度堆積
させる。
第２図のｂにおいて、酸化膜５の」二にレジスト塗布し
、高抵抗体を形成する領域のレジスト９を残してパター
ンの形成をおこなう。この後、レジスト９をマスクにし
て、酸化膜６のエツチングをおこなって後にレジスト９
を除去する。
、高抵抗体を形成する領域のレジスト９を残してパター
ンの形成をおこなう。この後、レジスト９をマスクにし
て、酸化膜６のエツチングをおこなって後にレジスト９
を除去する。
第２図のＣにおいて、高抵抗体を形成する領域の酸化膜
５の上に、シリサイド膜７を１０００〜２０００人堆積
させる。
５の上に、シリサイド膜７を１０００〜２０００人堆積
させる。
この時、酸化膜６の側面は断差が太きいために、薄いシ
リサイド膜７ではカバーされないので酸化６ペー、／ 膜５の−に面のシリサイド膜と、多結晶シリコン４上の
シリサイド膜とＣ１、断線状態となっている。次にシリ
サイド膜７の十からリンイオンのイオン注入等によって
、低抵抗の多結晶シリコン層を形成する。ただし、酸化
膜５の直下の多結晶シリコン層については、酸化膜５に
より不純物の侵入を防いでいるため高抵抗を維持してい
る。
リサイド膜７ではカバーされないので酸化６ペー、／ 膜５の−に面のシリサイド膜と、多結晶シリコン４上の
シリサイド膜とＣ１、断線状態となっている。次にシリ
サイド膜７の十からリンイオンのイオン注入等によって
、低抵抗の多結晶シリコン層を形成する。ただし、酸化
膜５の直下の多結晶シリコン層については、酸化膜５に
より不純物の侵入を防いでいるため高抵抗を維持してい
る。
第２図のｄにおいて、ゲート電極および配線等のパター
ンを形成するために、レジストを塗布して必要な部分の
レジスト１０を残す。
ンを形成するために、レジストを塗布して必要な部分の
レジスト１０を残す。
第２図のｅにおいて、不要な部分のシリサイド膜および
多結晶シリコン層をエツチングしてレジスト１０を除去
している。
多結晶シリコン層をエツチングしてレジスト１０を除去
している。
こ九によって、１層の多結晶シリコンとシリケイトを用
いて、高抵抗部分と低抵抗部分を１層の多結晶シリコン
上に形成できる。
いて、高抵抗部分と低抵抗部分を１層の多結晶シリコン
上に形成できる。
発明の効果
本発明によれば、一層の多結晶シリコンで高抵抗領域と
低抵抗領域を構成することができ段差の少ない断面構造
となるため微細パターンの形成に７ ヘーン 有効となる。特にＳＲＡＭのメモリセルに本発明を適用
させ才土は高抵抗領域とゲート領域のコンタクトが不要
となりメモリセルの小型化に非常に有効である。
低抵抗領域を構成することができ段差の少ない断面構造
となるため微細パターンの形成に７ ヘーン 有効となる。特にＳＲＡＭのメモリセルに本発明を適用
させ才土は高抵抗領域とゲート領域のコンタクトが不要
となりメモリセルの小型化に非常に有効である。
第１図は本発明方法により形成した半導体装置の断面図
に第２図ａ−ｅは本発明による半導体装置の製造方法を
示す工程図である。 １・・ 半導体基板、２・・・ フィールド酸化膜、３
・・・・ゲート酸化膜、４ ・・・多結晶シリコン層（
低抵抗化さ扛た領域）５・・・酸化膜、６ ・・・多結
晶シリコン層（高抵抗化さ扛た領域）、７・・・・シリ
サイド膜、８ ・・・層間絶縁膜、９，１０・・・・レ
ジスト。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１−
１４！ト嶽沫 ４−−−々Ｇ晶シＩｉゴン（（イ氏琢塙２６−−− １
ｉで１４乙膿 針−−ヤ葦シｉ−シリ１’４Ｃ高オム５よ【〕〕７−−
−ンソ７ｆム゛３ 莢−９讐趙拝ｑ！
に第２図ａ−ｅは本発明による半導体装置の製造方法を
示す工程図である。 １・・ 半導体基板、２・・・ フィールド酸化膜、３
・・・・ゲート酸化膜、４ ・・・多結晶シリコン層（
低抵抗化さ扛た領域）５・・・酸化膜、６ ・・・多結
晶シリコン層（高抵抗化さ扛た領域）、７・・・・シリ
サイド膜、８ ・・・層間絶縁膜、９，１０・・・・レ
ジスト。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１−
１４！ト嶽沫 ４−−−々Ｇ晶シＩｉゴン（（イ氏琢塙２６−−− １
ｉで１４乙膿 針−−ヤ葦シｉ−シリ１’４Ｃ高オム５よ【〕〕７−−
−ンソ７ｆム゛３ 莢−９讐趙拝ｑ！
Claims (1)
- 半導体基板内に選択的に拡散領域を形成して、ゲート酸
化膜およびフィールド酸化膜を介して多結晶シリコン層
を堆積し、この多結晶シリコン層のうち高抵抗体を形成
する領域上に酸化膜を形成し、この酸化膜および前記多
結晶シリコン層の上にシリサイド膜を堆積し、かつ前記
酸化膜により、前記多結晶シリコン層の上のシリサイド
膜と酸化膜上のシリサイド膜を分離して、前記多結晶シ
リコン層の低抵抗化をはかり、ゲート電極および配線領
域を形成するために、前記酸化膜上のシリサイド膜およ
び不要な部分の多結晶シリコン層およびシリサイド膜を
除去するようにした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60258943A JPS62118569A (ja) | 1985-11-19 | 1985-11-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60258943A JPS62118569A (ja) | 1985-11-19 | 1985-11-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62118569A true JPS62118569A (ja) | 1987-05-29 |
Family
ID=17327189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60258943A Pending JPS62118569A (ja) | 1985-11-19 | 1985-11-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62118569A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH028054U (ja) * | 1988-06-30 | 1990-01-18 | ||
| US5397729A (en) * | 1992-06-15 | 1995-03-14 | Asahi Kasei Microsystems Co., Ltd. | Method for fabrication of semiconductor device having polycrystalline silicon and metal silicides |
-
1985
- 1985-11-19 JP JP60258943A patent/JPS62118569A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH028054U (ja) * | 1988-06-30 | 1990-01-18 | ||
| US5397729A (en) * | 1992-06-15 | 1995-03-14 | Asahi Kasei Microsystems Co., Ltd. | Method for fabrication of semiconductor device having polycrystalline silicon and metal silicides |
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