JPS6120370A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、ＭＯＳ型半導体装置にかかり、特にゲート電
極に多結晶シリコンやその金属シリサイドを用いたＭＯ
Ｓ型電界効果半導体装置に関するものである。

近年、ＭＯＳ型半導体装置の高集積化には著しい進歩が
あり、リングラフィ技術、エツチング加工技術線太いに
力を発揮している。そして、ゲート・チャネル長を決定
するため、多結晶シリコンをゲート電極として用い自己
整合的にソース・ドレインを形成する技術は広く知られ
ている。このように自己整合的にトランジスタのソース
・ドレインを形成するＫｔｉ、先ずゲート電極の材料と
なるものを加工しなければならない。この加工性が集積
度を決定し、トランジスタの崎性を決めるものとなる。

このゲート電極を加工する時、材料となる物質膜を成長
して、ホト・レジストｌ（（ＰＲ膜）を露光し、バター
ニングして、所定の箇所に残し、それをマスクにして、
物質をエツチングして、ゲート電極をバターニングする
のであね、その時に精度というのが問題となる。

精度は、設計値に対する出来上り寸法の差が小さければ
小さい程、精度が向上していると言われる。

近年、多結晶シリコン・ゲート電極を用いるＭＯＳｆｉ
半導体装置に於ては、ゲート電極幅（チャネル長）が約
１μｍ程度になって来ているし、さらＫはサブ・ミクロ
ンの領域まで進もうとしている。このような時期に精度
向上のために、ドライ・エツチング（リアクティブ・イ
オン・エツチング：ＲＩＢ）技術が向上し、この領域の
精度が可能となり、集積回路は超ＶＬＳ　Ｉ　　時代だ
と言われている。

〔従来技術〕

このように近年の加工技術のドライ・エツチング技術は
大いに進歩して来たのであるが、ドライ・エツチングに
於ても、完全ではないζ思われる。

それは、エツチング条件（汲置、ガス種、ガス流量比）
を選択して、最適化を図るけれども、エツチングされる
物質の量に依存しても、エツチング状態が変化する事が
わかって来た。このようにエツチングされる物質の量は
、デバイスを設計する事に依存するためそれぞれのデバ
イスに依って最適化が必要になって来ている。

従来の方法に依る設計の例を第１図に示す。第１図（ａ
）は、設計例の平面図であり、（ｂｌは平面図中のＡ人
′線での断面図を示すものであり、これらの従来例をも
って説明する。この第１図は多結晶シリコン・ゲート電
界効果トランジスタの集積回路装置の一部を示している
。

ある導電型のシリコン基板１に、通常のフィールド絶縁
膜を選択的に形成する方法で、厚膜のシリコン酸化膜を
設はフィールド絶縁膜２を構成し、この絶縁膜のない領
域３がトランジスタの活性化領域となる。そして、ゲー
ト絶縁膜４の上にゲート電極として多結晶シリコン５と
フィールド絶縁膜２の上に多結晶シリコンの配＠６があ
る。この多結晶シリコンは前もって不純物（例えばリン
など）を高濃度に含ませておいて、抵抗を出来るだけ低
くするようにしておく。そして、その後、ソース°ドレ
イン形成のための高濃度の拡散やイオン注入法に依って
、ソース・ドレイン７　、８ヲ形成する。これは基板１
の不純物と逆導電屋不純物を用いて行なう。浅くて短チ
ヤネル化を図るためＫは、イオン注入法を採用するのが
普通である。

次に絶縁膜９としてＣＶＤ法に依るＰＥＧ（リンガラス
）などを成長させて、金属配線と接続するために、多結
晶シリコン５とのコンタクト孔１０とソース・ドレイン
７．８とのコンタクト孔１１゜１２を開孔して、金属配
線１３（ゲート電極）、ソース電極１４、ドレイン電極
１５を施こしている。

このようＫして構成された従来のＭＯＳ型電界効果トラ
ンジスタは、活性化領域３とフィールド領域２とに分離
され、その上に多結晶シリコンという電極材料をパター
ニングして、電極５や配線６を形成し、コンタクト孔を
ソース・ドレイン拡散層７，８とゲート電極５に対して
、採って金属配線を施こしている。そこで、多結晶シリ
コンのパターニングの時、設計が第１図（ａ）の平面図
のような配置になっているので、多結晶シリコンのパタ
ーン５と６の間隔が大きく開いているのが判る。

これは、ソース・ドレイン拡散層と金属配線（多結晶シ
リコンの上層）とのコンタクト孔１１゜１２を設けるた
め、この領域を設けなければならない。多結晶シリコン
の相互配線間隔を広く採って設計しなければ、この領域
を施こす事が出来ないのである。

このような構成にした場合の多結晶シリコンの加工時に
於て、ドライ・エツチング技術で最適化を図ろうとする
と、設計値と出来上り寸法に大きな差が生じて精度が損
われてしまう。すなわち、ドライ・エツチングの際、エ
ツチングされる物質、すカわち多結晶シリコンの量が集
積密度の度合いに依って、場所に依存して変化し、その
近傍のエツチング状況に変化を与えて、精度にバラツキ
を生じてしまうという現象がある。多結晶シリコンの間
隔がまちまちで、そのデバイスの素子密度や配線密度に
依って、エツチングのされ方が違って来るのである。こ
のような不都合は、ゲート電極幅が１μｍやそれ以下（
サブ・ミクロン）のものに於ては、バラツキが致命的に
なる度合が大きくなると予想される。

〔発明の目的〕

本発明は、ゲート電極が１μｍやそれ以下のサブミクロ
ン時代に於いて、ゲート電極材料を加工し、精度良く得
られるために、設計に工夫を行ない、エツチング物質の
量が一定になるようＫしたものであり、精度の向上した
ゲート電極を得て、特性の均一なトランジスタをチップ
上に構成した半導体装置を提供するものである。

本発明は、ゲート電極物質の材料を加工する際、ゲート
電極材のパターンの間隔をどの部分を採っても一定間隔
にする事に依って、エツチングされる量を一定にするよ
うに設計するのである。この一定間隔は、リソグラフィ
ーに於ての最小値を用いると効果は大きいが、一定であ
れば、精度はどの部分でも同様に期待されるはずである
。

ゲート電極は、本来精度が向上していなければ特性が不
安定になり、品質面や性能面に不具合があるのは当然で
ある。このような不具合は、ゲート電極の加工でのバラ
ツキが大きな要因となっている。このバラツキを生じて
いるのが、ドライ・エツチング加工技術に於て、エツチ
ングされる物質の量である事が指摘されている。このエ
ツチングされる物質の量を一定量にしてやる事が精度を
均一化し、バラツキを小さくするφである。そこで本発
明はこの一定量のエツチング物質にするように設計に於
て工夫を行なったものである。微小パターンになれはな
る程、エツチング物質量依存性が大きく影響して来る。

〔発明の構成〕

本発明の特徴は、−半導体基板内にその基板と逆導電型
の不純物でソース及びドレイン拡散層がある絶縁ゲート
電界効果ＭＯＳ半導体装置に於て、同一材料、同一層で
形成されたゲート電極や配線を有し、少なくとも対象と
なる領域に於て、等間隔でパターンが配置設計されてお
り、周囲や内部領域に前記ゲート電極や配線を同一材料
で囲むようにパターンが前記等間隔で配置設計されてい
る半導体装置にある。

〔実施例〕

その設計としての本発明の工夫を実施例をもって説明す
る。その実施例として設計デバイスの平面図を第２図＋
８）に、構造断面図（平面図中ＢＢ’線に於ける断面図
）を第２図［ｂ）に示し、この両者を合わせて説明する
。

ある導電型のシリコン基板２１に、前記と同じ通常の方
法で、絶縁膜フィールド領域２２とトランジスタの活性
化領域２３に分離され、ゲート絶縁膜２４があり、この
ゲート絶縁膜をエツチング除去した領域２５．２６があ
り、この部分でゲート電極材料のソース・ドレイン電極
とソース・ドレインを直接・接続する。この領域２５．
２６は通常ベリード・コンタクト（ｂｕｒｉｅｄ　　ｃ
ｏｎｔａｃｔ　）と呼ばれている。次に多結晶シリコン
を成長し、金属シリサイドＲｊＩ２７を形成し、（これ
は、多結晶シリコンをバターニングしてからシリサイド
化してもよいし、多結晶シリコンを成長してからシリサ
イド化し、バターニングしてもよい）電極や配線となる
べき、多結晶シリコンとシリサイド層の重層部を形成す
る。この時、ゲート電極部２８゜ソース電極２９．ドレ
イン３０．配線３１．そして本発明の趣旨としての構成
部の多結晶シリコンとシリサイド層の重層部３２．３３
がある。その後、ソース・ドレインの不純物として基板
２１と逆導電型の不純物をイオン注入法に依って、注入
し、ソース３４、ドレイン３５を形成する。層間絶縁膜
３６を形成し、この時の表面を平坦化する。

この平坦化には層間絶縁膜を厚く成長して、ＲＩＥで全
面をある程度エツチング除去し、凸部をエツチングして
、平坦化し、次に絶縁膜を再成長する方法が採用出来る
。その後、コンタクト孔３７゜３８．３９を開孔し、金
属配線４０．４１．４２を施こして、本発明の半導体装
置は成立している。

本発明の半導体装置は、電極や配線材料となる多結晶シ
リコンがどの部分も一定の間隔をもってバターニングさ
れている事を％黴としてお炒、電極や配線部の多結晶７
リコンのパターン部の周囲に、ある一定の間隔をおいて
、別の多結晶７リコンのパターンが存在している事を特
徴としている。

すなわち、電極や配線が等間隔で配置されており、それ
は電気的に意味があるものであるが、それらの配線やゲ
ート電極を等間隔で囲むようにして、多結晶シリコンの
パターンを配置するのである。

また、ソース・ドレイン拡散層からは、必ず多結晶シリ
コン電極で引き出されコンタクト孔を介して、上層の金
属配線に接続されている。この時、引き出し配線電極多
結晶シリコン２９．３０とゲート電極多結晶シリコン２
８とは、制限である一定間隔罠なっている。従って、こ
の間隔の中に、ベリード・コンタクト２５．２６が目合
せ・マージンを見込んで、設けられていなければならな
い。

この目合せ精度は技術の進歩に依って非常に小さく抑え
る事が出来るようになった。

本発明に於て、ゲート電極にシリサイド層を用いている
が、これはＴｉ　、　Ｗ　、　Ｍｏ等のりフラクトリイ
・メタル（耐熱性金属）のシリサイド化で可能であり、
多結晶シリコンだけでも本質的には構成出来るが、ソー
ス・ドレインの拡散層の抵抗が大きくなるのを防止し、
低抵抗ゲート電極、低抵抗ソース・ドレイン電極を形成
する事にある。

〔本発明の効果〕

本発明の半導体装置は、ゲート電極材料のパターンで構
成する電極や配線が他の電気的には分離された同材料の
パターンで、どの部分に於ても同一距離の間隔を置いて
設計され、周囲を等間隔で囲まれている事を％徴として
いる。配線の幅を任意に採り、間隔を等しくする事も可
能であり、この趣旨で内部の配線設計が出来る。

電極や配線を必ず等間隔であるように配置し、それで余
った領域とその周囲に５等間隔に多結晶シリコンのパタ
ーンを配置するのである。パターンの幅に任意に選択し
てよいが、パターンの間隔をどの部分をみても等間隔に
するのである。このようにする事に依って、どの部分の
間隔も一定の間隔が開いているためドライ・エツチング
の際には、どの部分も一定均一のエツチング状況と々っ
て、多結晶シリコンのエツチング精度が向上するもので
ある。

多結晶シリコンでソース・ドレインから引き出すために
、従来のような拡散層で直接コンタクトを採る事がなく
、浅い接合に対してのアロイ・スパイクに依るコンタク
ト不要などは発生する事がない。浅い接合を形成出来る
ために短チヤネル化が進み、さらにＶＬ８Ｉへ発展する
事が出来る。

必ず多結晶シリコンの間隔は等間隔であるため、層間絶
縁膜を成長させ、平坦化する事が出来、上層の金属配線
の加工精度も向上するし、断線不良などは発生しない。

またコンタクト孔紘必ず多結晶シリコンに対してのみ開
孔するので、膜厚が一定であり、多結晶シリコンのパタ
ーンの間には、平坦化されているため、絶縁膜が厚く着
いていて、多結晶シリコンの上に着く膜厚より大である
、したがって、多結晶シリコン上の膜厚の方が薄く、一
定であるので、コンタクト開孔には、問題がなく、前記
したような平坦化が可能となる。

金属配線に於ても、本発明の趣旨を適用して、配線を等
間隔にして周囲を囲むように設計すれば精度が向上し、
エツチング九対する形状も安定化する。従って、この趣
旨を利用して、バターニング方法に全体的に応用する事
が出来るのである。

また、フィールド絶縁膜を形成する際、基板に溝を掘り
、絶縁物を埋め込んで、平坦化する方法も知られている
が、この方法を採用すれば、本発明の効果はさらに向上
し、多結晶シリコンを完全に平坦化する事が出来る。

本実施例では、単一基板を用いて論じたが、基板内に逆
導電型の不純物ウェルを形成する相補型半導体装置に於
ても同様に利用が出来る事は言うまでもない。

最後に、本発明の趣旨は、ゲート電極材料のパターニン
グに対しての設計的配慮であり、シリサイド等を用いて
低抵抗ゲート電極にすれば、この本発明の効果をよ妙良
く発揮出来るのである。また等間隔にする事の趣旨は精
度の向上にあり、精度を必要としなければ、それより広
くしておいてもよいが、主要なゲート電極には少なくと
も、間隔を小さくして、周囲にゲート電極と同じ材料の
パターン（幅は問わない）を配置する努力は必要である
。この努力に対しても、本発明の趣旨は生きており、周
囲を囲んでエツチングの状況を精度を考慮して行なうも
のであるから。

【図面の簡単な説明】 第１図（ａ）は従来例を示す平面図であり、第１図（ｂ
）は第１図（ａ）を切断線Ａ　−Ａ’で切断し矢印の方
向を視た断面図である。第２図（ａ）は本発明の半導体
装置の実施例を示す平面図であり、第２図（ｂ）は第２
図［ａ）を切断線Ｂ−Ｂ’で切断し矢印の方向を視た断
面図である。 尚、■において、 １．２１・・・・・・半導体基板、２，２２・・・・・
・フィールド絶縁膜、３，２３・・・・・・トランジス
タの活性化領域、４，２４・・・・・・ゲート絶縁膜、
５，６，２８゜２９．３０．３１．３２．３３・・・・
・・多結晶シリコン、７，８，３４．３５・・・・・・
トランジスタのソース及びドレイン拡散層、２７・・・
・・・シリサイド層、９．３６・・・・・・層間絶縁膜
、１０，１１．１２゜３７．３８．３９・・・・・・コ
ンタクト孔、１３　、１４゜１５．４０，４１．４２・
・・・・・金属配線、２５゜２６・・・・・・多結晶シ
リコン配線と拡散層を直接接続するためにエツチングす
る領域。 り、′マり′＼ 代理人　弁理士　　内　原　　　”（，７゛（ジ第１図 第２図

Claims (1)

【特許請求の範囲】
1. 一半導体基板内にその基板と逆導電型の不純物でソース
   及びドレイン拡散層がある絶縁ゲート電界効果ＭＯＳ半
   導体装置に於て、同一材料、同一層で形成されたゲート
   電極および配線を有し、少なくとも対象となる領域に於
   て、等間隔でパターンが配置設計されており、周囲や内
   部領域に前記ゲート電極や配線を同一材料囲むようにパ
   ターンが前記等間隔で配置されている事を特徴とする半
   導体装置。