JPH0582661A - 自己整合型コンタクト構成体及びその製造方法 - Google Patents
自己整合型コンタクト構成体及びその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 84
- 238000000034 method Methods 0.000 claims abstract description 49
- 229920005591 polysilicon Polymers 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000003870 refractory metal Substances 0.000 claims abstract description 7
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 22
- 238000000151 deposition Methods 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 13
- 229910021332 silicide Inorganic materials 0.000 claims description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 46
- 229910052721 tungsten Inorganic materials 0.000 abstract description 46
- 239000010937 tungsten Substances 0.000 abstract description 46
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
- 239000010703 silicon Substances 0.000 abstract description 7
- 238000005516 engineering process Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 125
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 230000008021 deposition Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 150000003657 tungsten Chemical class 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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Abstract
(57)【要約】 （修正有）
【目的】 下側の導電層への相互接続体及びコンタクト
を製造する方法及びその結果得られる構成体に関する。 【構成】 多結晶シリコン層１８を付着させ且つパター
ン形成して一つのレベルの相互接続体を画定する。下位
の導電層１０へのコンタクト開口２４を画定し且つパタ
ーン形成する。タングステンなどの耐火性金属２６を装
置上に選択的に付着形成し、従って、それは、相互接続
リード内の多結晶シリコン及びコンタクト開口内に露出
されている下位の導電層のシリコンと接着する。これ
は、低抵抗の相互接続及び下側に存在する層に対する良
好な金属コンタクトを与える。二つ又はそれ以上の多結
晶シリコン相互接続層の間及び例えば基板などのような
下側に存在する導電層において共用型コンタクトをこの
技術を使用して容易に形成することが可能である。
を製造する方法及びその結果得られる構成体に関する。 【構成】 多結晶シリコン層１８を付着させ且つパター
ン形成して一つのレベルの相互接続体を画定する。下位
の導電層１０へのコンタクト開口２４を画定し且つパタ
ーン形成する。タングステンなどの耐火性金属２６を装
置上に選択的に付着形成し、従って、それは、相互接続
リード内の多結晶シリコン及びコンタクト開口内に露出
されている下位の導電層のシリコンと接着する。これ
は、低抵抗の相互接続及び下側に存在する層に対する良
好な金属コンタクトを与える。二つ又はそれ以上の多結
晶シリコン相互接続層の間及び例えば基板などのような
下側に存在する導電層において共用型コンタクトをこの
技術を使用して容易に形成することが可能である。
Description
【０００１】
【産業上の利用分野】本発明は、大略、半導体集積回路
に関するものであって、更に詳細には、下側の導電層へ
の相互接続体及びコンタクトを製造する方法及びその結
果得られる構成体に関するものである。
に関するものであって、更に詳細には、下側の導電層へ
の相互接続体及びコンタクトを製造する方法及びその結
果得られる構成体に関するものである。
【０００２】
【従来の技術】半導体集積回路構成体の寸法を縮小する
場合に、コンタクトパターン及び相互接続のアライメン
ト即ち整合に関して厳しい制限に遭遇する。コンタクト
パターンに関し相互接続リードパターンが不整合である
と、実際のコンタクト区域が著しく減少される場合があ
り、そのことは、コンタクト抵抗を著しく増大させる。
発生することのある不整合を補償するために、相互接続
ラインの寸法は、典型的に、コンタクト位置において拡
大されており、最大の不整合の場合であってもコンタク
ト開口と完全なオーバーラップを確保している。このこ
とは、回路上の装置密度を減少させている。
場合に、コンタクトパターン及び相互接続のアライメン
ト即ち整合に関して厳しい制限に遭遇する。コンタクト
パターンに関し相互接続リードパターンが不整合である
と、実際のコンタクト区域が著しく減少される場合があ
り、そのことは、コンタクト抵抗を著しく増大させる。
発生することのある不整合を補償するために、相互接続
ラインの寸法は、典型的に、コンタクト位置において拡
大されており、最大の不整合の場合であってもコンタク
ト開口と完全なオーバーラップを確保している。このこ
とは、回路上の装置密度を減少させている。
【０００３】多結晶シリコンは、相互接続の下位レベル
に対して典型的に使用される。多結晶シリコンは、爾後
の高温処理ステップ期間中に比較的安定であり、且つ下
側に存在する層に対して良好に接着する。しかしなが
ら、多結晶シリコンを使用することはある欠点を有して
いる。たとえ不純物で高度にドープされていたとして
も、多結晶シリコンの固有抵抗は、通常、導電性相互接
続層として有用なものとしてはその値が高すぎる。この
問題は、通常、多結晶シリコン上に耐火性金属シリサイ
ド層を形成することにより解消されている。このシリサ
イド層は、比較的低い固有抵抗を有しており、且つ相互
接続層を介しての電流の流れに対する主要な経路となっ
ている。
に対して典型的に使用される。多結晶シリコンは、爾後
の高温処理ステップ期間中に比較的安定であり、且つ下
側に存在する層に対して良好に接着する。しかしなが
ら、多結晶シリコンを使用することはある欠点を有して
いる。たとえ不純物で高度にドープされていたとして
も、多結晶シリコンの固有抵抗は、通常、導電性相互接
続層として有用なものとしてはその値が高すぎる。この
問題は、通常、多結晶シリコン上に耐火性金属シリサイ
ド層を形成することにより解消されている。このシリサ
イド層は、比較的低い固有抵抗を有しており、且つ相互
接続層を介しての電流の流れに対する主要な経路となっ
ている。
【０００４】相互接続抵抗は多結晶シリコン相互接続体
のシリサイド化により減少されているが、相互接続信号
リードを画定する場合にシリサイド層と下側に存在する
多結晶シリコンとの両方をエッチングする条件のために
処理上の複雑性が増加されている。この様な二つの層の
エッチングは、通常、例えば多結晶シリコンなどの単一
の層のタイプをエッチングする場合よりも一層困難であ
る。
のシリサイド化により減少されているが、相互接続信号
リードを画定する場合にシリサイド層と下側に存在する
多結晶シリコンとの両方をエッチングする条件のために
処理上の複雑性が増加されている。この様な二つの層の
エッチングは、通常、例えば多結晶シリコンなどの単一
の層のタイプをエッチングする場合よりも一層困難であ
る。
【０００５】相互接続シリサイド化に対する標準的なア
プローチにおける別の問題点は、相互接続層とその下側
に存在する基板又は下位相互接続層との間の実際のコン
タクト即ち接触が、上位相互接続層における多結晶シリ
コンによってのみなされるという点である。従って、多
結晶シリコンの固有抵抗が該コンタクトの抵抗値を増加
させる。更に、上側の多結晶シリコン層が付着形成され
る前に、コンタクト開口の底部における露出されたシリ
コン上に酸化物の薄い層が成長する傾向となる。コンタ
クト内に直接的に金属が付着形成される場合には、金属
と酸素との再結合がコンタクト抵抗を最小とさせる傾向
となる。コンタクト内の金属の付着形成の場合と異な
り、上側の多結晶シリコン層の付着形成はこの薄い酸化
物層を除去する傾向とはならない。従って、コンタクト
抵抗は、相互接続層の残存部分により発生される抵抗値
よりも一層高くなる傾向となる。
プローチにおける別の問題点は、相互接続層とその下側
に存在する基板又は下位相互接続層との間の実際のコン
タクト即ち接触が、上位相互接続層における多結晶シリ
コンによってのみなされるという点である。従って、多
結晶シリコンの固有抵抗が該コンタクトの抵抗値を増加
させる。更に、上側の多結晶シリコン層が付着形成され
る前に、コンタクト開口の底部における露出されたシリ
コン上に酸化物の薄い層が成長する傾向となる。コンタ
クト内に直接的に金属が付着形成される場合には、金属
と酸素との再結合がコンタクト抵抗を最小とさせる傾向
となる。コンタクト内の金属の付着形成の場合と異な
り、上側の多結晶シリコン層の付着形成はこの薄い酸化
物層を除去する傾向とはならない。従って、コンタクト
抵抗は、相互接続層の残存部分により発生される抵抗値
よりも一層高くなる傾向となる。
【０００６】コンタクト上に多結晶シリコンを付着形成
する場合に考慮せねばならない別の問題は、二つの導電
層の導電型が同一でない場合には、整流性ＰＮ接合が形
成されるということである。ある場合には、この接合は
有害なものではないが、ほとんどの場合において、真の
オーミックコンタクトが要求される。ＣＭＯＳ回路にお
いては、単一の相互接続リードがＰ型及びＮ型基板の両
方に対してコンタクトをせねばならず、整流性の接合が
形成されないことを確保するために付加的な対策が講じ
られねばならない。例えば、相互接続層をＰ型不純物及
びＮ型不純物の両方でドーピングすることであり、適宜
の導電型を適宜のコンタクト近傍に位置させ、且つ相互
接続層全体を金属シリサイド層で被着させることであ
る。このことは、相互接続層内にのみ形成される接合を
シリサイド層により短絡させるが、製造プロセス内に付
加的な複雑性及びマスクステップを導入させることとな
る。従って、上述した如き種々の問題に対処することの
可能な集積回路構成体及び製造技術を提供することが所
望されている。相互接続抵抗を最小とし、コンタクト抵
抗及びアライメント（整合）に対する配慮を最小とする
ことの可能な構成及び方法を提供することが所望されて
いる。
する場合に考慮せねばならない別の問題は、二つの導電
層の導電型が同一でない場合には、整流性ＰＮ接合が形
成されるということである。ある場合には、この接合は
有害なものではないが、ほとんどの場合において、真の
オーミックコンタクトが要求される。ＣＭＯＳ回路にお
いては、単一の相互接続リードがＰ型及びＮ型基板の両
方に対してコンタクトをせねばならず、整流性の接合が
形成されないことを確保するために付加的な対策が講じ
られねばならない。例えば、相互接続層をＰ型不純物及
びＮ型不純物の両方でドーピングすることであり、適宜
の導電型を適宜のコンタクト近傍に位置させ、且つ相互
接続層全体を金属シリサイド層で被着させることであ
る。このことは、相互接続層内にのみ形成される接合を
シリサイド層により短絡させるが、製造プロセス内に付
加的な複雑性及びマスクステップを導入させることとな
る。従って、上述した如き種々の問題に対処することの
可能な集積回路構成体及び製造技術を提供することが所
望されている。相互接続抵抗を最小とし、コンタクト抵
抗及びアライメント（整合）に対する配慮を最小とする
ことの可能な構成及び方法を提供することが所望されて
いる。
【０００７】
【発明が解決しようとする課題】本発明の目的とすると
ころは、半導体集積回路上にコンタクト及び相互接続ラ
インを形成するための方法及びその結果得られる構成体
を提供することである。本発明の別の目的とするところ
は、良好な品質でありコンタクト抵抗が低く且つ相互接
続抵抗が低い方法及び構成体を提供することである。本
発明の更に別の目的とするところは、完全に自己整合型
であり且つコンタクトのオーバーラップ条件を最小とし
た方法及び構成体を提供することである。
ころは、半導体集積回路上にコンタクト及び相互接続ラ
インを形成するための方法及びその結果得られる構成体
を提供することである。本発明の別の目的とするところ
は、良好な品質でありコンタクト抵抗が低く且つ相互接
続抵抗が低い方法及び構成体を提供することである。本
発明の更に別の目的とするところは、完全に自己整合型
であり且つコンタクトのオーバーラップ条件を最小とし
た方法及び構成体を提供することである。
【０００８】
【課題を解決するための手段】本発明によれば、多結晶
シリコン層が付着形成され且つパターン形成されて一つ
のレベルの相互接続体を画定する。次いで、下位の導電
層へのコンタクト開口を画定し且つパターン形成する。
例えばタングステンなどのような耐火性金属を本装置上
に選択的に付着形成させ、従ってそれは相互接続リード
内の多結晶シリコン及びコンタクト開口内に露出されて
いる下位の導電層のシリコンへ付着する。このことは、
低固有抵抗の相互接続体及び下側に存在する層に対する
良好な金属コンタクトを与える。二つ又はそれ以上の多
結晶シリコン相互接続層及び例えば基板などのような下
側に存在する導電層との間の共用型コンタクトが本技術
を使用して容易に形成することが可能である。
シリコン層が付着形成され且つパターン形成されて一つ
のレベルの相互接続体を画定する。次いで、下位の導電
層へのコンタクト開口を画定し且つパターン形成する。
例えばタングステンなどのような耐火性金属を本装置上
に選択的に付着形成させ、従ってそれは相互接続リード
内の多結晶シリコン及びコンタクト開口内に露出されて
いる下位の導電層のシリコンへ付着する。このことは、
低固有抵抗の相互接続体及び下側に存在する層に対する
良好な金属コンタクトを与える。二つ又はそれ以上の多
結晶シリコン相互接続層及び例えば基板などのような下
側に存在する導電層との間の共用型コンタクトが本技術
を使用して容易に形成することが可能である。
【０００９】
【実施例】以下に説明する処理ステップ及び構成体は、
集積回路を製造するための完全な処理の流れを形成する
ものではない。本発明は、現在当該技術分野において使
用されている集積回路製造技術に関連して実施すること
が可能なものであり、且つ本発明をよりよく理解するた
めに必要な範囲で共通して実施される処理ステップにつ
いてのみ説明を行なう。製造過程中における集積回路の
部分の断面を表わす添付の図面は寸法通りには図示して
おらず、本発明の重要な特徴をよりよく理解可能なよう
に適宜縮尺を代えて図示してある。
集積回路を製造するための完全な処理の流れを形成する
ものではない。本発明は、現在当該技術分野において使
用されている集積回路製造技術に関連して実施すること
が可能なものであり、且つ本発明をよりよく理解するた
めに必要な範囲で共通して実施される処理ステップにつ
いてのみ説明を行なう。製造過程中における集積回路の
部分の断面を表わす添付の図面は寸法通りには図示して
おらず、本発明の重要な特徴をよりよく理解可能なよう
に適宜縮尺を代えて図示してある。
【００１０】図１を参照すると、基板１０が二つのフィ
ールド酸化物領域１２，１４の間に存在して画定されて
いるアクティブ即ち活性区域を有している。活性区域１
０は、好適には、公知の技術に基づいてＰ型又はＮ型不
純物でドーピングされている。チップの表面上には、好
適には、約１５０乃至２００Åの深さにゲート酸化物層
１６が成長形成されている。フィールド酸化物領域１
２，１４はゲート酸化物層１６よりもかなり厚さが厚い
ので、ゲート酸化物層１６の成長期間中にフィールド酸
化物領域１２，１４上に酸化物が成長することはないか
又はほとんどない。
ールド酸化物領域１２，１４の間に存在して画定されて
いるアクティブ即ち活性区域を有している。活性区域１
０は、好適には、公知の技術に基づいてＰ型又はＮ型不
純物でドーピングされている。チップの表面上には、好
適には、約１５０乃至２００Åの深さにゲート酸化物層
１６が成長形成されている。フィールド酸化物領域１
２，１４はゲート酸化物層１６よりもかなり厚さが厚い
ので、ゲート酸化物層１６の成長期間中にフィールド酸
化物領域１２，１４上に酸化物が成長することはないか
又はほとんどない。
【００１１】次いで、チップ上に多結晶シリコン層１８
を付着形成し且つＰ型又はＮ型の何れかの不純物でドー
ピングを行なってその導電度を改善させる。次いで、標
準的なホトリソグラフィ技術を使用して多結晶シリコン
層１８をパターン形成し、且つエッチングを行なって、
信号リードの相互接続層を形成する。集積回路の一部と
して電界効果トランジスタが形成される場合には、多結
晶シリコンの第一層は、典型的に、当該技術において公
知の如く、ゲート電極を形成するために使用される。図
１乃至図３に示した回路の部分は、コンタクト領域のみ
であり、この様なゲート電極は装置のどこか他の箇所に
形成される。次いで、装置の表面上にホトレジスト層２
０を付着形成する。
を付着形成し且つＰ型又はＮ型の何れかの不純物でドー
ピングを行なってその導電度を改善させる。次いで、標
準的なホトリソグラフィ技術を使用して多結晶シリコン
層１８をパターン形成し、且つエッチングを行なって、
信号リードの相互接続層を形成する。集積回路の一部と
して電界効果トランジスタが形成される場合には、多結
晶シリコンの第一層は、典型的に、当該技術において公
知の如く、ゲート電極を形成するために使用される。図
１乃至図３に示した回路の部分は、コンタクト領域のみ
であり、この様なゲート電極は装置のどこか他の箇所に
形成される。次いで、装置の表面上にホトレジスト層２
０を付着形成する。
【００１２】図２を参照すると、ホトリソグラフィ技術
を使用してレジスト層２０をパターン形成し開口２２を
画定する。次いで、シリコン上の酸化物に対して選択性
のある化学物質を使用して、ゲート酸化物層１６をエッ
チングする。これにより、下側の活性領域１０に達する
コンタクト開口２４が形成される。酸化物層１６は、多
結晶シリコン層１８の部分によって被着されていない開
口２２内の全ての領域から除去される。開口２２を画定
するために使用されるマスクのアライメント即ち整合
は、多結晶シリコン相互接続リード１８の少なくとも一
部が露出されている限り、臨界的なものではない。
を使用してレジスト層２０をパターン形成し開口２２を
画定する。次いで、シリコン上の酸化物に対して選択性
のある化学物質を使用して、ゲート酸化物層１６をエッ
チングする。これにより、下側の活性領域１０に達する
コンタクト開口２４が形成される。酸化物層１６は、多
結晶シリコン層１８の部分によって被着されていない開
口２２内の全ての領域から除去される。開口２２を画定
するために使用されるマスクのアライメント即ち整合
は、多結晶シリコン相互接続リード１８の少なくとも一
部が露出されている限り、臨界的なものではない。
【００１３】図３を参照すると、ホトレジスト２０が除
去され、且つ集積回路上にタングステン層２６が形成さ
れている。タングステン層２６は、二酸化シリコン上の
付着に優先してエピタキシャル及び多結晶シリコン上及
びそれ自身の上に選択的に付着することを確保する条件
下で付着形成される。この技術は、しばしば、タングス
テンの選択的付着と呼称され、且つこの様な付着を実施
するための種々の技術が当該技術分野においては公知で
ある。集積回路上にタングステンを選択的に付着形成さ
せる好適な技術に関する説明は、例えば、Ｍ． Ｌ．
Ｇｒｅｅｎ及びＲ． Ａ． Ｌｅｖｙ共著「タングステ
ンの選択的低圧ＣＶＤ膜の構造（Ｓｔｒｕｃｔｕｒｅ
ｏｆ Ｓｅｌｅｃｔｉｖｅ Ｌｏｗ Ｐｒｅｓｓｕｒｅ
Ｃｈｅｍｉｃａｌｌｙ Ｖａｐｏｒ−Ｄｅｐｏｓｉｔ
ｅｄ Ｆｉｌｍｓ ｏｆ Ｔｕｎｇｓｔｅｎ）」、ジャ
ーナル・エレクトロケミカル・ソサエーティ、１９８５
年５月、１２４３頁に見出だすことが可能である。
去され、且つ集積回路上にタングステン層２６が形成さ
れている。タングステン層２６は、二酸化シリコン上の
付着に優先してエピタキシャル及び多結晶シリコン上及
びそれ自身の上に選択的に付着することを確保する条件
下で付着形成される。この技術は、しばしば、タングス
テンの選択的付着と呼称され、且つこの様な付着を実施
するための種々の技術が当該技術分野においては公知で
ある。集積回路上にタングステンを選択的に付着形成さ
せる好適な技術に関する説明は、例えば、Ｍ． Ｌ．
Ｇｒｅｅｎ及びＲ． Ａ． Ｌｅｖｙ共著「タングステ
ンの選択的低圧ＣＶＤ膜の構造（Ｓｔｒｕｃｔｕｒｅ
ｏｆ Ｓｅｌｅｃｔｉｖｅ Ｌｏｗ Ｐｒｅｓｓｕｒｅ
Ｃｈｅｍｉｃａｌｌｙ Ｖａｐｏｒ−Ｄｅｐｏｓｉｔ
ｅｄ Ｆｉｌｍｓ ｏｆ Ｔｕｎｇｓｔｅｎ）」、ジャ
ーナル・エレクトロケミカル・ソサエーティ、１９８５
年５月、１２４３頁に見出だすことが可能である。
【００１４】当該技術分野において公知の如く、この様
な選択的付着技術は、タングステンを、二酸化シリコン
に優先して、多結晶シリコン、シリサイド化した多結晶
シリコン、及びエピタキシャルシリコンへ付着させる。
タングステンは、酸化物又は窒化物層上に付着されるこ
とはない。従って、図３に示した如く、タングステン層
２６は酸化物領域１６又は１４上に付着形成されること
はない。タングステン層２６は、例えば、開口２４など
のような露出されたコンタクト開口内及び以前に画定さ
れた多結晶シリコン相互接続層１８の上部及び側部上に
のみ形成される。
な選択的付着技術は、タングステンを、二酸化シリコン
に優先して、多結晶シリコン、シリサイド化した多結晶
シリコン、及びエピタキシャルシリコンへ付着させる。
タングステンは、酸化物又は窒化物層上に付着されるこ
とはない。従って、図３に示した如く、タングステン層
２６は酸化物領域１６又は１４上に付着形成されること
はない。タングステン層２６は、例えば、開口２４など
のような露出されたコンタクト開口内及び以前に画定さ
れた多結晶シリコン相互接続層１８の上部及び側部上に
のみ形成される。
【００１５】好適なＣＶＤ技術によるタングステン層２
６の付着形成は、多結晶シリコンステップ即ち段差２８
上において良好なステップカバレッジ即ち段差被覆を確
保する。物理的蒸着（ＰＶＤ）技術を使用することが可
能であるが、その場合のステップカバレッジはより劣っ
たものである。タングステン以外の導電性物質も、それ
らが導電性シリコン上に選択的に付着形成させることが
可能であり且つ酸化物又は窒化物層に付着することがな
い限り、使用することが可能である。現在のところ、タ
ングステンの選択的付着に対する処理は比較的よく知ら
れており且つ制御することが可能であるので、層２６に
対してはタングステンを使用することが望ましい。
６の付着形成は、多結晶シリコンステップ即ち段差２８
上において良好なステップカバレッジ即ち段差被覆を確
保する。物理的蒸着（ＰＶＤ）技術を使用することが可
能であるが、その場合のステップカバレッジはより劣っ
たものである。タングステン以外の導電性物質も、それ
らが導電性シリコン上に選択的に付着形成させることが
可能であり且つ酸化物又は窒化物層に付着することがな
い限り、使用することが可能である。現在のところ、タ
ングステンの選択的付着に対する処理は比較的よく知ら
れており且つ制御することが可能であるので、層２６に
対してはタングステンを使用することが望ましい。
【００１６】図３に示した如く、タングステン層２６を
付着形成させた場合に、さらなるパターニングが必要と
されることはない。従って、以前に画定された多結晶シ
リコンリード上にのみ高い導電度の金属相互接続体が形
成され、且つ基板の活性領域１０に対して良好な金属性
の低抵抗のコンタクトが形成される。所望により、画定
された多結晶シリコン相互接続体１８と接触しているタ
ングステン２６をタングステンシリサイドへ変換させる
ために後に熱処理サイクルを使用することが可能であ
る。これらの熱ステップは、更に、コンタクト開口２４
内のタングステン層２６の部分をシリサイドへ変換させ
る傾向となる。タングステン層２６がシリサイドへ変換
されるか否かに拘らず、高品質で固有抵抗が低い相互接
続レベル及びコンタクトが形成される。
付着形成させた場合に、さらなるパターニングが必要と
されることはない。従って、以前に画定された多結晶シ
リコンリード上にのみ高い導電度の金属相互接続体が形
成され、且つ基板の活性領域１０に対して良好な金属性
の低抵抗のコンタクトが形成される。所望により、画定
された多結晶シリコン相互接続体１８と接触しているタ
ングステン２６をタングステンシリサイドへ変換させる
ために後に熱処理サイクルを使用することが可能であ
る。これらの熱ステップは、更に、コンタクト開口２４
内のタングステン層２６の部分をシリサイドへ変換させ
る傾向となる。タングステン層２６がシリサイドへ変換
されるか否かに拘らず、高品質で固有抵抗が低い相互接
続レベル及びコンタクトが形成される。
【００１７】図４を参照すると、本発明の別の実施例が
示されており、この場合は、集積回路における共用型コ
ンタクトを示している。本明細書においては、共用型コ
ンタクトという用語は、例えば基板内の活性領域などの
ような下側に存在する導電性構成体を単一の位置におい
て二つ又はそれ以上の相互接続層と接続する単一の導電
性構成体のことを意味している。図４に示した如く、活
性領域１０、フィールド酸化物領域１２，１４、ゲート
酸化物層１６が図１に関連して説明した如くに形成され
ている。上述した如くに多結晶シリコン相互接続層１８
が付着形成され且つパターン形成される。多結晶シリコ
ン層１８は、図１に関して説明した如く、単にドーピン
グを行なってその導電度を改善することが可能であり、
又は、それを当該技術分野において公知の如くシリサイ
ド化させることにより一層導電性の高い相互接続層を形
成することが可能である。
示されており、この場合は、集積回路における共用型コ
ンタクトを示している。本明細書においては、共用型コ
ンタクトという用語は、例えば基板内の活性領域などの
ような下側に存在する導電性構成体を単一の位置におい
て二つ又はそれ以上の相互接続層と接続する単一の導電
性構成体のことを意味している。図４に示した如く、活
性領域１０、フィールド酸化物領域１２，１４、ゲート
酸化物層１６が図１に関連して説明した如くに形成され
ている。上述した如くに多結晶シリコン相互接続層１８
が付着形成され且つパターン形成される。多結晶シリコ
ン層１８は、図１に関して説明した如く、単にドーピン
グを行なってその導電度を改善することが可能であり、
又は、それを当該技術分野において公知の如くシリサイ
ド化させることにより一層導電性の高い相互接続層を形
成することが可能である。
【００１８】次いで、レベル間絶縁層３０を、好適に
は、ＣＶＤ技術を使用して、チップの表面上に付着形成
させる。共用型コンタクトが基板内の活性区域１０に対
して形成される場合には、第一レベル間絶縁層３０は、
典型的に、比較的厚さが薄く、通常、約１０００Åの厚
さ以下である。次いで、多結晶シリコンの第二層３２を
絶縁層３０上に付着形成し且つパターン形成して第二レ
ベルの多結晶シリコン相互接続層を形成する。
は、ＣＶＤ技術を使用して、チップの表面上に付着形成
させる。共用型コンタクトが基板内の活性区域１０に対
して形成される場合には、第一レベル間絶縁層３０は、
典型的に、比較的厚さが薄く、通常、約１０００Åの厚
さ以下である。次いで、多結晶シリコンの第二層３２を
絶縁層３０上に付着形成し且つパターン形成して第二レ
ベルの多結晶シリコン相互接続層を形成する。
【００１９】図５を参照すると、ホトレジスト層３４を
付着形成し且つパターン形成して開口３６を画定する。
第一レベルの相互接続層１８及び第二レベルの相互接続
層３２の一部を露出させるために開口３６は寸法が大き
なものとすべきである。次いで、ホトレジスト層３４を
マスクとして使用して、レベル間絶縁層３０及びゲート
酸化物層１６をエッチングして開口３８を画定する。開
口３８は、ホトレジスト領域３４又は多結晶シリコン相
互接続領域１８，３２の一つの何れかの下側にない全て
の区域を包含している。従来公知の如く反応性イオンエ
ッチ又はウェット化学エッチを使用して酸化物層３０，
１６を除去することが可能である。ウェットエッチが使
用される場合には、側壁ステップ即ち段差部２８及び４
０の下側の酸化物層１６，３０にある程度のアンダーカ
ットが発生する。この様なアンダーカット領域（不図
示）が存在することは、共用型コンタクトの製造及び動
作に特に認知すべき影響を与えるものではない。
付着形成し且つパターン形成して開口３６を画定する。
第一レベルの相互接続層１８及び第二レベルの相互接続
層３２の一部を露出させるために開口３６は寸法が大き
なものとすべきである。次いで、ホトレジスト層３４を
マスクとして使用して、レベル間絶縁層３０及びゲート
酸化物層１６をエッチングして開口３８を画定する。開
口３８は、ホトレジスト領域３４又は多結晶シリコン相
互接続領域１８，３２の一つの何れかの下側にない全て
の区域を包含している。従来公知の如く反応性イオンエ
ッチ又はウェット化学エッチを使用して酸化物層３０，
１６を除去することが可能である。ウェットエッチが使
用される場合には、側壁ステップ即ち段差部２８及び４
０の下側の酸化物層１６，３０にある程度のアンダーカ
ットが発生する。この様なアンダーカット領域（不図
示）が存在することは、共用型コンタクトの製造及び動
作に特に認知すべき影響を与えるものではない。
【００２０】図６を参照すると、レジスト３４が除去さ
れており、且つ前述した如く、装置上に選択的にタング
ステン層４２が成長形成されている。このタングステン
は、第一レベルの相互接続層１８の露出部分及び相互接
続層３２の全ての上に形成される。それは、開口３８内
において露出されている活性領域１０上及び側壁領域２
８，４０上に形成される。レベル間絶縁層３０は非常に
厚いものではないので、タングステンは第二相互接続レ
ベルの側壁領域４０に沿って完全なステップ即ち段差部
を形成する。例えば１０，０００Å以上の厚さを持った
非常に厚い絶縁層が使用される場合には、非常に厚いタ
ングステン層のみがこの様なステップ即ち段差部上に完
全な電気的相互接続部を形成することが可能である。タ
ングステンは約１５００Åの厚さに付着形成させること
が好適であるので、側壁領域２８及び４０を横断して完
全なステップ即ち段差部を形成することが可能であるこ
とで十分である。
れており、且つ前述した如く、装置上に選択的にタング
ステン層４２が成長形成されている。このタングステン
は、第一レベルの相互接続層１８の露出部分及び相互接
続層３２の全ての上に形成される。それは、開口３８内
において露出されている活性領域１０上及び側壁領域２
８，４０上に形成される。レベル間絶縁層３０は非常に
厚いものではないので、タングステンは第二相互接続レ
ベルの側壁領域４０に沿って完全なステップ即ち段差部
を形成する。例えば１０，０００Å以上の厚さを持った
非常に厚い絶縁層が使用される場合には、非常に厚いタ
ングステン層のみがこの様なステップ即ち段差部上に完
全な電気的相互接続部を形成することが可能である。タ
ングステンは約１５００Åの厚さに付着形成させること
が好適であるので、側壁領域２８及び４０を横断して完
全なステップ即ち段差部を形成することが可能であるこ
とで十分である。
【００２１】図４乃至図６において、第二相互接続層３
２が第一相互接続層１８から共用型コンタクトの反対側
上に延在して示されている。しかしながら、回路のレイ
アウト条件により、第二相互接続層が共用型コンタクト
において第一相互接続層の直上に存在される場合があ
る。図６において、第二相互接続層３２が相互接続層１
８の上方に存在すべくパターン形成された場合にはこの
状態が発生する。その結果得られる構成は、図６に示し
たものと類似しており、タングステン層４２が開口３８
の左側において付加的なステップアップ即ち段差を完成
させる。
２が第一相互接続層１８から共用型コンタクトの反対側
上に延在して示されている。しかしながら、回路のレイ
アウト条件により、第二相互接続層が共用型コンタクト
において第一相互接続層の直上に存在される場合があ
る。図６において、第二相互接続層３２が相互接続層１
８の上方に存在すべくパターン形成された場合にはこの
状態が発生する。その結果得られる構成は、図６に示し
たものと類似しており、タングステン層４２が開口３８
の左側において付加的なステップアップ即ち段差を完成
させる。
【００２２】図７及び図８は、コンタクトにおいてのみ
選択的タングステン付着を与える別の技術を示してい
る。この技術を使用して、相互接続層は、好適には、公
知の原理に基づいてシリサイド化される。図７は、図２
に示した処理ステップを完了した後においてこの技術を
適用する場合を示している。開口２４が形成されると、
ホトレジスト２０が除去され且つレベル間（層間）絶縁
層４４が装置の表面上に形成される。次いで、層４４は
ホトリソグラフィ技術によりパターン形成されて開口４
６を画定し、且つタングステンコンタクト領域４８が上
述した如くに付着形成される。開口４６が画定されて相
互接続層１８の一部を露出させ、従って多結晶シリコン
層１８と開口２４内の活性領域１０との間に良好な導電
性コンタクトが形成される。
選択的タングステン付着を与える別の技術を示してい
る。この技術を使用して、相互接続層は、好適には、公
知の原理に基づいてシリサイド化される。図７は、図２
に示した処理ステップを完了した後においてこの技術を
適用する場合を示している。開口２４が形成されると、
ホトレジスト２０が除去され且つレベル間（層間）絶縁
層４４が装置の表面上に形成される。次いで、層４４は
ホトリソグラフィ技術によりパターン形成されて開口４
６を画定し、且つタングステンコンタクト領域４８が上
述した如くに付着形成される。開口４６が画定されて相
互接続層１８の一部を露出させ、従って多結晶シリコン
層１８と開口２４内の活性領域１０との間に良好な導電
性コンタクトが形成される。
【００２３】図８は、図４に示した処理ステップを完了
した後に本発明のこの別の技術を適用する場合を示して
いる。第二相互接続層３２を画定した後に、第二レベル
間絶縁層５０を装置上に付着形成する。次いで、ホトレ
ジスト（不図示）を使用してそれをマスクし且つエッチ
ングして開口５２を形成する。絶縁層１６，３０，５０
を除去するために使用されるエッチングは多結晶シリコ
ン又はシリサイドをエッチングするものではないので、
小さな開口５４が下側に存在する活性領域１０を露出さ
せる。次いで、タングステンコンタクト５６を選択的に
成長させ、活性領域１０と、第一相互接続レベル１８及
び第二相互接続レベル３２との間に電気的コンタクトを
形成する。他の箇所にタングステンが付着形成されるこ
とは絶縁層５０により防止されている。
した後に本発明のこの別の技術を適用する場合を示して
いる。第二相互接続層３２を画定した後に、第二レベル
間絶縁層５０を装置上に付着形成する。次いで、ホトレ
ジスト（不図示）を使用してそれをマスクし且つエッチ
ングして開口５２を形成する。絶縁層１６，３０，５０
を除去するために使用されるエッチングは多結晶シリコ
ン又はシリサイドをエッチングするものではないので、
小さな開口５４が下側に存在する活性領域１０を露出さ
せる。次いで、タングステンコンタクト５６を選択的に
成長させ、活性領域１０と、第一相互接続レベル１８及
び第二相互接続レベル３２との間に電気的コンタクトを
形成する。他の箇所にタングステンが付着形成されるこ
とは絶縁層５０により防止されている。
【００２４】当業者により理解される如く、図３，図
６，図７及び図８に示した全ての構成は、全て、単一装
置上に同時的に形成させることが可能である。単一の選
択的タングステン付着ステップが必要とされるに過ぎ
ず、タングステンが成長される位置は、種々の酸化物層
により達成される種々のマスキングの結合により決定さ
れる。この様なプロセスの簡単な要約として、最初の二
つの相互接続層を付着形成し且つ図４に示した如くに画
定させる。幾つかのコンタクト位置は、その近くに第二
相互接続層を有するものではなく、従って図３の構成が
これらの区域内に与えられる。次いで、第二レベル間絶
縁層５０を全ての箇所に付着形成し且つ上述した如くに
パターン形成する。第二相互接続レベル上にタングステ
ンを成長させることが所望される場合には、層５０をこ
れらの相互接続ライン上方から完全に除去する。他の領
域においては、タングステンコンタクト区域のみが図８
に示した如くに形成される。絶縁層５０の適宜の画定に
より、幾つかの領域においては図３に関して説明した構
成が得られ、且つ他の領域においては図７に示した如き
コンタクトのみの構成が得られる。所望により、第二レ
ベル間絶縁層５０を、図８に示したものよりも一層厚く
させることが可能である。
６，図７及び図８に示した全ての構成は、全て、単一装
置上に同時的に形成させることが可能である。単一の選
択的タングステン付着ステップが必要とされるに過ぎ
ず、タングステンが成長される位置は、種々の酸化物層
により達成される種々のマスキングの結合により決定さ
れる。この様なプロセスの簡単な要約として、最初の二
つの相互接続層を付着形成し且つ図４に示した如くに画
定させる。幾つかのコンタクト位置は、その近くに第二
相互接続層を有するものではなく、従って図３の構成が
これらの区域内に与えられる。次いで、第二レベル間絶
縁層５０を全ての箇所に付着形成し且つ上述した如くに
パターン形成する。第二相互接続レベル上にタングステ
ンを成長させることが所望される場合には、層５０をこ
れらの相互接続ライン上方から完全に除去する。他の領
域においては、タングステンコンタクト区域のみが図８
に示した如くに形成される。絶縁層５０の適宜の画定に
より、幾つかの領域においては図３に関して説明した構
成が得られ、且つ他の領域においては図７に示した如き
コンタクトのみの構成が得られる。所望により、第二レ
ベル間絶縁層５０を、図８に示したものよりも一層厚く
させることが可能である。
【００２５】図９を参照すると、集積回路装置の一部に
対するレイアウトが示されている。フィールド酸化物領
域６０が当該技術分野において公知の如くに形成されて
いる。活性領域６２，６４，６６，６８，７０がフィー
ルド酸化物領域６０の間に延在している。ゲート酸化物
が成長されており（不図示）且つ第一多結晶シリコン相
互接続層７０が付着形成され且つパターン形成されてい
る。第一相互接続リード７２は、当該技術分野において
公知の如き電界効果装置に対するゲートを画定するため
に使用される。ゲート電極７２は、シリサイド化させて
その導電度を改善させることが可能である。
対するレイアウトが示されている。フィールド酸化物領
域６０が当該技術分野において公知の如くに形成されて
いる。活性領域６２，６４，６６，６８，７０がフィー
ルド酸化物領域６０の間に延在している。ゲート酸化物
が成長されており（不図示）且つ第一多結晶シリコン相
互接続層７０が付着形成され且つパターン形成されてい
る。第一相互接続リード７２は、当該技術分野において
公知の如き電界効果装置に対するゲートを画定するため
に使用される。ゲート電極７２は、シリサイド化させて
その導電度を改善させることが可能である。
【００２６】ゲート電極７２が画定されると、不純物が
活性領域６２−７０内に注入されてそれらを軽度に導電
性とさせる。この時点において、第二相互接続リード７
４はいまだに形成されておらず、従って活性領域６６及
び６８は、実際に、単一の高度に導電性の活性領域を形
成する。次いで、レベル間絶縁層（不図示）を付着形成
し、次いで第二相互接続リード７４を形成し且つパター
ン形成する。
活性領域６２−７０内に注入されてそれらを軽度に導電
性とさせる。この時点において、第二相互接続リード７
４はいまだに形成されておらず、従って活性領域６６及
び６８は、実際に、単一の高度に導電性の活性領域を形
成する。次いで、レベル間絶縁層（不図示）を付着形成
し、次いで第二相互接続リード７４を形成し且つパター
ン形成する。
【００２７】次いで、ホトレジスト層を使用して活性領
域６４及び７０及びそれらを取囲むフィールド酸化物領
域６０の小さな部分を露出させる。次いで、選択的タン
グステン層を前述した如くに成長形成させる。タングス
テンは、活性領域６４及び７０を完全に被覆するように
付着形成される。それは、更に、第二相互接続層７４及
び、活性領域６４が露出された時に露出された第一相互
接続層７２の一部に沿っても形成される。これは、図６
に示したものに類似した活性領域６４内における共用型
コンタクトを与える。活性領域７０は、第二相互接続層
７４に対する同様のコンタクトを有しているが、そのコ
ンタクト内には第一相互接続層は存在していない。
域６４及び７０及びそれらを取囲むフィールド酸化物領
域６０の小さな部分を露出させる。次いで、選択的タン
グステン層を前述した如くに成長形成させる。タングス
テンは、活性領域６４及び７０を完全に被覆するように
付着形成される。それは、更に、第二相互接続層７４及
び、活性領域６４が露出された時に露出された第一相互
接続層７２の一部に沿っても形成される。これは、図６
に示したものに類似した活性領域６４内における共用型
コンタクトを与える。活性領域７０は、第二相互接続層
７４に対する同様のコンタクトを有しているが、そのコ
ンタクト内には第一相互接続層は存在していない。
【００２８】ゲート電極７２は電界効果トランジスタを
画定しており、活性領域６２及び６６はそのソース／ド
レイン領域である。第一レベル間絶縁層は、十分に厚さ
が厚く、従って第二相互接続レベルリード７４は活性領
域６６及び６８と共に電界効果装置を形成するものでは
ない。高度に導電性の活性区域がリード７４の下側に実
際に存在しているので、何れにしても、非常に劣ったト
ランジスタが形成されるに過ぎない。実際上、容量結合
のみが重要な懸念事項である。図９に示した構成は特定
の機能を有するものではなく、且つ実際の集積回路装置
の一部ではない。しかしながら、リード７４のクロスオ
ーバー即ち交差及びその下側に存在する活性領域は、ス
タチックＲＡＭセルの交差結合型ラッチに対して有用な
典型的な導電性領域のクロッシング即ち交差構造であ
る。
画定しており、活性領域６２及び６６はそのソース／ド
レイン領域である。第一レベル間絶縁層は、十分に厚さ
が厚く、従って第二相互接続レベルリード７４は活性領
域６６及び６８と共に電界効果装置を形成するものでは
ない。高度に導電性の活性区域がリード７４の下側に実
際に存在しているので、何れにしても、非常に劣ったト
ランジスタが形成されるに過ぎない。実際上、容量結合
のみが重要な懸念事項である。図９に示した構成は特定
の機能を有するものではなく、且つ実際の集積回路装置
の一部ではない。しかしながら、リード７４のクロスオ
ーバー即ち交差及びその下側に存在する活性領域は、ス
タチックＲＡＭセルの交差結合型ラッチに対して有用な
典型的な導電性領域のクロッシング即ち交差構造であ
る。
【００２９】図１０を参照すると、パターン形成した相
互接続リードの断面が示されている。多結晶シリコンリ
ード８０が絶縁層８２の上に形成されており、その絶縁
層は例えばフィールド酸化物層とするか、又は従来公知
の如く、例えばレベル間絶縁層などのようなその他の絶
縁層とすることが可能である。リード８０は選択的タン
グステン付着形成の前に形成されるので、タングステン
層８４はリード８０の上部のみならず側部をも被覆す
る。このことは、多結晶シリコンリード８０がタングス
テン領域８４により完全に取囲まれた構成とさせる。後
の熱サイクルでタングステンシリサイドが形成される場
合には、シリサイド領域はリード８０の上部上及び側部
上の両方に形成される。このことは、多結晶シリコンに
対するシリサイド化した区域の割合を増加させ、相互接
続体の抵抗を更に減少させる。
互接続リードの断面が示されている。多結晶シリコンリ
ード８０が絶縁層８２の上に形成されており、その絶縁
層は例えばフィールド酸化物層とするか、又は従来公知
の如く、例えばレベル間絶縁層などのようなその他の絶
縁層とすることが可能である。リード８０は選択的タン
グステン付着形成の前に形成されるので、タングステン
層８４はリード８０の上部のみならず側部をも被覆す
る。このことは、多結晶シリコンリード８０がタングス
テン領域８４により完全に取囲まれた構成とさせる。後
の熱サイクルでタングステンシリサイドが形成される場
合には、シリサイド領域はリード８０の上部上及び側部
上の両方に形成される。このことは、多結晶シリコンに
対するシリサイド化した区域の割合を増加させ、相互接
続体の抵抗を更に減少させる。
【００３０】図１１を参照すると、図３に示したタイプ
のコンタクトが斜視図で示されている。フィールド酸化
物領域９０がコンタクト開口９２を取囲み且つそれを画
定している。図１１において、開口９２を取囲む酸化物
領域９０は、タングステンが選択的に付着形成される深
さよりも一層大きな厚さを有しており、従って、開口９
２の周りに垂直領域９４が幾分露出されたままである。
のコンタクトが斜視図で示されている。フィールド酸化
物領域９０がコンタクト開口９２を取囲み且つそれを画
定している。図１１において、開口９２を取囲む酸化物
領域９０は、タングステンが選択的に付着形成される深
さよりも一層大きな厚さを有しており、従って、開口９
２の周りに垂直領域９４が幾分露出されたままである。
【００３１】選択的タングステン付着形成の結果とし
て、タングステン層９６が開口９２内に存在している。
タングステン層９６は、周囲の酸化物９０上に形成する
ことなしに、開口９２内において露出されている活性領
域を完全に被覆する。相互接続リード９８がコンタクト
開口内に部分的に延在している。リード９８は選択的に
付着形成されたタングステン１００によりその上部及び
側部上が取囲まれている。リード９８はその中に露出さ
れている多結晶シリコンを有していない。断線されるこ
とのない導電性のタングステン層がリード９８の上部及
び側部からコンタクト開口９２の底部へ延在しているの
で、該相互接続体及びコンタクトの抵抗は低い。上述し
た如く、タングステン領域９６及び１００は後の熱処理
ステップ期間中にタングステンシリサイドへ変換させる
ことが可能である。
て、タングステン層９６が開口９２内に存在している。
タングステン層９６は、周囲の酸化物９０上に形成する
ことなしに、開口９２内において露出されている活性領
域を完全に被覆する。相互接続リード９８がコンタクト
開口内に部分的に延在している。リード９８は選択的に
付着形成されたタングステン１００によりその上部及び
側部上が取囲まれている。リード９８はその中に露出さ
れている多結晶シリコンを有していない。断線されるこ
とのない導電性のタングステン層がリード９８の上部及
び側部からコンタクト開口９２の底部へ延在しているの
で、該相互接続体及びコンタクトの抵抗は低い。上述し
た如く、タングステン領域９６及び１００は後の熱処理
ステップ期間中にタングステンシリサイドへ変換させる
ことが可能である。
【００３２】典型的に、リード９８は、それが開口９２
をほとんど横断して延在するようにパターン形成され
る。このことは、かなり大きなマスク不整合であって
も、リード９８とコンタクト開口９２との間において金
属接続を形成することを可能とすることを確保する。当
業者により理解される如く、このタイプのコンタクト
は、かなり大きなマスク不整合の場合であっても開口９
２を完全に被覆するようにリード９８が著しく拡大され
ねばならない従来技術において典型的に見出だされるも
のよりも著しく寸法が小さい。上述した技術を使用し
て、リード９８及びコンタクト開口９２の両方を著しく
小さな寸法に形成することが可能である。
をほとんど横断して延在するようにパターン形成され
る。このことは、かなり大きなマスク不整合であって
も、リード９８とコンタクト開口９２との間において金
属接続を形成することを可能とすることを確保する。当
業者により理解される如く、このタイプのコンタクト
は、かなり大きなマスク不整合の場合であっても開口９
２を完全に被覆するようにリード９８が著しく拡大され
ねばならない従来技術において典型的に見出だされるも
のよりも著しく寸法が小さい。上述した技術を使用し
て、リード９８及びコンタクト開口９２の両方を著しく
小さな寸法に形成することが可能である。
【００３３】種々の実施例の形態で上述した方法及びそ
れにより形成される構成は、高品質のコンタクト及び相
互接続体を製造すると共に同時的に特徴寸法を減少させ
ることを可能としている。上述した如く、下位の相互接
続レベル又は基板に対しての開口を形成するために使用
されるマスクステップのほとんどは比較的に緩やかな公
差を有している。即ち、開口は典型的に幾分大きな寸法
に形成され、従ってたとえ比較的大きなマスク不整合が
発生する場合であっても適宜の領域の全てがエッチング
除去される。更に、上述した如く、開口を形成した後に
選択的に付着形成した金属により接続が形成されるの
で、マスク不整合は臨界的なものではない。
れにより形成される構成は、高品質のコンタクト及び相
互接続体を製造すると共に同時的に特徴寸法を減少させ
ることを可能としている。上述した如く、下位の相互接
続レベル又は基板に対しての開口を形成するために使用
されるマスクステップのほとんどは比較的に緩やかな公
差を有している。即ち、開口は典型的に幾分大きな寸法
に形成され、従ってたとえ比較的大きなマスク不整合が
発生する場合であっても適宜の領域の全てがエッチング
除去される。更に、上述した如く、開口を形成した後に
選択的に付着形成した金属により接続が形成されるの
で、マスク不整合は臨界的なものではない。
【００３４】好適実施例は、基板内の下位レベルの活性
領域へのコンタクトを製造する場合について説明した。
当業者により理解される如く、最も下位のレベルは、多
結晶シリコン相互接続レベルとすることが可能である。
多結晶シリコン相互接続レベルが所望される場合には、
パターン形成した多結晶シリコン上に金属導体を選択的
に付着形成する上述した技術を使用することが可能であ
る。
領域へのコンタクトを製造する場合について説明した。
当業者により理解される如く、最も下位のレベルは、多
結晶シリコン相互接続レベルとすることが可能である。
多結晶シリコン相互接続レベルが所望される場合には、
パターン形成した多結晶シリコン上に金属導体を選択的
に付着形成する上述した技術を使用することが可能であ
る。
【００３５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明の一実施例に基づく相互接続体及びコ
ンタクトを製造する処理の流れを示した方法の１段階に
おける状態を示した概略図。
ンタクトを製造する処理の流れを示した方法の１段階に
おける状態を示した概略図。
【図２】 本発明の一実施例に基づく相互接続体及びコ
ンタクトを製造する処理の流れを示した方法の１段階に
おける状態を示した概略図。
ンタクトを製造する処理の流れを示した方法の１段階に
おける状態を示した概略図。
【図３】 本発明の一実施例に基づく相互接続体及びコ
ンタクトを製造する処理の流れを示した方法の１段階に
おける状態を示した概略図。
ンタクトを製造する処理の流れを示した方法の１段階に
おける状態を示した概略図。
【図４】 本発明の別の実施例に基づいて多層多結晶シ
リコン相互接続層と基板との間に共用型コンタクトを形
成する技術における１段階を示した概略説明図。
リコン相互接続層と基板との間に共用型コンタクトを形
成する技術における１段階を示した概略説明図。
【図５】 本発明の別の実施例に基づいて多層多結晶シ
リコン相互接続層と基板との間に共用型コンタクトを形
成する技術における１段階を示した概略説明図。
リコン相互接続層と基板との間に共用型コンタクトを形
成する技術における１段階を示した概略説明図。
【図６】 本発明の別の実施例に基づいて多層多結晶シ
リコン相互接続層と基板との間に共用型コンタクトを形
成する技術における１段階を示した概略説明図。
リコン相互接続層と基板との間に共用型コンタクトを形
成する技術における１段階を示した概略説明図。
【図７】 本発明の原理に基づいて形成された一つの典
型的なコンタクト構成を示した概略説明図。
型的なコンタクト構成を示した概略説明図。
【図８】 本発明の原理に基づいて形成された一つの典
型的なコンタクト構成を示した概略説明図。
型的なコンタクト構成を示した概略説明図。
【図９】 本発明の一実施例に基づいて製造された集積
回路の一部を示した概略平面図。
回路の一部を示した概略平面図。
【図１０】 相互接続リードの構成を示した概略断面
図。
図。
【図１１】 本発明の別の実施例に基づいて製造した低
抵抗コンタクトを示した概略斜視図。
抵抗コンタクトを示した概略斜視図。
１０ 基板（活性区域） １２，１４ フィールド酸化物領域 １６ ゲート酸化物層 １８ 多結晶シリコン層 ２０ ホトレジスト層 ２２ 開口 ２４ コンタクト開口 ２６ タングステン層 ２８ 多結晶シリコンステップ（段差）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チアラ ザチエリーニ イタリア国， 20133 ミラノ， バイア ピンチユリツチオ 19 (72)発明者 ロバート オー． ミラー アメリカ合衆国， テキサス 75056， ザ コロニー， バーデン ストリート 5523 (72)発明者 ギリツシユ アナント デイクシツト アメリカ合衆国， テキサス 75287， ダラス， ミツドウエイ ロード 18175， ナンバー 159
Claims (23)
- 【請求項１】 集積回路上に相互接続体を製造する方法
において、半導体装置上に絶縁層を形成し、前記絶縁層
上に多結晶シリコン層を形成し、前記多結晶シリコン層
をパターン形成して相互接続層を画定し、前記相互接続
層の部分に隣接して前記絶縁層を貫通して開口を形成し
前記半導体装置における導電性領域を露出させ、前記半
導体装置上に金属導電層を選択的に付着形成し前記多結
晶シリコン相互接続層の上部及び側部上及び前記露出さ
れた導電性領域上に金属導体を形成する、上記各ステッ
プを有することを特徴とする方法。 - 【請求項２】 請求項１において、前記露出された導電
性領域が半導体基板内に形成されていることを特徴とす
る方法。 - 【請求項３】 請求項１において、更に、前記パターン
形成を行なうステップの前に、導電度を改善するために
前記多結晶シリコン層内に不純物を導入するステップを
有することを特徴とする方法。 - 【請求項４】 請求項１において、更に、前記絶縁層を
形成する前に、前記装置上に下側絶縁層を形成し、前記
絶縁層を形成する前に、前記下側絶縁層上にパターン形
成した下側多結晶シリコン相互接続層を形成する各ステ
ップを有しており、前記開口露出ステップが前記導電性
領域を露出させることに加えて前記下側相互接続層の一
部を露出させ、その際に前記選択的付着ステップが、前
記導電性領域と、前記下側多結晶シリコン相互接続層
と、前記多結晶シリコン相互接続層との間に共通の導電
性コンタクトを形成することを特徴とする方法。 - 【請求項５】 請求項４において、前記下側多結晶シリ
コン相互接続層が多結晶シリコン及び耐火性金属シリサ
イドから形成されることを特徴とする方法。 - 【請求項６】 請求項５において、前記下側多結晶シリ
コン相互接続層形成ステップが、前記下側絶縁層上に多
結晶シリコン下側層を形成し、前記多結晶シリコン下側
層をパターン形成して相互接続層を画定し、且つ前記半
導体装置上に金属導電層を選択的に付着形成して前記下
側多結晶シリコン相互接続層の上部及び側部上に金属導
体を形成することを特徴とする方法。 - 【請求項７】 半導体集積回路装置用のコンタクトを形
成する方法において、前記装置上に第一絶縁層を形成
し、前記第一絶縁層上に多結晶シリコン層を形成し、前
記多結晶シリコン層をパターン形成して相互接続層を画
定し、前記相互接続層及び前記第一絶縁層上に第二絶縁
層を形成し、前記相互接続層の部分に隣接して前記第一
及び第二絶縁層を貫通して開口を形成して前記第一絶縁
層下側の導電性領域及び前記相互接続層の一部を露出さ
せ、前記露出された導電性領域及び前記露出された相互
接続層の部分の上に金属導体を選択的に付着形成する、
上記各ステップを有することを特徴とする方法。 - 【請求項８】 請求項７において、前記露出された導電
性領域が半導体基板内に形成されていることを特徴とす
る方法。 - 【請求項９】 請求項７において、更に、前記パターン
形成ステップの前に、前記多結晶シリコン層内に不純物
を導入してその導電度を改善させるステップを有するこ
とを特徴とする方法。 - 【請求項１０】 請求項７において、更に、前記第一絶
縁層を形成する前に、前記装置上に下側絶縁層を形成
し、前記第一絶縁層を形成する前に前記下側絶縁層上に
パターン形成した下側多結晶シリコン相互接続層を形成
する、上記各ステップを有しており、前記開口露出ステ
ップが前記導電性領域を露出することに加えて前記下側
相互接続層の一部を露出させ、その際に前記選択的付着
ステップが、前記導電性領域と、前記下側多結晶シリコ
ン相互接続層と、前記多結晶シリコン相互接続層との間
に共通の導電性コンタクトを形成することを特徴とする
方法。 - 【請求項１１】 請求項１０において、前記下側多結晶
シリコン相互接続層が多結晶シリコン及び耐火性金属シ
リサイドから形成されることを特徴とする方法。 - 【請求項１２】 請求項１１において、前記下側多結晶
シリコン相互接続層の形成ステップが、前記下側絶縁層
上に多結晶シリコン下側層を形成し、前記多結晶シリコ
ン下側層をパターン形成して相互接続層を画定し、前記
半導体装置上に金属導電層を選択的に付着形成して前記
下側多結晶シリコン相互接続層の上部及び側部上に金属
導体を形成することを特徴とする方法。 - 【請求項１３】 集積回路構成体において、内部に導電
性領域を持ったデバイス層が設けられており、前記デバ
イス層上に絶縁層が設けられており、前記絶縁層は選択
した導電性領域を露出させる開口を有しており、パター
ン形成した多結晶シリコン相互接続層が前記絶縁層上に
設けられており且つ前記絶縁層開口に隣接した部分を有
しており、金属導電性領域が前記相互接続層の上部及び
側部を被覆しており、前記相互接続層及び前記金属導電
性領域が導電性信号ラインを画定していることを特徴と
する構成体。 - 【請求項１４】 請求項１３において、前記絶縁層開口
に隣接した前記金属導電性領域がこの様な開口内に延在
し且つそれを被覆していることを特徴とする構成体。 - 【請求項１５】 請求項１３において、前記多結晶シリ
コン相互接続層がその導電度を向上させる不純物を含有
していることを特徴とする構成体。 - 【請求項１６】 請求項１３において、更に、前記デバ
イス層と前記絶縁層との間に下側絶縁層が設けられてお
り、前記下側絶縁層と前記絶縁層との間に下側のパター
ン形成した多結晶シリコン相互接続層が設けられてお
り、前記下側相互接続層の一部も前記絶縁層開口内にお
いて露出されており、その際に前記開口内に延在する前
記金属導電性領域も前記下側相互接続層露出部分と電気
的コンタクトをしていることを特徴とする構成体。 - 【請求項１７】 請求項１６において、前記下側のパタ
ーン形成した多結晶シリコン相互接続層が耐火性金属シ
リサイドを有することを特徴とする構成体。 - 【請求項１８】 請求項１３において、前記デバイス層
が半導体基板を有することを特徴とする構成体。 - 【請求項１９】 集積回路構成体において、内部に導電
性領域を具備するデバイス層が設けられており、前記デ
バイス層の上側に第一絶縁層が設けられており、パター
ン形成した多結晶シリコン相互接続層が前記第一絶縁層
の上側に設けられており且つ前記絶縁層開口に隣接した
部分を有しており、第二絶縁層が前記相互接続層及び前
記第一絶縁層の上側に設けられており、前記第一及び第
二絶縁層を介して複数個の開口が設けられており、前記
開口内に金属導電性領域が設けられており且つ前記相互
接続層と前記デバイス層導電性領域との間に導電性領域
を形成していることを特徴とする構成体。 - 【請求項２０】 請求項１９において、前記多結晶シリ
コン相互接続層がその導電度を向上させる不純物を含有
していることを特徴とする構成体。 - 【請求項２１】 請求項１９において、更に、前記デバ
イス層と前記第一絶縁層との間に下側絶縁層が設けられ
ており、前記下側絶縁層と前記第一絶縁層との間に下側
のパターン形成した多結晶シリコン相互接続層が設けら
れており、前記下側相互接続層の一部が前記開口内にお
いて露出されており、その際に前記金属導電性領域も前
記下側相互接続層露出部分と電気的コンタクトをしてい
ることを特徴とする構成体。 - 【請求項２２】 請求項２１において、前記下側のパタ
ーン形成した多結晶シリコン相互接続層が耐火性金属シ
リサイドを有していることを特徴とする構成体。 - 【請求項２３】 請求項１９において、前記デバイス層
が半導体基板を有していることを特徴とする構成体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US66525391A | 1991-03-05 | 1991-03-05 | |
| US665253 | 1991-03-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582661A true JPH0582661A (ja) | 1993-04-02 |
Family
ID=24669350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4046569A Pending JPH0582661A (ja) | 1991-03-05 | 1992-03-04 | 自己整合型コンタクト構成体及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5278098A (ja) |
| EP (1) | EP0507446B1 (ja) |
| JP (1) | JPH0582661A (ja) |
| KR (1) | KR100228619B1 (ja) |
| DE (1) | DE69214339T2 (ja) |
Families Citing this family (20)
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|---|---|---|---|---|
| JPH03141645A (ja) * | 1989-07-10 | 1991-06-17 | Texas Instr Inc <Ti> | ポリサイドによる局所的相互接続方法とその方法により製造された半導体素子 |
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|---|---|---|---|---|
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-
1992
- 1992-02-07 KR KR1019920001853A patent/KR100228619B1/ko not_active IP Right Cessation
- 1992-02-28 DE DE69214339T patent/DE69214339T2/de not_active Expired - Fee Related
- 1992-02-28 EP EP92301739A patent/EP0507446B1/en not_active Expired - Lifetime
- 1992-03-04 JP JP4046569A patent/JPH0582661A/ja active Pending
- 1992-09-03 US US07/939,951 patent/US5278098A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0507446B1 (en) | 1996-10-09 |
| KR100228619B1 (ko) | 1999-11-01 |
| EP0507446A3 (en) | 1993-02-24 |
| DE69214339D1 (de) | 1996-11-14 |
| DE69214339T2 (de) | 1997-02-27 |
| US5278098A (en) | 1994-01-11 |
| KR920018843A (ko) | 1992-10-22 |
| EP0507446A2 (en) | 1992-10-07 |
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