JPH0563189A - 集積回路構成体製造方法 - Google Patents
集積回路構成体製造方法Info
- Publication number
- JPH0563189A JPH0563189A JP4015474A JP1547492A JPH0563189A JP H0563189 A JPH0563189 A JP H0563189A JP 4015474 A JP4015474 A JP 4015474A JP 1547492 A JP1547492 A JP 1547492A JP H0563189 A JPH0563189 A JP H0563189A
- Authority
- JP
- Japan
- Prior art keywords
- conductive
- layer
- polycrystalline silicon
- region
- silicide layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 56
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 50
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 43
- 238000000034 method Methods 0.000 claims description 45
- 239000000758 substrate Substances 0.000 claims description 22
- 239000003870 refractory metal Substances 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 8
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 7
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- 230000005669 field effect Effects 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 125000006850 spacer group Chemical group 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 3
- 239000004020 conductor Substances 0.000 claims 1
- 229910021419 crystalline silicon Inorganic materials 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 238000010561 standard procedure Methods 0.000 abstract description 2
- 239000013078 crystal Substances 0.000 abstract 1
- 230000009970 fire resistant effect Effects 0.000 abstract 1
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 206010010144 Completed suicide Diseases 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 浅い活性区域接合に損傷を与えることなしに
低抵抗多結晶シリコン要素を形成することを可能とす
る。 【構成】 二つの多結晶シリコン層１８，２２の間に高
度に導電性のシリサイド層２０を設けたサンドイッチ構
成を使用して多結晶シリコン相互接続要素が形成され
る。トランジスタ及び活性区域３４はスタンダードな技
術を使用して画定される。集積回路装置上に耐火性金属
層を付着形成し、且つ加熱して露出された単結晶及び多
結晶シリコン区域とのシリサイドを形成する。形成され
るシリサイドの厚さは非常に厚いものではなく、装置の
活性区域内の浅い接合を保護するのに十分である。多結
晶シリコン導電性要素のシート抵抗は、該サンドイッチ
構成内の付加的なシリサイド層により低いレベルに維持
される。
低抵抗多結晶シリコン要素を形成することを可能とす
る。 【構成】 二つの多結晶シリコン層１８，２２の間に高
度に導電性のシリサイド層２０を設けたサンドイッチ構
成を使用して多結晶シリコン相互接続要素が形成され
る。トランジスタ及び活性区域３４はスタンダードな技
術を使用して画定される。集積回路装置上に耐火性金属
層を付着形成し、且つ加熱して露出された単結晶及び多
結晶シリコン区域とのシリサイドを形成する。形成され
るシリサイドの厚さは非常に厚いものではなく、装置の
活性区域内の浅い接合を保護するのに十分である。多結
晶シリコン導電性要素のシート抵抗は、該サンドイッチ
構成内の付加的なシリサイド層により低いレベルに維持
される。
Description
【０００１】
【産業上の利用分野】本発明は、大略、半導体集積回路
構成体及びその製造方法に関するものであって、更に詳
細には、低抵抗コンタクト及び相互接続構成体を与える
半導体集積回路装置及びその製造方法に関するものであ
る。
構成体及びその製造方法に関するものであって、更に詳
細には、低抵抗コンタクト及び相互接続構成体を与える
半導体集積回路装置及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】サブミクロンＶＬＳＩにおいては、多結
晶シリコン相互接続層及び基板内のアクティブ（活性）
区域は、基板内に形成されたデバイス（装置）間の電気
的相互接続を与えるために使用される。相互接続のため
にアクティブ区域を使用することは小型で高密度の回路
に対して必要とされる高い集積度を達成するために必要
である。
晶シリコン相互接続層及び基板内のアクティブ（活性）
区域は、基板内に形成されたデバイス（装置）間の電気
的相互接続を与えるために使用される。相互接続のため
にアクティブ区域を使用することは小型で高密度の回路
に対して必要とされる高い集積度を達成するために必要
である。
【０００３】アクティブ区域を相互接続の目的のために
使用する集積回路装置の性能を向上させるプロセスとし
て、サリサイド（ＳＡＬＩＣＩＤＥ、即ち自己整合型シ
リサイド）として知られるプロセスが最近になってます
ます一般的に使用されるようになっている。このプロセ
スは、多結晶シリコンゲート及び相互接続要素のシリサ
イド化と共に、基板の選択した活性区域において導電度
を向上させる耐火性金属シリサイド層を形成する。これ
らのシリサイドを形成するために使用されるシリサイド
化ステップは、比較的簡単であり且つ信頼性があり且つ
現在のスタンダードなプロセスの流れと適合性を有して
いる。
使用する集積回路装置の性能を向上させるプロセスとし
て、サリサイド（ＳＡＬＩＣＩＤＥ、即ち自己整合型シ
リサイド）として知られるプロセスが最近になってます
ます一般的に使用されるようになっている。このプロセ
スは、多結晶シリコンゲート及び相互接続要素のシリサ
イド化と共に、基板の選択した活性区域において導電度
を向上させる耐火性金属シリサイド層を形成する。これ
らのシリサイドを形成するために使用されるシリサイド
化ステップは、比較的簡単であり且つ信頼性があり且つ
現在のスタンダードなプロセスの流れと適合性を有して
いる。
【０００４】しかしながら、このシリサイド化プロセス
は幾つかの欠点を有している。そのプロセスは、下側に
存在するシリコンを耐火性金属シリサイドへ変換させ
る。ゲートを形成するために使用される多結晶シリコン
層が薄すぎてその層全体が耐火性金属シリサイドへ変換
される場合には、ゲート酸化物の一体性乃至は信頼性が
劣化される。更に、基板の活性区域内のシリコンの消費
が基板内の浅い接合に損傷を与える場合がある。ゲート
を形成するために使用される多結晶シリコン層の厚さを
増加することにより、ゲート及び多結晶シリコン相互接
続体のシリサイド化に関する問題を通常解消することが
可能である。しかしながら、サブミクロンの集積回路の
場合には浅い接合深さが必要であり、且つほとんどの場
合にそれらの接合の深さを深くすることは不可能であ
る。
は幾つかの欠点を有している。そのプロセスは、下側に
存在するシリコンを耐火性金属シリサイドへ変換させ
る。ゲートを形成するために使用される多結晶シリコン
層が薄すぎてその層全体が耐火性金属シリサイドへ変換
される場合には、ゲート酸化物の一体性乃至は信頼性が
劣化される。更に、基板の活性区域内のシリコンの消費
が基板内の浅い接合に損傷を与える場合がある。ゲート
を形成するために使用される多結晶シリコン層の厚さを
増加することにより、ゲート及び多結晶シリコン相互接
続体のシリサイド化に関する問題を通常解消することが
可能である。しかしながら、サブミクロンの集積回路の
場合には浅い接合深さが必要であり、且つほとんどの場
合にそれらの接合の深さを深くすることは不可能であ
る。
【０００５】シリサイド化プロセスが実施される場合に
は、活性区域におけるのとほぼ同一の深さのシリコンが
多結晶シリコンゲート及び相互接続要素において消費さ
れる。活性区域の接合を保護するために、シリサイド層
の厚さは制限されねばならない。このことは、更に、多
結晶シリコンゲート及び相互接続要素上に形成すること
が可能なシリサイドの厚さも制限する。より厚いシリサ
イドの場合に導電度が改善されるので、ゲート及び相互
接続層上に可及的に厚いシリサイド層を設けることが通
常望ましく、そのことはゲートの一体性乃至は信頼性と
も一致している。しかしながら、活性区域の接合が保護
されることを確保するためには多結晶シリコンにおいて
比較的薄いシリサイドを形成することが可能であるに過
ぎない。基板内の接合に損傷を与えることなしに、低抵
抗の多結晶シリコンシリサイド要素を形成することを可
能とする集積回路構成体の製造方法を提供することが望
ましい。更に、この様な方法が現在の半導体製造処理技
術と適合性を有するものであることが望ましい。
は、活性区域におけるのとほぼ同一の深さのシリコンが
多結晶シリコンゲート及び相互接続要素において消費さ
れる。活性区域の接合を保護するために、シリサイド層
の厚さは制限されねばならない。このことは、更に、多
結晶シリコンゲート及び相互接続要素上に形成すること
が可能なシリサイドの厚さも制限する。より厚いシリサ
イドの場合に導電度が改善されるので、ゲート及び相互
接続層上に可及的に厚いシリサイド層を設けることが通
常望ましく、そのことはゲートの一体性乃至は信頼性と
も一致している。しかしながら、活性区域の接合が保護
されることを確保するためには多結晶シリコンにおいて
比較的薄いシリサイドを形成することが可能であるに過
ぎない。基板内の接合に損傷を与えることなしに、低抵
抗の多結晶シリコンシリサイド要素を形成することを可
能とする集積回路構成体の製造方法を提供することが望
ましい。更に、この様な方法が現在の半導体製造処理技
術と適合性を有するものであることが望ましい。
【０００６】
【発明が解決しようとする課題】本発明は、シリサイド
化多結晶シリコン導電性要素及びシリサイド化活性区域
を与える集積回路構成体の製造方法を提供することを目
的とする。本発明の別の目的とするところは、浅い活性
区域接合に損傷を与えることなしに低抵抗多結晶シリコ
ン要素を形成することを可能とするその様な方法を提供
することである。本発明の更に別の目的とするところ
は、広く入手可能な処理技術を使用して容易に実施する
ことが可能な方法及び半導体構成体を提供することであ
る。
化多結晶シリコン導電性要素及びシリサイド化活性区域
を与える集積回路構成体の製造方法を提供することを目
的とする。本発明の別の目的とするところは、浅い活性
区域接合に損傷を与えることなしに低抵抗多結晶シリコ
ン要素を形成することを可能とするその様な方法を提供
することである。本発明の更に別の目的とするところ
は、広く入手可能な処理技術を使用して容易に実施する
ことが可能な方法及び半導体構成体を提供することであ
る。
【０００７】
【課題を解決するための手段】本発明によれば、ゲート
及び多結晶シリコン相互接続要素が、二つの多結晶シリ
コン層の間に高度に導電性のシリサイド層を設けたサン
ドイッチ構成を使用して形成される。トランジスタ及び
活性区域はスタンダードな技術を使用して画定される。
集積回路装置上に耐火性金属層が付着形成され且つ加熱
して露出された単結晶及び多結晶シリコン区域とシリサ
イドを形成する。形成されるシリサイドの厚さは非常に
大きなものではなく、該装置の活性区域内の浅い接合を
保護することが可能である。多結晶シリコン導電性要素
のシート抵抗は、該サンドイッチ構成内の付加的なシリ
サイド層により低いレベルに維持される。
及び多結晶シリコン相互接続要素が、二つの多結晶シリ
コン層の間に高度に導電性のシリサイド層を設けたサン
ドイッチ構成を使用して形成される。トランジスタ及び
活性区域はスタンダードな技術を使用して画定される。
集積回路装置上に耐火性金属層が付着形成され且つ加熱
して露出された単結晶及び多結晶シリコン区域とシリサ
イドを形成する。形成されるシリサイドの厚さは非常に
大きなものではなく、該装置の活性区域内の浅い接合を
保護することが可能である。多結晶シリコン導電性要素
のシート抵抗は、該サンドイッチ構成内の付加的なシリ
サイド層により低いレベルに維持される。
【０００８】
【実施例】以下に説明する処理ステップ及び構成体は集
積回路を製造するための完全な処理の流れを構成するも
のではない。本発明は当該技術分野において現在使用さ
れている集積回路製造技術に関連して実施することが可
能なものであり、従って本発明を理解するのに必要な共
通的に実施される処理ステップに関してのみ説明をす
る。尚、添付の図面は、製造過程における集積回路の部
分的な断面を示しているがそれらは寸法通りに描いたも
のではなく、本発明の重要な特徴をよりよく示すために
寸法を代えて示してある。
積回路を製造するための完全な処理の流れを構成するも
のではない。本発明は当該技術分野において現在使用さ
れている集積回路製造技術に関連して実施することが可
能なものであり、従って本発明を理解するのに必要な共
通的に実施される処理ステップに関してのみ説明をす
る。尚、添付の図面は、製造過程における集積回路の部
分的な断面を示しているがそれらは寸法通りに描いたも
のではなく、本発明の重要な特徴をよりよく示すために
寸法を代えて示してある。
【０００９】図１を参照すると、半導体基板１０内に形
成すべき集積回路が示されている。アクティブ（活性）
区域は、フィールド酸化物領域１２，１４の間に画定さ
れる。これらのフィールド酸化物領域の間において基板
１０の露出した部分の上にゲート酸化物層１６が成長さ
れている。次いで、本装置の表面上に多結晶シリコン層
１８を付着形成する。タングステンシリサイド層２０を
多結晶シリコン層１８の上に付着形成する。タングステ
ンシリサイド層２０は、当該技術分野において公知の如
く、多結晶シリコンと比較して高度に導電性である。タ
ングステンシリサイド層２０は、当該技術分野において
公知の如く、付着形成させるか、又は多結晶シリコン層
１８の上にタングステン層を付着形成し且つ本集積回路
装置を加熱してシリサイド層２０を形成することにより
設けることが可能である。後者のアプローチが使用され
る場合には、シリサイドを形成した後に、ウェットエッ
チングを行なって反応しなかったタングステンを除去す
る。次いで、第二の多結晶シリコン層２２をシリサイド
層２０の上に形成する。
成すべき集積回路が示されている。アクティブ（活性）
区域は、フィールド酸化物領域１２，１４の間に画定さ
れる。これらのフィールド酸化物領域の間において基板
１０の露出した部分の上にゲート酸化物層１６が成長さ
れている。次いで、本装置の表面上に多結晶シリコン層
１８を付着形成する。タングステンシリサイド層２０を
多結晶シリコン層１８の上に付着形成する。タングステ
ンシリサイド層２０は、当該技術分野において公知の如
く、多結晶シリコンと比較して高度に導電性である。タ
ングステンシリサイド層２０は、当該技術分野において
公知の如く、付着形成させるか、又は多結晶シリコン層
１８の上にタングステン層を付着形成し且つ本集積回路
装置を加熱してシリサイド層２０を形成することにより
設けることが可能である。後者のアプローチが使用され
る場合には、シリサイドを形成した後に、ウェットエッ
チングを行なって反応しなかったタングステンを除去す
る。次いで、第二の多結晶シリコン層２２をシリサイド
層２０の上に形成する。
【００１０】両方の多結晶シリコン層１８，２２は、好
適には、不純物でドーピングを行なってそれらの導電度
を改善させる。シリサイド層２０が主要な電流担持構成
体である限り、このドーピングレベルは極めて高いもの
である必要はない。しかしながら、多結晶シリコン層１
８，２２は、シリコンを含有するその他の構成体と接触
している場合があり、且つ多結晶シリコン層１８，２２
をドーピングすることによりこれらのその他の層とのコ
ンタクト即ち接触の品質を改善することが可能である。
多結晶シリコン層１８，２２は初期的に不純物で形成す
ることが可能であり、又は例えばイオン注入を使用する
ことにより付着した後にドーピングすることが可能であ
る。本明細書に記載したプロセスを使用してＣＭＯＳ装
置を製造する場合には、層１８，２２の異なった部分が
Ｐ型及びＮ型へそれぞれドーピングさせることが可能で
あるために、イオン注入を使用して多結晶シリコン層１
８，２２をドーピングすることが必要な場合がある。こ
の異なった不純物を使用するドーピングは、多結晶シリ
コン層１８が基板１０内のＮ型領域及びＰ型領域とコン
タクト即ち接触する箇所において不所望のＰＮ接合が形
成されることを防止するために必要な場合がある。
適には、不純物でドーピングを行なってそれらの導電度
を改善させる。シリサイド層２０が主要な電流担持構成
体である限り、このドーピングレベルは極めて高いもの
である必要はない。しかしながら、多結晶シリコン層１
８，２２は、シリコンを含有するその他の構成体と接触
している場合があり、且つ多結晶シリコン層１８，２２
をドーピングすることによりこれらのその他の層とのコ
ンタクト即ち接触の品質を改善することが可能である。
多結晶シリコン層１８，２２は初期的に不純物で形成す
ることが可能であり、又は例えばイオン注入を使用する
ことにより付着した後にドーピングすることが可能であ
る。本明細書に記載したプロセスを使用してＣＭＯＳ装
置を製造する場合には、層１８，２２の異なった部分が
Ｐ型及びＮ型へそれぞれドーピングさせることが可能で
あるために、イオン注入を使用して多結晶シリコン層１
８，２２をドーピングすることが必要な場合がある。こ
の異なった不純物を使用するドーピングは、多結晶シリ
コン層１８が基板１０内のＮ型領域及びＰ型領域とコン
タクト即ち接触する箇所において不所望のＰＮ接合が形
成されることを防止するために必要な場合がある。
【００１１】図２を参照すると、層１８，２０，２２を
パターニングし且つエッチングしてゲート電極を画定す
る。ゲート酸化物１６は、典型的に、多結晶シリコン層
１８に対するエッチストップとして使用され、且つこの
時点においては除去されない。次いで、軽度にドープし
たドレイン領域２４を当該技術分野において公知の如く
基板１０内にイオン注入により形成する。本装置の表面
上に酸化物層（不図示）を付着形成し、且つ非等方的に
エッチバックして側壁領域２６を形成する。側壁酸化物
領域２６の形成により、通常、酸化物層１６の露出部分
が除去され、図２に示した如き構成が得られる。
パターニングし且つエッチングしてゲート電極を画定す
る。ゲート酸化物１６は、典型的に、多結晶シリコン層
１８に対するエッチストップとして使用され、且つこの
時点においては除去されない。次いで、軽度にドープし
たドレイン領域２４を当該技術分野において公知の如く
基板１０内にイオン注入により形成する。本装置の表面
上に酸化物層（不図示）を付着形成し、且つ非等方的に
エッチバックして側壁領域２６を形成する。側壁酸化物
領域２６の形成により、通常、酸化物層１６の露出部分
が除去され、図２に示した如き構成が得られる。
【００１２】図３を参照すると、次いで、高い不純物ド
ーズ注入を行なってソース／ドレイン領域２８を形成す
る。これらの領域２８は、ゲート電極及びその側壁２６
によりマスクされていない装置の活性区域を充填する。
後のコンタクト用に適したソース／ドレイン領域として
使用することに加えて、それらは、更に、物理的に近接
したトランジスタ間の電流担持用相互接続構成体として
も使用される。ソース／ドレイン領域２８を形成した後
に、好適にはチタンである耐火性金属からなる層３０が
本装置の表面上に形成される。
ーズ注入を行なってソース／ドレイン領域２８を形成す
る。これらの領域２８は、ゲート電極及びその側壁２６
によりマスクされていない装置の活性区域を充填する。
後のコンタクト用に適したソース／ドレイン領域として
使用することに加えて、それらは、更に、物理的に近接
したトランジスタ間の電流担持用相互接続構成体として
も使用される。ソース／ドレイン領域２８を形成した後
に、好適にはチタンである耐火性金属からなる層３０が
本装置の表面上に形成される。
【００１３】図４を参照すると、当該技術分野において
公知の如く、窒素雰囲気中においてチタン層３０を反応
させて、ゲート３２上及び活性区域３４内にチタンシリ
サイド領域を形成する。チタン層３０の厚さ及びシリサ
イドを形成するために使用されるアニール期間の長さ及
び温度は、シリサイド領域３４がソース／ドレイン領域
２８の下側に存在する接合を損傷することのないような
ものに選択される。これはゲート電極上に通常望ましい
ものよりも薄いシリサイド領域３２を与えるが、比較的
厚いシリサイド領域２０がゲート電極の全体的な固有抵
抗を所望のレベルへ低下させている。
公知の如く、窒素雰囲気中においてチタン層３０を反応
させて、ゲート３２上及び活性区域３４内にチタンシリ
サイド領域を形成する。チタン層３０の厚さ及びシリサ
イドを形成するために使用されるアニール期間の長さ及
び温度は、シリサイド領域３４がソース／ドレイン領域
２８の下側に存在する接合を損傷することのないような
ものに選択される。これはゲート電極上に通常望ましい
ものよりも薄いシリサイド領域３２を与えるが、比較的
厚いシリサイド領域２０がゲート電極の全体的な固有抵
抗を所望のレベルへ低下させている。
【００１４】次いで、反応しなかったチタン及び窒化チ
タンを本装置から除去する。チタンシリサイド領域３
２，３４をより安定したものとさせ且つこれらの領域の
導電度を改善させるために、所望により、高温度におけ
る付加的なアニールステップを使用することが可能であ
る。この時点から後の製造プロセスの残部は従来技術と
同様であり、且つ、例えば、第二及び第三レベルの多結
晶シリコン層を形成し、一つ又はそれ以上の金属相互接
続層を形成し、且つデバイスパッシベーションを行なう
ステップなどがある。
タンを本装置から除去する。チタンシリサイド領域３
２，３４をより安定したものとさせ且つこれらの領域の
導電度を改善させるために、所望により、高温度におけ
る付加的なアニールステップを使用することが可能であ
る。この時点から後の製造プロセスの残部は従来技術と
同様であり、且つ、例えば、第二及び第三レベルの多結
晶シリコン層を形成し、一つ又はそれ以上の金属相互接
続層を形成し、且つデバイスパッシベーションを行なう
ステップなどがある。
【００１５】図５を参照すると、上述したプロセス即ち
方法を効果的に使用することが可能な集積回路レイアウ
トの一部の一つの例を示している。フィールド酸化膜４
０が活性区域４２を取囲んでいる。ゲート電極４４は活
性領域４２の一部の上側に位置しており、ソース／ドレ
イン領域がその両側に存在している。同様に、ゲート電
極４６が活性領域４２の上側に位置しておりソース／ド
レイン領域がその両側に存在している。ゲート電極４
４，４６は、好適には、図４に示したものと同一であ
り、図４に示した如く、二つの異なったシリサイド層と
側壁酸化物スペーサとを有している。多結晶シリコン相
互接続リード４８は第二又は第三レベル多結晶シリコン
相互接続層から形成されており、且つ活性領域４２をク
ロスオーバー即ち交差している。導電性要素４８が後の
段階で形成されるので、活性区域４２はその下側におい
て連続している。導電性要素４８は少なくとも一つのレ
ベルのレベル間酸化物により活性区域４２の上方に離隔
されており、且つ活性区域４２はその表面が上述した如
くにシリサイド化されているので高度に導電度であるの
で、導電性要素４８が活性区域４２と交差する箇所の下
側には電界効果トランジスタは形成されていない。
方法を効果的に使用することが可能な集積回路レイアウ
トの一部の一つの例を示している。フィールド酸化膜４
０が活性区域４２を取囲んでいる。ゲート電極４４は活
性領域４２の一部の上側に位置しており、ソース／ドレ
イン領域がその両側に存在している。同様に、ゲート電
極４６が活性領域４２の上側に位置しておりソース／ド
レイン領域がその両側に存在している。ゲート電極４
４，４６は、好適には、図４に示したものと同一であ
り、図４に示した如く、二つの異なったシリサイド層と
側壁酸化物スペーサとを有している。多結晶シリコン相
互接続リード４８は第二又は第三レベル多結晶シリコン
相互接続層から形成されており、且つ活性領域４２をク
ロスオーバー即ち交差している。導電性要素４８が後の
段階で形成されるので、活性区域４２はその下側におい
て連続している。導電性要素４８は少なくとも一つのレ
ベルのレベル間酸化物により活性区域４２の上方に離隔
されており、且つ活性区域４２はその表面が上述した如
くにシリサイド化されているので高度に導電度であるの
で、導電性要素４８が活性区域４２と交差する箇所の下
側には電界効果トランジスタは形成されていない。
【００１６】活性区域４２はゲート電極４４及び４６に
より画定されるトランジスタのソース／ドレイン領域の
間の導電性相互接続構成体を画定している。それは基板
内に形成されるので、ゲート電極４８は第二レベルポリ
シリコン内に形成することが可能である。このことは、
例えば、ＳＲＡＭセルの交差結合型ラッチに見られるよ
うな図示した交差型配列を容易に製造することを可能と
している。
より画定されるトランジスタのソース／ドレイン領域の
間の導電性相互接続構成体を画定している。それは基板
内に形成されるので、ゲート電極４８は第二レベルポリ
シリコン内に形成することが可能である。このことは、
例えば、ＳＲＡＭセルの交差結合型ラッチに見られるよ
うな図示した交差型配列を容易に製造することを可能と
している。
【００１７】上述した処理ステップに対する種々の変形
例は本発明の技術的範囲を逸脱することなしに当業者が
容易に考えることが可能である。例えば、好適なタング
ステンシリサイド導電層２０は、例えば別の耐火性シリ
サイド層又は適宜の耐火性金属層などのようなその他の
任意の導電層で置換することが可能である。チタンシリ
サイド領域３２，３４は、同一の態様で他の耐火性金属
シリサイドから形成することが可能である。
例は本発明の技術的範囲を逸脱することなしに当業者が
容易に考えることが可能である。例えば、好適なタング
ステンシリサイド導電層２０は、例えば別の耐火性シリ
サイド層又は適宜の耐火性金属層などのようなその他の
任意の導電層で置換することが可能である。チタンシリ
サイド領域３２，３４は、同一の態様で他の耐火性金属
シリサイドから形成することが可能である。
【００１８】更に別の変形例としてのステップは、シリ
サイド領域３２，３４を形成した後にソース／ドレイン
領域２８を形成するものである。ソース／ドレイン領域
２８の注入を、サリサイドステップの後まで遅らせ、且
つソース／ドレイン領域２８をシリサイド領域３４を介
して注入させる。
サイド領域３２，３４を形成した後にソース／ドレイン
領域２８を形成するものである。ソース／ドレイン領域
２８の注入を、サリサイドステップの後まで遅らせ、且
つソース／ドレイン領域２８をシリサイド領域３４を介
して注入させる。
【００１９】上述した方法及びそれにより製造される構
成体は、改良した特性を有するサリサイド（即ち、ＳＡ
ＬＩＣＩＤＥ）プロセスを実施する技術を提供してい
る。浅い接合領域の一体性乃至は信頼性を維持するため
に、基板の活性区域上に厚さの薄いシリサイド層が形成
される。例えばタングステンシリサイド層などのエキス
トラな導電層がゲート及び相互接続電極内に設けられて
おり、それらの導電度を高い状態に維持することを確保
している。好適な方法が第一レベルの多結晶シリコン層
と共に使用する場合について説明したが、それは、更
に、多結晶シリコン相互接続層と共に使用することも可
能であり、その場合には、基板におけるもの（その場合
には、薄い層のみ形成することが可能）と同時的にシリ
コン層上にシリサイドを形成するためのサリサイド（即
ちＳＡＬＩＣＩＤＥ）プロセスを使用することが必要で
あるか又は望ましい。従って、本発明技術は、第二又は
第三層の多結晶シリコン相互接続体及び基板を同時的に
シリサイド化させる場合に使用することが可能である。
更に、本発明技術は、二つ又はそれ以上の異なった多結
晶シリコン相互接続層について同時的なシリサイド化を
実施せねばならない場合に使用することも可能であり、
その場合には、この様な層のうちの少なくとも一つは多
結晶シリコン層の薄い層を有しており且つより厚い厚さ
にシリサイド化してはならない場合のものである。
成体は、改良した特性を有するサリサイド（即ち、ＳＡ
ＬＩＣＩＤＥ）プロセスを実施する技術を提供してい
る。浅い接合領域の一体性乃至は信頼性を維持するため
に、基板の活性区域上に厚さの薄いシリサイド層が形成
される。例えばタングステンシリサイド層などのエキス
トラな導電層がゲート及び相互接続電極内に設けられて
おり、それらの導電度を高い状態に維持することを確保
している。好適な方法が第一レベルの多結晶シリコン層
と共に使用する場合について説明したが、それは、更
に、多結晶シリコン相互接続層と共に使用することも可
能であり、その場合には、基板におけるもの（その場合
には、薄い層のみ形成することが可能）と同時的にシリ
コン層上にシリサイドを形成するためのサリサイド（即
ちＳＡＬＩＣＩＤＥ）プロセスを使用することが必要で
あるか又は望ましい。従って、本発明技術は、第二又は
第三層の多結晶シリコン相互接続体及び基板を同時的に
シリサイド化させる場合に使用することが可能である。
更に、本発明技術は、二つ又はそれ以上の異なった多結
晶シリコン相互接続層について同時的なシリサイド化を
実施せねばならない場合に使用することも可能であり、
その場合には、この様な層のうちの少なくとも一つは多
結晶シリコン層の薄い層を有しており且つより厚い厚さ
にシリサイド化してはならない場合のものである。
【００２０】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明の一実施例に基づく集積回路構成体を
製造する方法のある段階における状態を示した概略断面
図。
製造する方法のある段階における状態を示した概略断面
図。
【図２】 本発明の一実施例に基づく集積回路構成体を
製造する方法のある段階における状態を示した概略断面
図。
製造する方法のある段階における状態を示した概略断面
図。
【図３】 本発明の一実施例に基づく集積回路構成体を
製造する方法のある段階における状態を示した概略断面
図。
製造する方法のある段階における状態を示した概略断面
図。
【図４】 本発明の一実施例に基づく集積回路構成体を
製造する方法のある段階における状態を示した概略断面
図。
製造する方法のある段階における状態を示した概略断面
図。
【図５】 本発明の一実施例に基づいて構成された集積
回路構成体の一部を示した概略平面図。
回路構成体の一部を示した概略平面図。
１０ 基板 １６ 酸化物層 １８ 第一多結晶シリコン層 ２０ タングステンシリサイド層 ２２ 第二多結晶シリコン層 ２６ 側壁領域 ２８ ソース／ドレイン領域 ３０ チタン層 ３２ ゲート ３４ 活性区域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チエ−シア ウエイ アメリカ合衆国， テキサス 75093， プラノー， パデユー サークル 4313
Claims (19)
- 【請求項１】 集積回路上に導電性構成体を製造する方
法において、第一多結晶シリコン層を形成し、前記第一
多結晶シリコン層上に第一導電性シリサイド層を形成
し、前記第一導電性シリサイド層上に第二多結晶シリコ
ン層を形成し、前記第一及び第二多結晶シリコン層及び
前記第一導電性シリサイド層をパターニングして導電性
要素を画定し、前記第二多結晶シリコン層の少なくとも
一部及び第三導電性シリコン領域の一部を同時的に第二
導電性シリサイドへ変換させる、上記各ステップを有す
ることを特徴とする方法。 - 【請求項２】 請求項１において、前記変換ステップ
が、前記集積回路の表面上に耐火性金属を付着形成し、
前記集積回路を加熱して前記耐火性金属を下側のシリコ
ンと反応させ、反応しなかった耐火性金属を除去する、
上記各ステップを有することを特徴とする方法。 - 【請求項３】 請求項２において、前記耐火性金属がチ
タンを有することを特徴とする方法。 - 【請求項４】 請求項１において、前記第一導電性シリ
サイド層がタングステンシリサイドを有することを特徴
とする方法。 - 【請求項５】 請求項１において、更に、前記第一多結
晶シリコン層を形成するステップの前に、前記集積回路
上にゲート酸化物層を形成し、前記導電性要素が電界効
果装置用のゲートを画定することを特徴とする方法。 - 【請求項６】 請求項５において、前記パターニングス
テップが前記ゲート酸化物層の下側に存在する基板の所
定の領域を露出し、且つ、更に、前記パターニングステ
ップの後に、軽度にドープしたドレイン領域を形成する
ために前記基板内に不純物を注入し、前記ゲートの垂直
側部に沿って側壁酸化物領域を形成する、上記各ステッ
プを有することを特徴とする方法。 - 【請求項７】 請求項６において、更に、前記側壁酸化
物領域を形成するステップの後に、前記電界効果装置用
のソース／ドレイン領域を形成するために前記基板内に
不純物を注入するステップを有することを特徴とする方
法。 - 【請求項８】 請求項６において、更に、前記変換ステ
ップの後に、前記電界効果装置用のソース／ドレイン領
域を形成するために前記基板内に不純物を注入するステ
ップを有することを特徴とする方法。 - 【請求項９】 請求項１において、前記第一及び第二導
電性シリサイドが耐火性金属シリサイドを有することを
特徴とする方法。 - 【請求項１０】 請求項９において、前記第一及び第二
導電性シリサイドが異なった耐火性金属を含有する導電
性金属シリサイドであることを特徴とする方法。 - 【請求項１１】 請求項１において、前記第三導電性シ
リコン領域が基板内の所定の領域を有することを特徴と
する方法。 - 【請求項１２】 請求項１において、前記第三導電性シ
リコン領域が多結晶シリコンを含有する導体を有するこ
とを特徴とする方法。 - 【請求項１３】 請求項１において、前記第一及び第二
多結晶シリコン層が、導電度を向上させる不純物を含有
する多結晶シリコンから形成されることを特徴とする方
法。 - 【請求項１４】 半導体集積回路の一部から構成される
構成体において、第一厚さを有する導電性シリサイド層
が第一導電性領域上に形成されており、第一多結晶シリ
コン層を有する導電性要素が設けられており、前記第一
多結晶シリコン層上に第一導電性シリサイド層が設けら
れており、前記第一導電性シリサイド層上に第二多結晶
シリコン層が設けられており、前記第二多結晶シリコン
層上に第二導電性シリサイド層が設けられており、前記
第二導電性シリサイド層が実質的に前記第一厚さを有し
ており且つ前記第一導電性領域上の前記導電性シリサイ
ド層と同一の物質から形成されていることを特徴とする
構成体。 - 【請求項１５】 請求項１４において、前記導電性要素
が電界効果装置用のゲートを画定していることを特徴と
する構成体。 - 【請求項１６】 請求項１５において、前記ゲートの垂
直側部上に側壁酸化物スペーサが設けられていることを
特徴とする構成体。 - 【請求項１７】 請求項１６において、更に、第一厚さ
を持った導電性シリサイド層が第二導電性領域上に設け
られており、前記第一及び第二導電性領域が基板内にア
クティブ領域を画定しており且つ前記ゲートの両側に配
設されてソース／ドレイン領域を画定していることを特
徴とする構成体。 - 【請求項１８】 請求項１４において、前記第一導電性
領域が基板内に設けられており且つ２個の電界効果装置
の間の導電性経路を画定していることを特徴とする構成
体。 - 【請求項１９】 請求項１８において、更に、前記第一
導電性領域と交差し且つ絶縁層によりそれから分離され
て導電性多結晶シリコン相互接続要素が設けられている
ことを特徴とする構成体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US64865091A | 1991-01-31 | 1991-01-31 | |
| US648650 | 1991-01-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563189A true JPH0563189A (ja) | 1993-03-12 |
Family
ID=24601646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4015474A Pending JPH0563189A (ja) | 1991-01-31 | 1992-01-30 | 集積回路構成体製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0497596B1 (ja) |
| JP (1) | JPH0563189A (ja) |
| KR (1) | KR920015622A (ja) |
| DE (1) | DE69207442T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950011983B1 (ko) * | 1992-11-23 | 1995-10-13 | 삼성전자주식회사 | 반도체 장치의 제조방법 |
| KR100250744B1 (ko) * | 1996-06-21 | 2000-05-01 | 김영환 | 반도체 소자의 폴리사이드층 형성 방법 |
| TW316326B (en) * | 1996-09-21 | 1997-09-21 | United Microelectronics Corp | Manufacturing method of word line |
| DE19648733C2 (de) * | 1996-09-21 | 2002-11-07 | United Microelectronics Corp | Verfahren zur Herstellung von Wortzeilen in dynamischen Schreib-Lesespeichern |
| KR100463597B1 (ko) * | 1997-09-29 | 2005-02-28 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
| JPH11307765A (ja) * | 1998-04-20 | 1999-11-05 | Nec Corp | 半導体装置及びその製造方法 |
| US6630718B1 (en) * | 1999-07-26 | 2003-10-07 | Micron Technology, Inc. | Transistor gate and local interconnect |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4128670A (en) * | 1977-11-11 | 1978-12-05 | International Business Machines Corporation | Fabrication method for integrated circuits with polysilicon lines having low sheet resistance |
| US4389257A (en) * | 1981-07-30 | 1983-06-21 | International Business Machines Corporation | Fabrication method for high conductivity, void-free polysilicon-silicide integrated circuit electrodes |
| US4470189A (en) * | 1983-05-23 | 1984-09-11 | International Business Machines Corporation | Process for making polycide structures |
-
1992
- 1992-01-10 KR KR1019920000373A patent/KR920015622A/ko not_active Application Discontinuation
- 1992-01-30 JP JP4015474A patent/JPH0563189A/ja active Pending
- 1992-01-30 DE DE69207442T patent/DE69207442T2/de not_active Expired - Fee Related
- 1992-01-30 EP EP92300795A patent/EP0497596B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69207442T2 (de) | 1996-06-27 |
| EP0497596A3 (en) | 1992-10-28 |
| EP0497596B1 (en) | 1996-01-10 |
| KR920015622A (ko) | 1992-08-27 |
| EP0497596A2 (en) | 1992-08-05 |
| DE69207442D1 (de) | 1996-02-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5480814A (en) | Process of making a polysilicon barrier layer in a self-aligned contact module | |
| US7384834B2 (en) | Semiconductor device and a method of manufacturing the same | |
| US5757045A (en) | CMOS device structure with reduced risk of salicide bridging and reduced resistance via use of a ultra shallow, junction extension, ion implantation | |
| US6388296B1 (en) | CMOS self-aligned strapped interconnection | |
| US7964457B2 (en) | Semiconductor integrated circuit device and a manufacturing method for the same | |
| JPH0322462A (ja) | 集積回路に局部的相互接続を形成するための方法と集積回路トランジスタ構造 | |
| JP2003174101A (ja) | 半導体装置および半導体装置の製造方法 | |
| US6124613A (en) | SOI-MOS field effect transistor that withdraws excess carrier through a carrier path silicon layer | |
| US6703668B1 (en) | Local interconnect formed using silicon spacer | |
| US6218276B1 (en) | Silicide encapsulation of polysilicon gate and interconnect | |
| US5443994A (en) | Method of fabricating a semiconductor device having a borosilicate glass spacer | |
| JPH0563189A (ja) | 集積回路構成体製造方法 | |
| US6278160B1 (en) | Semiconductor device having a reliably-formed narrow active region | |
| KR100255134B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH07115196A (ja) | 半導体装置及びその製造方法 | |
| US6426533B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3420104B2 (ja) | 抵抗素子の製造方法 | |
| JP2842842B2 (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JPS6242391B2 (ja) | ||
| JP3388195B2 (ja) | 半導体装置及びその製造方法 | |
| US6221725B1 (en) | Method of fabricating silicide layer on gate electrode | |
| EP0264309B1 (en) | Self-aligned base shunt for transistor | |
| JPH11177085A (ja) | 半導体装置 | |
| JPH02288341A (ja) | Ｍｉｓ型半導体装置 | |
| JP3639745B2 (ja) | 半導体装置の製造方法 |