JP3420104B2 - 抵抗素子の製造方法 - Google Patents
抵抗素子の製造方法Info
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- JP3420104B2 JP3420104B2 JP11386799A JP11386799A JP3420104B2 JP 3420104 B2 JP3420104 B2 JP 3420104B2 JP 11386799 A JP11386799 A JP 11386799A JP 11386799 A JP11386799 A JP 11386799A JP 3420104 B2 JP3420104 B2 JP 3420104B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に多結晶シリコンを用いた抵抗素子の製
造方法に関する。
方法に関し、特に多結晶シリコンを用いた抵抗素子の製
造方法に関する。
【０００２】
【従来の技術】従来行われてきた、多結晶シリコンを用
いた抵抗素子の製造方法について、図２を参照して説明
する。図２（ａ）〜（ｃ）は、多結晶シリコンを用いた
抵抗素子の製造方法を工程順に示す断面図である。
いた抵抗素子の製造方法について、図２を参照して説明
する。図２（ａ）〜（ｃ）は、多結晶シリコンを用いた
抵抗素子の製造方法を工程順に示す断面図である。
【０００３】図２（ａ）に示すように、半導体基板１上
に数十〜数百ｎｍの膜厚の酸化膜２を堆積させ、この上
に数百ｎｍの膜厚の多結晶シリコン膜３を堆積させ、多
結晶シリコン膜３の全面にリン等の不純物をイオン注入
により導入し、図２（ｂ）に示すようにフォトレジスト
を用いたマスクによりパターニングし、異方性のドライ
エッチング等により所望の抵抗体４を形成する。次に図
２（ｃ）に示すように、この上に層間絶縁膜となる層間
酸化膜５を化学的気相成長（ＣｈｅｍｉｃａｌＶａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎの略称、以下ＣＶＤと記す）
法により堆積させ、これにコンタクト６を開口する。こ
のコンタクト６を通してアルミニウム等を半導体基板１
全面に被着して、フォトレジストを用いたマスクにより
抵抗体４とアルミニウム等からなる上層配線７を接続さ
せる。
に数十〜数百ｎｍの膜厚の酸化膜２を堆積させ、この上
に数百ｎｍの膜厚の多結晶シリコン膜３を堆積させ、多
結晶シリコン膜３の全面にリン等の不純物をイオン注入
により導入し、図２（ｂ）に示すようにフォトレジスト
を用いたマスクによりパターニングし、異方性のドライ
エッチング等により所望の抵抗体４を形成する。次に図
２（ｃ）に示すように、この上に層間絶縁膜となる層間
酸化膜５を化学的気相成長（ＣｈｅｍｉｃａｌＶａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎの略称、以下ＣＶＤと記す）
法により堆積させ、これにコンタクト６を開口する。こ
のコンタクト６を通してアルミニウム等を半導体基板１
全面に被着して、フォトレジストを用いたマスクにより
抵抗体４とアルミニウム等からなる上層配線７を接続さ
せる。
【０００４】
【発明が解決しようとする課題】上記従来の製造方法で
は、コンタクト６を開口するときに抵抗体４の接続部分
上の層間酸化膜５を異方性のドライエッチング等により
除去するが、層間酸化膜５を完全に取り除くためのオー
バーエッチングにより抵抗体４の接続部分が掘られ、洗
浄工程を通しても除去され難いエッチング反応生成物が
残留し、その後にアルミニウム配線７が形成されて抵抗
体４とアルミニウム配線７とのオーミックコンタクトの
ための熱処理が施されても、オーミックコンタクトが形
成されず、コンタクト抵抗の増大及びコンタクト抵抗の
バラツキ増大を招いていた。
は、コンタクト６を開口するときに抵抗体４の接続部分
上の層間酸化膜５を異方性のドライエッチング等により
除去するが、層間酸化膜５を完全に取り除くためのオー
バーエッチングにより抵抗体４の接続部分が掘られ、洗
浄工程を通しても除去され難いエッチング反応生成物が
残留し、その後にアルミニウム配線７が形成されて抵抗
体４とアルミニウム配線７とのオーミックコンタクトの
ための熱処理が施されても、オーミックコンタクトが形
成されず、コンタクト抵抗の増大及びコンタクト抵抗の
バラツキ増大を招いていた。
【０００５】本発明は、多結晶シリコンからなる抵抗素
子の電極部が、抵抗素子の取り出し配線とのオーミック
コンタクトに関して安定して、再現性良く得られ、しか
も抵抗素子の電極部形成と同時に抵抗値を初期の値から
変化させて調整できる抵抗素子の製造方法を提供するも
のである。
子の電極部が、抵抗素子の取り出し配線とのオーミック
コンタクトに関して安定して、再現性良く得られ、しか
も抵抗素子の電極部形成と同時に抵抗値を初期の値から
変化させて調整できる抵抗素子の製造方法を提供するも
のである。
【０００６】
【課題を解決するための手段】本発明の抵抗素子の製造
方法は、第１絶縁膜上に順にシリコン膜と第１導電膜と
からなる積層膜を形成し、前記積層膜の抵抗体となる部
分以外の前記積層膜を除去して抵抗体を形成し、前記抵
抗体の抵抗となる領域が露出するように前記抵抗体を含
む前記第１絶縁膜上に第２絶縁膜を形成し、前記第２絶
縁膜をマスクとして前記第１導電膜を除去して残った前
記第１導電膜を前記抵抗体の電極とし、前記第２絶縁膜
をマスクとして前記抵抗体に不純物を導入し、第２絶縁
膜を除去して前記抵抗体を含む前記第１絶縁膜上に層間
絶縁膜となる第３絶縁膜を形成し、前記抵抗体に導入さ
れた前記不純物を活性化する熱処理を施して前記抵抗体
の抵抗値を調整し、前記抵抗体の電極の上の前記第３絶
縁膜の所定領域を除去して抵抗体コンタクトを設け、前
記抵抗体コンタクトに第２導電膜を埋め込むことを特徴
としており、具体的には、前記シリコン膜と前記第１導
電膜とが、それぞれ不純物を含むポリシリコン膜と高融
点金属シリサイド膜で有り、更には、前記不純物を含む
ポリシリコン膜が、化学的気相成長時に不純物ガスを導
入して成長させて得られる、或いは、ノンドープポリシ
リコン膜に不純物をイオン注入して得られるというもの
である。更に、具体的な適用形態として、前記シリコン
膜と前記第１導電膜とが、ＭＯＳトランジスタのゲート
電極のそれぞれゲートポリシリコン膜とゲート金属シリ
サイド膜と同時に形成される。又、上述の製造方法にお
いて、前記第２絶縁膜が、レジスト膜であり、更に、前
記不純物が、イオン注入により前記レジスト膜をマスク
として前記抵抗体に導入される、というものである。
方法は、第１絶縁膜上に順にシリコン膜と第１導電膜と
からなる積層膜を形成し、前記積層膜の抵抗体となる部
分以外の前記積層膜を除去して抵抗体を形成し、前記抵
抗体の抵抗となる領域が露出するように前記抵抗体を含
む前記第１絶縁膜上に第２絶縁膜を形成し、前記第２絶
縁膜をマスクとして前記第１導電膜を除去して残った前
記第１導電膜を前記抵抗体の電極とし、前記第２絶縁膜
をマスクとして前記抵抗体に不純物を導入し、第２絶縁
膜を除去して前記抵抗体を含む前記第１絶縁膜上に層間
絶縁膜となる第３絶縁膜を形成し、前記抵抗体に導入さ
れた前記不純物を活性化する熱処理を施して前記抵抗体
の抵抗値を調整し、前記抵抗体の電極の上の前記第３絶
縁膜の所定領域を除去して抵抗体コンタクトを設け、前
記抵抗体コンタクトに第２導電膜を埋め込むことを特徴
としており、具体的には、前記シリコン膜と前記第１導
電膜とが、それぞれ不純物を含むポリシリコン膜と高融
点金属シリサイド膜で有り、更には、前記不純物を含む
ポリシリコン膜が、化学的気相成長時に不純物ガスを導
入して成長させて得られる、或いは、ノンドープポリシ
リコン膜に不純物をイオン注入して得られるというもの
である。更に、具体的な適用形態として、前記シリコン
膜と前記第１導電膜とが、ＭＯＳトランジスタのゲート
電極のそれぞれゲートポリシリコン膜とゲート金属シリ
サイド膜と同時に形成される。又、上述の製造方法にお
いて、前記第２絶縁膜が、レジスト膜であり、更に、前
記不純物が、イオン注入により前記レジスト膜をマスク
として前記抵抗体に導入される、というものである。
【０００７】
【発明の実施の形態】まず、本発明の第１の実施形態に
ついて、図１を用いて説明する。図１（ａ）〜（ｃ）
は、多結晶シリコンを用いた抵抗素子の製造方法を工程
順に示す断面図である。
ついて、図１を用いて説明する。図１（ａ）〜（ｃ）
は、多結晶シリコンを用いた抵抗素子の製造方法を工程
順に示す断面図である。
【０００８】図１（ａ）に示すように、半導体基板１上
に数十〜数百ｎｍの膜厚の酸化膜２を堆積させ、この上
にＣＶＤ法によりリン等の不純物を含む多結晶シリコン
膜２３を全面に形成し、更にその上にスパッタ法により
高融点金属シリサイド２８を全面に被着する。この後、
フォトレジストを用いたマスク（図省略）により高融点
金属シリサイド２８及び多結晶シリコン膜２３を抵抗体
形状にパターンニングし、抵抗体２４を得る。この場
合、多結晶シリコン膜２３及び高融点金属シリサイド２
８の堆積から抵抗体２４形成に至るまでの工程は、ＭＯ
Ｓ半導体装置のゲート電極或いはゲート配線用の多結晶
シリコン膜２３及び高融点金属シリサイド２８の堆積か
らゲート電極或いはゲート配線の形成と同時に行っても
良い。次に、図１（ｂ）に示すように、抵抗体２４を含
む半導体基板１の上に、抵抗体２４の接続部分以外の抵
抗となる抵抗領域２９のみが露出するようにフォトレジ
スト３０を形成する。続いて、異方性のドライエッチン
グ等を用いて、抵抗領域２９上の高融点金属シリサイド
２８を除去し、抵抗電極３１を形成する。続いて、フォ
トレジスト３０をそのままマスクとして、抵抗素子を所
望の抵抗値に調整するためにリン等のＮ型の不純物、或
いは、ボロン等のＰ型不純物のイオン注入３２を行う。
この後、図１（ｃ）に示すように、この上に層間絶縁膜
となる層間酸化膜２５をＣＶＤ法により堆積させ、これ
にコンタクト２６を開口する。このコンタクト２６を通
して抵抗体２４の接続部分の高融点金属シリサイドにア
ルミニウム等の上層配線２７を接続する。
に数十〜数百ｎｍの膜厚の酸化膜２を堆積させ、この上
にＣＶＤ法によりリン等の不純物を含む多結晶シリコン
膜２３を全面に形成し、更にその上にスパッタ法により
高融点金属シリサイド２８を全面に被着する。この後、
フォトレジストを用いたマスク（図省略）により高融点
金属シリサイド２８及び多結晶シリコン膜２３を抵抗体
形状にパターンニングし、抵抗体２４を得る。この場
合、多結晶シリコン膜２３及び高融点金属シリサイド２
８の堆積から抵抗体２４形成に至るまでの工程は、ＭＯ
Ｓ半導体装置のゲート電極或いはゲート配線用の多結晶
シリコン膜２３及び高融点金属シリサイド２８の堆積か
らゲート電極或いはゲート配線の形成と同時に行っても
良い。次に、図１（ｂ）に示すように、抵抗体２４を含
む半導体基板１の上に、抵抗体２４の接続部分以外の抵
抗となる抵抗領域２９のみが露出するようにフォトレジ
スト３０を形成する。続いて、異方性のドライエッチン
グ等を用いて、抵抗領域２９上の高融点金属シリサイド
２８を除去し、抵抗電極３１を形成する。続いて、フォ
トレジスト３０をそのままマスクとして、抵抗素子を所
望の抵抗値に調整するためにリン等のＮ型の不純物、或
いは、ボロン等のＰ型不純物のイオン注入３２を行う。
この後、図１（ｃ）に示すように、この上に層間絶縁膜
となる層間酸化膜２５をＣＶＤ法により堆積させ、これ
にコンタクト２６を開口する。このコンタクト２６を通
して抵抗体２４の接続部分の高融点金属シリサイドにア
ルミニウム等の上層配線２７を接続する。
【０００９】以上のように抵抗素子を形成すると、抵抗
素子の配線との接続部分は低抵抗の高融点金属シリサイ
ドで覆われているため、その下の多結晶シリコン膜はコ
ンタクト開口時のオーバーエッチングから保護され、従
来のようにコンタクト抵抗を増大させるエッチング反応
生成物は生じないので、コンタクト抵抗値自体が低く抑
えることが出来る。更には、抵抗体にパターニングされ
る前に、その母体である多結晶シリコン膜が示していた
抵抗値を、抵抗体形成時のマスクを利用して抵抗体に不
純物をイオン注入することにより抵抗素子の抵抗値を調
整できる、という効果も有している。
素子の配線との接続部分は低抵抗の高融点金属シリサイ
ドで覆われているため、その下の多結晶シリコン膜はコ
ンタクト開口時のオーバーエッチングから保護され、従
来のようにコンタクト抵抗を増大させるエッチング反応
生成物は生じないので、コンタクト抵抗値自体が低く抑
えることが出来る。更には、抵抗体にパターニングされ
る前に、その母体である多結晶シリコン膜が示していた
抵抗値を、抵抗体形成時のマスクを利用して抵抗体に不
純物をイオン注入することにより抵抗素子の抵抗値を調
整できる、という効果も有している。
【００１０】
【発明の効果】上述のように、本発明の抵抗素子の製造
方法において、抵抗素子の抵抗体となる多結晶シリコン
膜の上に高融点金属シリサイドを堆積させ、抵抗素子の
接続部分にのみ高融点金属シリサイドを残すことによ
り、従来のような、コンタクト開口時のコンタクトの掘
られが無くなり、コンタクト抵抗のバラツキを抑えるこ
とができる。また、抵抗素子の接続部分には高融点金属
シリサイドが形成されているためコンタクト抵抗値自体
も低く抑えることが出来る。更に、抵抗素子の接続部分
に高融点金属シリサイドを残す工程の後に、その工程に
用いたマスクを利用して不純物のイオン注入を行うこと
により、抵抗素子の抵抗値も調整することが出来る。
方法において、抵抗素子の抵抗体となる多結晶シリコン
膜の上に高融点金属シリサイドを堆積させ、抵抗素子の
接続部分にのみ高融点金属シリサイドを残すことによ
り、従来のような、コンタクト開口時のコンタクトの掘
られが無くなり、コンタクト抵抗のバラツキを抑えるこ
とができる。また、抵抗素子の接続部分には高融点金属
シリサイドが形成されているためコンタクト抵抗値自体
も低く抑えることが出来る。更に、抵抗素子の接続部分
に高融点金属シリサイドを残す工程の後に、その工程に
用いたマスクを利用して不純物のイオン注入を行うこと
により、抵抗素子の抵抗値も調整することが出来る。
【図１】本発明の第１の実施形態の半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図２】従来の半導体装置の製造方法を工程順に示す断
面図である。
面図である。
１ 半導体基板
２ 酸化膜
３、２３ 多結晶シリコン膜
４、２４ 抵抗体
５、２５ 層間酸化膜
６、２６ コンタクト
７、２７ 上層配線
２８ 高融点金属シリサイド
２９ 抵抗領域
３０ フォトレジスト
３１ 抵抗電極
３２ イオン注入
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 27/04
Claims (6)
- 【請求項１】 第１絶縁膜上に順にシリコン膜と第１導
電膜とからなる積層膜を形成し、前記積層膜の抵抗体と
なる部分以外の前記積層膜を除去して抵抗体を形成し、
前記抵抗体の抵抗となる領域が露出するように前記抵抗
体を含む前記第１絶縁膜上に第２絶縁膜を形成し、前記
第２絶縁膜をマスクとして前記第１導電膜を除去して残
った前記第１導電膜を前記抵抗体の電極とし、前記第２
絶縁膜をマスクとして前記抵抗体に不純物を導入し、第
２絶縁膜を除去して前記抵抗体を含む前記第１絶縁膜上
に層間絶縁膜となる第３絶縁膜を形成し、前記抵抗体に
導入された前記不純物を活性化する熱処理を施して前記
抵抗体の抵抗値を調整し、前記抵抗体の電極の上の前記
第３絶縁膜の所定領域を除去して抵抗体コンタクトを設
け、前記抵抗体コンタクトに第２導電膜を埋め込むこと
を特徴とする抵抗素子の製造方法。 - 【請求項２】 前記シリコン膜と前記第１導電膜とが、
それぞれ不純物を含むポリシリコン膜と高融点金属シリ
サイド膜である請求項１記載の抵抗素子の製造方法。 - 【請求項３】 前記不純物を含むポリシリコン膜が、化
学的気相成長時に不純物ガスを導入して成長させて得ら
れる、或いは、ノンドープポリシリコン膜に不純物をイ
オン注入して得られる請求項２記載の抵抗素子の製造方
法。 - 【請求項４】 前記シリコン膜と前記第１導電膜とが、
ＭＯＳトランジスタのゲート電極のそれぞれゲートポリ
シリコン膜とゲート金属シリサイド膜と同時に形成され
る請求項１乃至３記載の抵抗素子の製造方法。 - 【請求項５】 前記第２絶縁膜が、レジスト膜である請
求項１乃至４記載の抵抗素子の製造方法。 - 【請求項６】 前記不純物が、イオン注入により前記レ
ジスト膜をマスクとして前記抵抗体に導入される請求項
１乃至５記載の抵抗素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11386799A JP3420104B2 (ja) | 1999-04-21 | 1999-04-21 | 抵抗素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11386799A JP3420104B2 (ja) | 1999-04-21 | 1999-04-21 | 抵抗素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000307060A JP2000307060A (ja) | 2000-11-02 |
| JP3420104B2 true JP3420104B2 (ja) | 2003-06-23 |
Family
ID=14623097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11386799A Expired - Fee Related JP3420104B2 (ja) | 1999-04-21 | 1999-04-21 | 抵抗素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3420104B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004235292A (ja) | 2003-01-29 | 2004-08-19 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US6885280B2 (en) * | 2003-01-31 | 2005-04-26 | Fairchild Semiconductor Corporation | High value split poly p-resistor with low standard deviation |
| JP2009283497A (ja) | 2008-05-19 | 2009-12-03 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| JP2012248814A (ja) * | 2011-05-31 | 2012-12-13 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2012186491A (ja) * | 2012-05-07 | 2012-09-27 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
| JP2014179370A (ja) * | 2013-03-13 | 2014-09-25 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法 |
-
1999
- 1999-04-21 JP JP11386799A patent/JP3420104B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000307060A (ja) | 2000-11-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030318 |
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| S111 | Request for change of ownership or part of ownership |
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