JP2004235292A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】寸法を変更することなく抵抗値を所望の値に調整できる抵抗素子を有する半導体装置を提供する。
【解決手段】半導体基板１上の絶縁膜２上に形成された多結晶シリコン膜３により抵抗素子が形成される。多結晶シリコン膜３には、イオン注入などにより不純物が導入されている。抵抗素子を形成する多結晶シリコン膜３の両端部近傍においては、多結晶シリコン膜３の上面に、コバルトシリサイドなどからなるシリサイド層４およびシリサイド層５が形成されている。一方のシリサイド層５の面積は他方のシリサイド層４の面積に比べて大きい。シリサイド層５の面積を調節することで、多結晶シリコン膜３の形状を変えることなく、シリサイド層４とシリサイド層５との間の距離を調節し、抵抗素子の抵抗値を調整することができる。
【選択図】 図１
【解決手段】半導体基板１上の絶縁膜２上に形成された多結晶シリコン膜３により抵抗素子が形成される。多結晶シリコン膜３には、イオン注入などにより不純物が導入されている。抵抗素子を形成する多結晶シリコン膜３の両端部近傍においては、多結晶シリコン膜３の上面に、コバルトシリサイドなどからなるシリサイド層４およびシリサイド層５が形成されている。一方のシリサイド層５の面積は他方のシリサイド層４の面積に比べて大きい。シリサイド層５の面積を調節することで、多結晶シリコン膜３の形状を変えることなく、シリサイド層４とシリサイド層５との間の距離を調節し、抵抗素子の抵抗値を調整することができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、シリコンからなる抵抗素子を有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
特開２０００−３０７０６０号公報には、多結晶シリコン膜の上面に抵抗電極として高融点金属シリサイド膜を形成し、高融点金属シリサイド膜にコンタクトを通してアルミニウム配線を接続して、多結晶シリコン膜を用いた抵抗素子を形成する技術が記載されている（特許文献１参照）。
【０００３】
特開２０００−３１２９５号公報には、サリサイド層を形成した動作領域および電極を有するトランジスタと、接続部のみに設けられたサリサイド層を備えた抵抗素子とを有し、両サリサイド層が同一工程で形成されている半導体集積回路が記載されている（特許文献２参照）。
【０００４】
【特許文献１】
特開２０００−３０７０６０号公報
【０００５】
【特許文献２】
特開２０００−３１２９５号公報
【０００６】
【発明が解決しようとする課題】
本発明者の検討によれば、半導体装置において、抵抗素子の抵抗値は回路の性能や特性に大きな影響を与える。例えばＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）回路においては、抵抗素子の抵抗値によって波形の振幅が変わるため、動作速度に影響する。また、抵抗素子と容量素子とを使用した発振器においては、発振周波数に影響を与える。更に、終端抵抗として用いた場合、抵抗値の設計からのずれは、インピーダンスマッチング特性を劣化させる。このため、該当の回路を試作し、特性を評価した後で、抵抗素子の抵抗値を調整し、その後半導体装置の量産を行うことで、所望の特性や性能の半導体装置を製造することが可能となる。抵抗値の調整には、抵抗素子を構成するシリコン層の不純物濃度を変えることで抵抗体のシート抵抗を調整する第１の方法や、抵抗素子のレイアウトを変更する第２の方法が考えられる。
【０００７】
第１の方法では、同一の半導体チップ内の全ての抵抗素子の抵抗値が変動してしまうため、特定の回路の抵抗素子の抵抗値だけを変更、調整することは困難である。
【０００８】
第２の方法では、抵抗素子の抵抗体の寸法を変更する必要がある。抵抗素子の形成はトランジスタの形成と同じ工程で行われるため、その後の工程数が多く、抵抗素子の抵抗値を変更した回路の製造に長い時間を要してしまう。また、第２の方法では、トランジスタや受動素子を予め作りこんでおき、配線層のレイアウトを変えて素子間の結線をすることで所望の回路を構成するゲートアレイ方式を採用することは困難である。また、第２の方法では、抵抗素子の抵抗値の変更には、抵抗素子を構成する抵抗体（シリコン層）のレイアウト、抵抗素子と接続するコンタクトのレイアウト、コンタクト接続する配線層のレイアウトなどを変更する必要があり、露光工程で用いられるマスク（露光用マスク）の変更枚数が多いため、製造コストの増大を招いてしまう。
【０００９】
本発明の目的は、寸法を変更することなく抵抗値を調整できる抵抗素子を有する半導体装置およびその製造方法を提供することにある。
【００１０】
本発明の他の目的は、製造コストを低減できる半導体装置およびその製造方法を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明の半導体装置は、シリコンからなる抵抗素子上に第１シリサイド領域と第２シリサイド領域とを形成し、抵抗素子の端部と第１シリサイド領域の第２シリサイド領域に対向する側の端部との間の距離を、抵抗素子の他方の端部と第２シリサイド領域の第１シリサイド領域に対向する側の端部との間の距離よりも大きくしたものである。
【００１４】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１７】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２１】
（実施の形態１）
本実施の形態の半導体装置における抵抗素子を図面を参照して説明する。図１は、本発明の一実施の形態である半導体装置（半導体集積回路装置）における抵抗素子の構造を示す要部断面図であり、図２はその平面図（平面レイアウト図）である。図２のＡ−Ａ線の断面が、図１に対応する。
【００２２】
図１および図２に示されるように、抵抗素子は、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ、シリコン基板）１上に形成された例えば酸化シリコンなどからなる絶縁膜２上に形成された多結晶シリコン（ポリシリコン）膜３により形成されている。抵抗素子を構成する多結晶シリコン膜３のシート抵抗は、例えば数十Ω／□〜数千Ω／□程度の範囲内で所望の値（抵抗値）となるように、イオン注入などによる多結晶シリコン膜３中への不純物の導入量（不純物密度）が調整されている。
【００２３】
抵抗素子を形成する多結晶シリコン膜３の両端部近傍においては、多結晶シリコン膜３の表面（上面）上に、シリサイド層（シリサイド領域、サリサイド層）４およびシリサイド層（シリサイド領域、サリサイド層）５が形成されている。シリサイド層４，５は、例えば、高融点金属に属するコバルト（Ｃｏ）と珪素（Ｓｉ）との化合物であるコバルトシリサイド（ＣｏＳｉ２）で形成される。シリサイド層４，５の他の材料として、他の高融点金属と珪素（Ｓｉ）との化合物、例えば、チタンシリサイド（ＴｉＳｉ２）、タングステンシリサイド（ＷＳｉ２）、モリブデンシリサイド（ＭｏＳｉ２）、タンタルシリサイド（ＴａＳｉ２）などを用いることもできる。シリサイド層４，５のシート抵抗は、例えば数Ω／□〜十数Ω／□程度であり、多結晶シリコン膜３のシート抵抗に比べて小さい。
【００２４】
多結晶シリコン膜３の表面（上面）のうちのシリサイド層４，５が形成されていない領域は、相対的に薄い絶縁膜６で覆われている。また、例えば酸化シリコンなどからなる相対的に厚い絶縁膜（層間絶縁膜）７が半導体基板１上に多結晶シリコン膜３、シリサイド層４，５および絶縁膜６を覆うように形成されている。絶縁膜７に形成されたコンタクトホール８に埋め込まれたプラグ（コンタクト部）９を介して、シリサイド層４，５は絶縁膜７上に形成された電極（配線）１０と電気的に接続されている。電極１０は、例えば、チタン膜１０ａのような高融点金属膜と、窒化チタン膜１０ｂのような高融点金属窒化膜と、アルミニウム（Ａｌ）単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜、すなわちアルミニウム膜１０ｃと、チタン膜１０ｄのような高融点金属膜と、窒化チタン膜１０ｅのような高融点金属窒化膜との積層膜からなる。
【００２５】
本実施の形態では、シリサイド層４の形状とシリサイド層５の形状とが異なり、一方のシリサイド層５の面積は他方のシリサイド層４の面積に比べて大きい。このシリサイド層５の面積を調節することで、多結晶シリコン膜３の形状（パターン形状、例えば多結晶シリコン膜３の延在方向の長さ（長辺方向の長さ）Ｌ０）を変えることなく、シリサイド層４とシリサイド層５との間の距離（シリサイド層４のシリサイド層５に対向する側の端部４ａとシリサイド層５のシリサイド層４に対向する側の端部５ａとの間の距離）Ｌ１を調整することが可能である。
【００２６】
図１および図２に示される抵抗素子（全体）の抵抗値Ｒ０は、多結晶シリコン膜３の抵抗値、シリサイド層４，５の抵抗値、および多結晶シリコン膜３とシリサイド層４，５との接触抵抗値により構成され、次の式で与えられる。
【００２７】
Ｒ０＝ＲＳ１×Ｌ１／Ｗ１＋ＲＳ２×Ｌ２／Ｗ１＋Ｒ０×２／Ｗ１
ここで、ＲＳ１は多結晶シリコン膜３のシート抵抗（Ω／□）に対応する。ＲＳ２は、シリサイド層４，５のシート抵抗（Ω／□）に対応する。Ｌ１は、シリサイド層４とシリサイド層５との間の距離（最近接距離）に対応する。Ｌ２は、シリサイド層４の多結晶シリコン膜３の延在方向（長辺方向）に沿った方向の距離Ｌ３に対して（を基準とした）、シリサイド層５の多結晶シリコン膜３の延在方向（長辺方向）に沿った方向の距離（長さ）Ｌ４の増大量に対応する。すなわち、Ｌ２は、シリサイド層５の多結晶シリコン膜３の延在方向に沿った方向の距離（長さ）Ｌ４とシリサイド層４の多結晶シリコン膜３の延在方向に沿った方向の距離（長さ）Ｌ３との差（の絶対値）（Ｌ２＝Ｌ４−Ｌ３またはＬ２＝｜Ｌ４−Ｌ３｜）に対応する。Ｗ１は、抵抗素子（多結晶シリコン膜３）の幅（多結晶シリコン膜３の延在方向に垂直な方向の幅）に対応する。ＲＣＯは、抵抗素子（多結晶シリコン膜３）と電極（配線）１０との接続抵抗に対応する。ＲＣＯは、抵抗素子の幅Ｗ１に比例する値であり、シリサイド層４，５と多結晶シリコン膜３との接触抵抗が主な要素となる。
【００２８】
多結晶シリコン膜３のシート抵抗ＲＳ１は、シリサイド層４，５のシート抵抗ＲＳ２と比べて、相対的に大きな値（例えば数十倍〜数百倍）である。このため、距離Ｌ１と距離Ｌ２との和（Ｌ１＋Ｌ２）を一定にしながらも、その割合（Ｌ２／（Ｌ１＋Ｌ２））を変えることで、抵抗素子の抵抗値Ｒ０を所望の値に調整することができる。例えば、距離Ｌ１と距離Ｌ２との和（Ｌ１＋Ｌ２）を一定にしながら距離Ｌ２を大きくすれば（すなわちシリサイド層５の面積をより大きくすることによりシリサイド層５の端部５ａの位置をシリサイド層４の端部４ａに近づければ）、抵抗素子の抵抗値Ｒ０は減少する。また、距離Ｌ１と距離Ｌ２との和（Ｌ１＋Ｌ２）を一定にしながら距離Ｌ２を小さくすれば（すなわちシリサイド層５の面積をより小さくすることによりシリサイド層５の端部５ａの位置をシリサイド層４の端部４ａから遠ざければ）、抵抗素子の抵抗値Ｒ０は増大する。
【００２９】
距離Ｌ１と距離Ｌ２との和（Ｌ１＋Ｌ２）を一定にしながら距離Ｌ２を変更することにより抵抗素子の抵抗値Ｒ０を変更できるので、抵抗素子の抵抗値Ｒ０を調整（変更）するに際して多結晶シリコン膜３の形状（パターン形状）を変える必要はない。例えば多結晶シリコン膜３の延在方向の長さ（長辺方向の長さ）Ｌ０を変える必要はない。また、電極（配線）１０に接続するためのコンタクトホール８やプラグ９（コンタクト部）の位置を変える必要もない。また、電極（配線）１０の形状（パターン形状）を変える必要もない。シリサイド層５の形状（パターン形状）を変えることで、抵抗素子の抵抗値Ｒ０を変更できるので、抵抗素子の抵抗値Ｒ０を調整するために必要なマスク（露光用マスク）変更枚数は、シリサイド層４，５を形成するために使用するマスク（露光用マスク）、例えば絶縁膜６のパターニング用のマスク（露光用マスク）のみである。抵抗素子の抵抗値を調整（変更）するに際して、コンタクトホール８形成用のマスク（露光用マスク）や電極（配線）１０形成用のマスク（露光用マスク）は変える必要がない。本実施の形態では、抵抗素子の多結晶シリコン膜３の形状（パターン形状）を変えることなく、シリサイド層５の面積を変えてシリサイド層５の端部５ａの位置を変更することで、抵抗素子の抵抗値Ｒ０を変える（調整する）ことができる。
【００３０】
本実施の形態においては、抵抗素子の抵抗値を増大させるためには、シリサイド層５の面積を減少させ（それによってシリサイド層５の端部５ａの位置をシリサイド層４の端部４ａから遠ざけ）、抵抗素子の抵抗値を減少させるためには、シリサイド層５の面積を増大させ（それによってシリサイド層５の端部５ａの位置をシリサイド層４の端部４ａに近づけ）る。抵抗素子の抵抗値の設計値からのずれは半導体装置（半導体集積回路装置）の特性に大きな影響を与え得るが、最初の試作の段階から設計値通りの抵抗値を実現することは容易ではなく、回路（半導体装置）を試作し、特性を評価した後で、抵抗素子の抵抗値を調整することで、所望の特性や性能の半導体装置を製造することが可能となる。試作の前の段階において抵抗素子の抵抗値を後で増大させるか減少させるか判断するのは容易ではない。このため、試作の段階では、一方のシリサイド層５の面積を相対的に大きめに形成しておき、特性評価後にシリサイド層５の面積を増大または減少させて抵抗素子の抵抗値を減少または増大できるようにしておくことが好ましい。これにより、抵抗素子の抵抗値の変更の自由度（設計の自由度）が増大する。シリサイド層５の面積をシリサイド層４の面積に対してどの程度大きくしておくかは、抵抗素子の抵抗値の変更予想範囲（ぶれ幅）により決めることができるが、例えば距離Ｌ２（すなわち距離Ｌ４と距離Ｌ３との差の絶対値）をシリサイド層４とシリサイド層５との間の距離（最近接距離）Ｌ１の５％以上（すなわち（Ｌ２／Ｌ１）×１００≧５）とすれば好ましく、１０％以上であればより好ましい。これにより、抵抗素子の抵抗値を所望の値に的確に変更することができ、所望の特性を有する半導体装置の製造（量産）をより容易に実現できる。
【００３１】
上記のように、本実施の形態では、一方のシリサイド層５の面積を他方のシリサイド層４の面積よりも大きくしている。従って、抵抗素子を構成する多結晶シリコン膜３の端部（多結晶シリコン膜３のシリサイド層４形成側の短辺）３ａとシリサイド層４のシリサイド層５に対向する側の端部４ａとの間の距離よりも、抵抗素子を構成するための多結晶シリコン膜３の他方の端部（多結晶シリコン膜３のシリサイド層５形成側の短辺）３ｂとシリサイド層５のシリサイド層４に対向する側の端部５ａとの間の距離を大きくしている。そして、シリサイド層４に対向するシリサイド層５の端部５ａ位置を変更することで、シリサイド層４，５間の距離（最近接距離）Ｌ１を調節し、抵抗素子の抵抗値を所望の値に調整することができる。上記のように、抵抗素子を構成するための多結晶シリコン膜３の端部３ｂとシリサイド層５の端部５ａとの間の距離（Ｌ４に対応）と、抵抗素子を構成する多結晶シリコン膜３の端部３ａとシリサイド層４の端部４ａとの間の距離（Ｌ３に対応）との差（Ｌ２に対応）（または差の絶対値）を、シリサイド層４，５間の距離（最近接距離）Ｌ１の５％以上とすれば好ましく、１０％以上であればより好ましい。これにより、抵抗素子の抵抗値を所望の値に的確に変更することができ、所望の特性を有する半導体装置の製造（量産）をより容易に実現できる。
【００３２】
次に、図１および図２に示される本実施の形態の抵抗素子の製造工程について説明する。図３〜図１０は、本実施の形態の抵抗素子の製造工程中の要部断面図である。
【００３３】
図３に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１上に、例えば酸化シリコン膜などからなる絶縁膜２を形成する。絶縁膜２は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法または酸化処理（熱酸化法）などにより形成することができ、その膜厚は例えば３５０ｎｍ程度である。また、絶縁膜２として、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法またはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄｉｚａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ ）法などにより形成した素子分離領域を用いてもよい。
【００３４】
次に、絶縁膜２上に多結晶シリコン（ポリシリコン）膜３を例えばＣＶＤ法などを用いて堆積（形成）する。多結晶シリコン膜３の膜厚は、例えば２００ｎｍ程度である。それから、多結晶シリコン膜３のシート抵抗を調節するために、イオン注入（イオン打ち込み）などを用いて多結晶シリコン膜３中に不純物を導入する。例えば、多結晶シリコン膜３にホウ素（Ｂ）などを１．５×１０１５／ｃｍ２の注入量（ドーズ量）で２５ｋｅＶのエネルギー条件（注入エネルギー）でイオン注入する。
【００３５】
次に、多結晶シリコン膜３を、フォトリソグラフィ法およびドライエッチング法を用いてパターニング（パターン化、加工）する。すなわち、多結晶シリコン膜３上にフォトレジスト膜を形成し、露光用マスクを用いてフォトレジスト膜を露光して現像することにより、図示しないフォトレジストパターンを多結晶シリコン膜３上に形成し、そのフォトレジストパターンをエッチングマスクとして用いて多結晶シリコン膜３をドライエッチングすることにより、多結晶シリコン膜３を所定のパターンにパターニングする。その後、フォトレジストパターンはアッシングなどにより除去される。このようにして、多結晶シリコン膜３が所定（所望）の形状にパターニングされ、図３の構造が得られる。
【００３６】
次に、図４に示されるように、半導体基板１上に、パターニングされた多結晶シリコン膜３を覆うように、例えば窒化シリコン膜または酸化シリコン膜などからなる絶縁膜６を形成する。絶縁膜６は、例えばＣＶＤ法を用いて形成でき、その膜厚は例えば１００ｎｍ程度である。
【００３７】
次に、図５に示されるように、絶縁膜６を、フォトリソグラフィ法およびドライエッチング法を用いてパターニングする。この際、多結晶シリコン膜３の上面のシリサイド層４，５が形成されない領域上には絶縁膜６が残存し、それ以外の領域、すなわち多結晶シリコン膜３の上面のシリサイド層４，５が形成されるべき領域上には絶縁膜６が残存しないように（絶縁膜６が除去されるように）、絶縁膜６をパターニングする。このときエッチングマスクとして用いられる図示しないフォトレジストパターンを形成するための露光工程のマスク（露光用マスク）を変更してパターニングされた絶縁膜６の形状を変更すれば、多結晶シリコン膜３上のシリサイド層４，５の形成位置を変更でき、形成される抵抗素子の抵抗値を変更することができる。絶縁膜６のパターニングの後、例えば１０００℃程度で１秒程度の熱処理を行って、多結晶シリコン膜３中にイオン注入した不純物を活性化させる。
【００３８】
次に、図６に示されるように、半導体基板１上に、多結晶シリコン膜３および絶縁膜６を覆うように、コバルト膜などからなる金属膜１２を堆積する。金属膜１２は、例えばスパッタリング法を用いて形成でき、その膜厚は例えば１０ｎｍ程度である。
【００３９】
次に、図７に示されるように、例えば窒素雰囲気中で５００℃程度で６０秒程度の熱処理を行って、多結晶シリコン膜３の絶縁膜６で覆われていない部分と、そこに接触する金属膜１２とを反応させてシリサイド層（サリサイド層）４，５を形成する。例えば、金属膜１２がコバルト膜からなる場合は、シリサイド層４，５として、コバルトシリサイド層が形成される。シリサイド層４，５の膜厚は、例えば数十ｎｍ程度であり、シリサイド層４，５の下には未反応の多結晶シリコン膜３が残存する。
【００４０】
次に、図８に示されるように、未反応の金属層１２は、ウエットエッチング法などにより除去され、シリサイド層４，５が多結晶シリコン膜３上に残存する。
【００４１】
次に、図９に示されるように、半導体基板１上に、多結晶シリコン膜３、絶縁膜６およびシリサイド層４，５を覆うように、絶縁膜７が形成される。絶縁膜７は、例えば、酸化シリコン膜などの単層構造または、相対的に薄い（例えば膜厚１００ｎｍ程度の）窒化シリコン膜および相対的に厚い（例えば膜厚１３００ｎｍ程度の）酸化シリコン膜の積層膜とすることができる。
【００４２】
次に、必要に応じて絶縁膜７の上面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などを用いて平坦化する。それから、フォトリソグラフィ法およびドライエッチング法を用いて絶縁膜７を選択的に除去して、絶縁膜７にコンタクトホール８を形成する。コンタクトホール８の底部では、シリサイド層４，５の一部が露出される。
【００４３】
次に、図１０に示されるように、コンタクトホール内８に、タングステン（Ｗ）などからなるプラグ９が形成される。プラグ９は、例えば、コンタクトホール８の内部を含む絶縁膜７上にバリア膜として例えば窒化チタン膜を形成した後、タングステン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって窒化チタン膜上にコンタクトホール８を埋めるように形成し、絶縁膜７上の不要なタングステン膜および窒化チタン膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法またはエッチバック法などによって除去することにより形成される。
【００４４】
次に、プラグ９が埋め込まれた絶縁膜上に、電極（配線）１０が形成される。例えば、プラグ９が埋め込まれた絶縁膜７上に、チタン膜１０ａのような高融点金属膜と、窒化チタン膜１０ｂのような高融点金属窒化膜と、アルミニウム（Ａｌ）単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜、すなわちアルミニウム膜１０ｃと、チタン膜１０ｄのような高融点金属膜と、窒化チタン膜１０ｅのような高融点金属窒化膜とを順に形成し、フォトリソグラフィ法などによって所定のパターンに加工して電極（配線）１０を形成する。電極（配線）１０は、プラグ９を介してシリサイド層４，５と電気的に接続されている。電極（配線）１０は、上記のようなアルミニウム配線（電極）に限定されず種々変更可能であり、例えばアルミニウム（Ａｌ）またはアルミニウム合金などの単体膜からなるアルミニウム配線（電極）や、タングステン配線（電極）、あるいは銅配線（電極）とすることもできる。このようにして本実施の形態における抵抗素子が形成される。その後、絶縁膜７上に、電極（配線）１０を覆うように、層間絶縁膜が形成され、必要に応じてスルーホールおよびそこに埋め込まれるプラグが形成され、更に電極（配線）１０に電気的に接続する上層配線が形成されるが、ここではその説明は省略する。
【００４５】
図１に示される抵抗素子では、抵抗素子を構成するシリコン層として、多結晶シリコン膜３を用いている。他の形態として、多結晶シリコン膜３の代わりに、半導体基板内に（イオン注入などにより）不純物を導入して形成した不純物拡散層（不純物を導入した単結晶シリコン層）を用いて抵抗素子を形成することもできる。図１１は、半導体基板１内に不純物を導入して形成した不純物拡散層により形成した抵抗素子を示す断面図であり、図１に対応する断面が示されている。
【００４６】
図１１に示されるように、ｐ型の単結晶シリコンなどからなる半導体基板１には酸化シリコンなどからなる素子分離領域２１が例えばＳＴＩ（Ｓｈａｌｌｏｗ ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）法またはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄｉｚａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ ）法などにより形成されており、ｎ型ウエル２２が例えばリンなどの不純物をイオン注入することなどによって形成されている。それから、ｎ型ウエル２２にリンなどの不純物をイオン注入（導入）することなどにより、ｐ型半導体領域（不純物拡散層）２３が形成されている。このｐ型半導体領域２３により、抵抗素子が形成される。抵抗素子を形成するｐ型半導体領域２３の両端部近傍においては、ｐ型半導体領域２３の表面（上面）上に、図１における多結晶シリコン膜３の上面に形成したシリサイド層４，５と同様のシリサイド層２４，２５が同様の手法により形成されている。ｐ型半導体領域２３の上面のうちのシリサイド層２４，２５が形成されていない領域は、絶縁膜２６で覆われている。他の構成（絶縁膜７、コンタクトホール８、プラグ９および電極１０）は図１の抵抗素子とほぼ同様であるのでここではその説明は省略する。図１１の抵抗素子の場合も、図１の抵抗素子の場合と同様に、一方のシリサイド層２５の面積を他方のシリサイド層２４の面積より大きくし、そのシリサイド層２５の面積を調節することで、シリサイド層２５の端部（シリサイド層２４に対抗する側の端部）２５ａの位置を変更する。これにより、シリサイド層２４の端部（シリサイド層２５に対抗する側の端部）２４ａとシリサイド層２５の端部２５ａとの間の距離Ｌ１（すなわちシリサイド層２４，２５に挟まれた部分のｐ型半導体領域２３の長さ）を調節し、抵抗素子の抵抗値を所望の値に調整することができる。
【００４７】
上記のように、シリサイド（サリサイド）構造を適用した抵抗素子の抵抗値は、シリサイド層で挟まれた抵抗体（シリコン層、多結晶シリコン膜、単結晶シリコン層）の抵抗値と、シリサイド層に接続されたコンタクトの接続抵抗とによって構成されている。本実施の形態では、シリサイド層の面積を変えてシリサイド層で挟まれた抵抗体（シリコン層、例えば多結晶シリコン膜または不純物を導入した単結晶シリコン層）の抵抗値を変えることで、抵抗素子の抵抗値の調整を可能とする。このため、寸法（サイズ）を変更することなく抵抗値が変更できる抵抗素子を提供できる。一般にトランジスタと同時に形成される抵抗体を形成するマスク（露光用マスク）を変更する必要がない。また、抵抗値を変更した抵抗素子を搭載した回路（半導体集積回路装置、半導体装置）の製造に要する時間を短縮できる。
【００４８】
また、抵抗素子を形成する抵抗体およびトランジスタを回路設計前に予め作り込んでおき、回路設計後にシリサイド層形成（加工）用のマスク（露光用マスク）および配線層形成（加工）用のマスク（露光用マスク）を作ることで所望の回路を構成（形成）するゲートアレイ方式を採用した半導体装置（半導体集積回路装置）を実現することが可能となる。これは、抵抗体（抵抗素子）の抵抗値が、シリサイド層形成用のマスク（露光用マスク）の変更により調整できるためである。
【００４９】
更に、本実施の形態により、抵抗素子の抵抗値の変更に必要となるマスク（露光用マスク）枚数を削減し、マスク（露光用マスク）の変更費用を低減することができる。これは、抵抗体（抵抗素子）の抵抗値の調整が、シリサイド層形成用のマスク（露光用マスク）を変更することで可能となるためである。
【００５０】
本実施の形態の抵抗素子は他の半導体素子（例えばバイポーラトランジスタまたはＭＩＳＦＥＴなど）の製造工程において形成することもできる。例えば、半導体装置において抵抗素子を構成する多結晶シリコン膜は、半導体装置においてバイポーラトランジスタのベース電極を構成する多結晶シリコン膜と同層とすることができる。そのような半導体装置の製造工程を図面を参照して説明する。図１２〜図１６は、本実施の形態の半導体装置（半導体集積回路装置）の製造工程中の要部断面図である。なお、ここでその製造工程を説明する半導体装置は、例えば抵抗素子、バイポーラトランジスタ、ｎチャネル型ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）およびｐチャネル型ＭＩＳＦＥＴを有している。
【００５１】
図１２に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１の主面に、素子分離領域３１が形成される。素子分離領域３１は酸化シリコンなどからなり、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法またはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄｉｚａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ ）法などにより形成される。例えば半導体基板１に素子分離用の溝を形成し、その溝に酸化シリコン膜などを埋め込んでからＣＭＰ法などにより平坦化することにより素子分離領域３１を形成することができる。
【００５２】
次に、図１３に示されるように、半導体基板１に、その主面から所定の深さに渡ってｐ型ウエル３２およびｎ型ウエル３３，３４を形成する。ｐ型ウエル３２は、例えばホウ素などの不純物をイオン注入することなどによって形成され、ｎ型ウエル３３，３４は、例えばリンなどの不純物をイオン注入することなどによって形成される。
【００５３】
次に、ＭＩＳＦＥＴ形成予定領域に、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を形成する。まず、ｐ型ウエル３２およびｎ型ウエル３３の表面にゲート絶縁膜３５が形成される。ゲート絶縁膜３５は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００５４】
次に、ｐ型ウエル３２およびｎ型ウエル３３のゲート絶縁膜３５上にゲート電極３６が形成される。例えば、半導体基板１上に多結晶シリコン（ポリシリコン）膜を形成し、その多結晶シリコン膜に不純物（ｎチャネル型ＭＩＳＦＥＴ形成予定領域では例えばリン（Ｐ）など、ｐチャネル型ＭＩＳＦＥＴ形成予定領域では例えばホウ素（Ｂ）など）をイオン注入して低抵抗の半導体膜とし、その多結晶シリコン膜をフォトリソグラフィ法およびドライエッチング法によってパターニング（パターン化、加工）することにより、多結晶シリコン膜からなるゲート電極３６を形成することができる。
【００５５】
次に、ｐ型ウエル３２のゲート電極３６の両側の領域にリンなどの不純物をイオン注入することにより、ｎ−型半導体領域（不純物拡散層）３７が形成され、ｎ型ウエル３３のゲート電極３６の両側の領域にホウ素などの不純物をイオン注入することにより、ｐ−型半導体領域（不純物拡散層）３８が形成される。
【００５６】
次に、ゲート電極３６の側壁上に、例えば酸化シリコンなどからなる側壁スペーサまたはサイドウォール３９が形成される。サイドウォール３９は、例えば、半導体基板１上に酸化シリコン膜を堆積し、この酸化シリコン膜を異方性エッチングすることによって形成することができる。
【００５７】
サイドウォール３９の形成後、ｎ＋型半導体領域（不純物拡散層または）４０（ソース、ドレイン）が、例えば、ｐ型ウエル３２のゲート電極３６およびサイドウォール３９の両側の領域にリンなどの不純物をイオン注入することにより形成され、ｐ＋型半導体領域（不純物拡散層）４１（ソース、ドレイン）が、例えば、ｎ型ウエル３３のゲート電極３６およびサイドウォール３９の両側の領域にホウ素などの不純物をイオン注入することにより形成される。ｎ＋型半導体領域４０は、ｎ−型半導体領域３７よりも不純物濃度が高く、ｐ＋型半導体領域４１は、ｐ−型半導体領域３８よりも不純物濃度が高く、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が形成される。
【００５８】
このようにして、ｎチャネル型ＭＩＳＦＥＴ４２とｐチャネル型ＭＩＳＦＥＴ４３が形成される。
【００５９】
次に、バイポーラトランジスタ形成予定領域にバイポーラトランジスタを形成する。なお、ＭＩＳＦＥＴ形成領域（ｎチャネル型ＭＩＳＦＥＴ４２およびｐチャネル型ＭＩＳＦＥＴ４３の形成領域）では、バイポーラトランジスタ形成工程で形成された材料膜は、その材料膜のパターニング工程において除去され得る。
【００６０】
まず、図１４に示されるように、半導体基板１上に、例えば酸化シリコン膜などからなる絶縁膜５１を形成（堆積）する。絶縁膜５１の膜厚は、例えば１００ｎｍ程度である。それから、絶縁膜５１をフォトリソグラフィ法およびドライエッチング法を用いてパターニングし、バイポーラトランジスタの形成予定領域を開口する。
【００６１】
次に、半導体基板１上に絶縁膜５２を形成する。絶縁膜５２は、例えば窒化シリコン膜の単体膜、または酸化シリコン膜と窒化シリコン膜との積層膜などからなる。絶縁膜５２の膜厚は例えば６０ｎｍ程度である。それから、半導体基板１上に、抵抗素子およびバイポーラトランジスタのベース電極形成用の共通の多結晶シリコン（ポリシリコン）膜５３を堆積する。多結晶シリコン膜５３の膜厚は、例えば１５０ｎｍ程度である。そして、多結晶シリコン膜５３のシート抵抗を調整するために、イオン注入法などを用いて多結晶シリコン膜５３に不純物を導入する。このときのイオン注入の条件は、例えば、ホウ素（Ｂ）を１．５×１０１５／ｃｍ２程度の注入量（ドーズ量）で２５ｋｅＶ程度のエネルギー条件（注入エネルギー）でイオン注入する。なお、多結晶シリコン膜５３全体へのイオン注入を行って、多結晶シリコン膜５３のうちの抵抗素子を構成する部分のシート抵抗と多結晶シリコン膜５３のうちのベース電極を構成する部分のシート抵抗とを同じ値にすることもできるが、抵抗素子形成予定領域とバイポーラトランジスタのベース電極形成予定領域とで、多結晶シリコン膜５３へのイオン注入の条件（不純物の種類、注入量または注入エネルギーなど）を変えて、多結晶シリコン膜５３の抵抗素子を構成する部分のシート抵抗とベース電極を構成する部分のシート抵抗とを異なるものとすることもできる。
【００６２】
次に、半導体基板１上に絶縁膜５４を形成する。絶縁膜５４は、例えば２００ｎｍ程度の膜厚の酸化シリコン膜の単体膜、または例えば５０ｎｍ程度の膜厚の窒化シリコン膜と例えば２００ｎｍ程度の膜厚の酸化シリコン膜との積層膜などからなる。それから、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜５４および多結晶シリコン膜５３をパターニング（加工）し、バイポーラトランジスタのベース電極（ベース引出し電極）５３ａと抵抗素子用の多結晶シリコン（ポリシリコン）膜５３ｂとを形成する。これにより、図１４の構造が得られる。
【００６３】
次に、バイポーラトランジスタのベース領域形成予定領域における絶縁膜５４および多結晶シリコン膜５３の開口部６０の側壁にサイドウォール（側壁スペーサ）６１を形成した後、開口部６０の底部で絶縁膜５２をエッチングして除去する。この際、開口部６０の底部で絶縁膜５２はサイドエッチングされる。それから、エピタキシャル結晶成長法などを用いて、例えばシリコンゲルマニウムなどからなるベース領域６２を形成する。ベース領域６２は、イオン注入法を用いて形成することもできる。それから、必要に応じて、ｎ型半導体領域６３をイオン注入法などにより形成する。そして、サイドウォール６１の側壁上に更にサイドウォール（第２のサイドウォール）を形成して、サイドウォール６１の厚みを厚くした後、半導体基板１上に、バイポーラトランジスタのエミッタ電極（エミッタ引き出し電極）６４形成用の、例えばリン（Ｐ）またはヒ素（Ａｓ）などの不純物を含んだ多結晶シリコン（ポリシリコン）膜を堆積する。それから、フォトリソグラフィ法およびドライエッチング法を用いてその多結晶シリコン膜および絶縁膜５４をパターニングして、エミッタ電極（エミッタ引き出し電極）６４を形成する。そして、例えば１０００℃程度で例えば１秒程度の熱処理を施すことにより、エミッタ電極６４を構成する多結晶シリコン膜からベース領域６２中に不純物を拡散させることによって、バイポーラトランジスタのエミッタ領域６５を形成する。なお、他の形態として、ベース電極５３ａではなくエミッタ電極６４を構成する多結晶シリコン膜により抵抗素子を構成する多結晶シリコン膜５３ｂを形成し、抵抗素子を構成する多結晶シリコン膜５３ｂをバイポーラトランジスタのエミッタ電極６４を構成する多結晶シリコン膜と同層とすることもできる。
【００６４】
次に、絶縁膜５４を、フォトリソグラフィ法およびドライエッチング法を用いて、その上にシリサイド層を形成すべきでないシリコン領域（多結晶シリコン膜または単結晶シリコン層）上にだけ残存させ、他の領域の絶縁膜５４を除去する。その後、例えばコバルト膜などからなる金属膜を半導体基板１上に堆積し、熱処理を行って金属膜とその下のシリコンとを反応させてコバルトシリサイドなどからなるシリサイド層（サリサイド層）７０を形成する。その後、未反応の金属膜はウエットエッチングなどにより除去する。これにより、抵抗素子を構成する多結晶シリコン膜５３ｂ、バイポーラトランジスタのベース電極５３ａを構成する多結晶シリコン膜、エミッタ電極６４を構成する多結晶シリコン膜、コレクタ引出し領域、ＭＩＳＦＥＴのゲート電極３６を構成する多結晶シリコン膜およびソース・ドレインとしての不純物拡散層（ｎ＋型半導体領域４０およびｐ＋型半導体領域４１）上にシリサイド層（サリサイド層）７０が形成される。このようにして、図１５の構造が得られる。
【００６５】
その後、図１６に示されるように、半導体基板１上に例えば酸化シリコン膜（または相対的に薄い窒化シリコン膜と相対的に厚い酸化シリコン膜との積層膜）などからなる絶縁膜７１が形成され、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜７１にコンタクトホール７２が形成される。それから、コンタクトホール７２を埋めるプラグ７３が形成され、プラグ７３を介して抵抗素子、ＭＩＳＦＥＴまたはバイポーラトランジスタに電気的に接続する電極（配線）７４が絶縁膜上に形成される。
【００６６】
このようにして、抵抗素子、バイポーラトランジスタおよびＭＩＳＦＥＴを有する半導体装置（半導体集積回路装置）を製造することができる。なお、図１６において形成された抵抗素子は、図１の抵抗素子に対応する。すなわち、図１６において抵抗素子を構成する多結晶シリコン膜５３ｂおよびその上面に形成された２つのシリサイド層７０は、図１における多結晶シリコン膜３およびシリサイド層４，５に対応する。このため、抵抗素子を構成する多結晶シリコン膜５３ｂ上に形成された２つのシリサイド層７０の面積および位置関係は、上記抵抗素子を構成する多結晶シリコン膜３上に形成されるシリサイド層４，５の面積および位置関係と同様である。
【００６７】
半導体装置の抵抗素子を構成する多結晶シリコン膜５３ｂを、半導体装置のバイポーラトランジスタのベース電極５３ａを構成する多結晶シリコン膜（またはエミッタ電極６４を構成する多結晶シリコン膜）と同層とすることで、バイポーラトランジスタの製造工程において抵抗素子も製造でき、半導体装置の製造工程数を低減し、半導体装置の製造コストを低減することが可能となる。
【００６８】
上記実施の形態では、半導体装置の抵抗素子を構成する多結晶シリコン膜は、半導体装置のバイポーラトランジスタのベース電極を構成する多結晶シリコン膜（またはエミッタ電極６４を構成する多結晶シリコン膜）と同層としたが、他の形態として、半導体装置の抵抗素子を構成する多結晶シリコン膜を、半導体装置のＭＩＳＦＥＴのゲート電極を構成する多結晶シリコン膜と同層とすることもできる。
【００６９】
図１７および図１８は、半導体装置の抵抗素子を構成する多結晶シリコン膜を、半導体装置のＭＩＳＦＥＴのゲート電極を構成する多結晶シリコン膜と同層とした場合の半導体装置の製造工程中の要部断面図である。
【００７０】
図１７に示されるように、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのゲート電極３６形成用の多結晶シリコン（ポリシリコン）膜を形成し、必要に応じた不純物をイオン注入した後、その多結晶シリコン膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングする際に、ゲート電極３６を構成する多結晶シリコン（ポリシリコン）膜３６ａとともに、抵抗素子形成予定領域に抵抗素子を構成する多結晶シリコン（ポリシリコン）膜８１が残存するように多結晶シリコン膜をパターニングする。従って、抵抗素子を構成する多結晶シリコン膜８１は、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのゲート電極３６を構成する多結晶シリコン膜３６ａは、同層の多結晶シリコン膜により形成される。なお、多結晶シリコン膜全体へのイオン注入を行って抵抗素子を構成する多結晶シリコン膜８１のシート抵抗とゲート電極３６を構成する多結晶シリコン膜３６ａのシート抵抗とを同じ値にすることもできるが、抵抗素子形成予定領域とＭＩＳＦＥＴのゲート電極形成予定領域とで、多結晶シリコン膜へのイオン注入の条件（不純物の種類、注入量または注入エネルギーなど）を変えて、抵抗素子を構成する多結晶シリコン膜８１のシート抵抗とゲート電極３６を構成する多結晶シリコン膜３６ａのシート抵抗とを異なるものとすることもできる。
【００７１】
次に、サイドウォール３９やＭＩＳＦＥＴのソース・ドレインとしての不純物拡散層（ｎ＋型半導体領域４０およびｐ＋型半導体領域４１）を形成してｎチャネル型ＭＩＳＦＥＴ４２およびｐチャネル型ＭＩＳＦＥＴ４３を形成した後、図１４〜図１６の工程とほぼ同様にしてバイポーラトランジスタを形成するなどして、図１８に示されるような構造が得られる。この際、ＭＩＳＦＥＴのゲート電極３６の形成時に既に抵抗素子を構成する多結晶シリコン膜８１は形成されているので、上記実施の形態のようにベース電極５３ａを構成する多結晶シリコン膜５３のパターニング時に抵抗素子用の多結晶シリコン膜パターンを形成する必要はない。なお、多結晶シリコン膜８１上には、シリサイド層を形成しない領域を覆う絶縁膜８２が形成される。その後、バイポーラトランジスタのベース電極５３ａを構成する多結晶シリコン膜、エミッタ電極６４を構成する多結晶シリコン膜およびコレクタ引出し領域、ＭＩＳＦＥＴのゲート電極３６を構成する多結晶シリコン膜およびソース・ドレインとしての不純物拡散層（ｎ＋型半導体領域４０およびｐ＋型半導体領域４１）、および抵抗素子を構成する多結晶シリコン膜８１上に、シリサイド層７０が形成される。
【００７２】
図１８の構造は、抵抗素子をＭＩＳＦＥＴのゲート電極３６を構成する多結晶シリコン膜と同層の多結晶シリコン膜８１を用いて形成したこと以外は、図１６の構造にほぼ対応する。また、図１８において形成された抵抗素子は、図１の抵抗素子に対応し、抵抗素子を構成する多結晶シリコン膜８１上に形成される２つのシリサイド層７０の面積および位置関係は、上記抵抗素子を構成する多結晶シリコン膜３上に形成されるシリサイド層４，５の面積および位置関係と同様である。
【００７３】
半導体装置の抵抗素子を構成する多結晶シリコン膜８１を、半導体装置のＭＩＳＦＥＴのゲート電極３６を構成する多結晶シリコン膜３６ａと同層とすることで、ＭＩＳＦＥＴの製造工程において抵抗素子も製造でき、半導体装置の製造工程数を低減し、半導体装置の製造コストを低減することが可能となる。
【００７４】
また、更に他の形態として、半導体装置の抵抗素子を構成するシリコン層を、半導体装置のＭＩＳＦＥＴのソース・ドレインを構成する不純物拡散層と同層とすることもできる。図１９および図２０は、半導体装置の抵抗素子を構成するシリコン層を、半導体装置のＭＩＳＦＥＴのソース・ドレインを構成する不純物拡散層（半導体領域）と同層とした場合の半導体装置の製造工程中の要部断面図である。
【００７５】
図１９に示されるように、ＭＩＳＦＥＴのゲート電極３６やサイドウォール３９を形成した後、ＭＩＳＦＥＴのソース・ドレインとしての不純物拡散層（例えばｐチャネル型ＭＩＳＦＥＴ４３のソース・ドレインとしてのｐ＋型半導体領域４１またはｐ−型半導体領域３８）をイオン注入により形成する際に、抵抗素子形成予定領域に形成されたｎ型ウエル（またはｐ型ウエル）９１にも不純物のイオン注入を行って、抵抗素子を構成する不純物拡散層（ｐ型半導体領域）９２を形成する。従って、単結晶シリコンに不純物を導入した不純物拡散層（単結晶シリコン層）９２によって、抵抗素子が形成されることとなる。
【００７６】
なお、半導体基板への１回のイオン注入により抵抗素子を構成する不純物拡散層（単結晶シリコン層）とＭＩＳＦＥＴのソース・ドレインとしての不純物拡散層（単結晶シリコン層）とを形成してそれらのシート抵抗を同じ値にすれば、製造工程数を低減でき、半導体装置の製造コストも低減できてより好ましいが、抵抗素子形成予定領域とＭＩＳＦＥＴのソース・ドレイン形成予定領域とで、半導体基板へのイオン注入の条件（不純物の種類、注入量または注入エネルギーなど）を変えて、抵抗素子を構成する不純物拡散層（単結晶シリコン層）のシート抵抗とＭＩＳＦＥＴのソース・ドレインとしての不純物拡散層（単結晶シリコン層）のシート抵抗とを異なるものとすることも可能である。
【００７７】
次に、図１４〜図１６の工程とほぼ同様にしてバイポーラトランジスタを形成するなどして、図２０に示されるような構造が得られる。この際、ＭＩＳＦＥＴのソース・ドレインとしての不純物拡散層の形成時に既に抵抗素子を構成する不純物拡散層９２が形成されているので、ベース電極５３ａのパターニング時に抵抗素子用の多結晶シリコン膜パターンを形成する必要はない。なお、不純物拡散層９２上には、シリサイド層を形成しない領域を覆う絶縁膜９３が形成される。その後、バイポーラトランジスタのベース電極５３ａを構成する多結晶シリコン膜、エミッタ電極６４を構成する多結晶シリコン膜およびコレクタ引出し領域、ＭＩＳＦＥＴのゲート電極３６を構成する多結晶シリコン膜およびソース・ドレインとしての不純物拡散層（ｎ＋型半導体領域４０およびｐ＋型半導体領域４１）、および抵抗素子を構成する不純物拡散層９２上に、シリサイド層７０が形成される。
【００７８】
図２０の構造は、抵抗素子を不純物拡散層９２を用いて形成したこと以外は、図１６の構造にほぼ対応する。また、図２０において形成された抵抗素子は、図１１の抵抗素子に対応し、抵抗素子を構成する不純物拡散層９２上に形成される２つのシリサイド層７０の面積および位置関係は、上記抵抗素子を構成する多結晶シリコン膜３（ｐ型半導体領域２３）上に形成されるシリサイド層４，５（シリサイド層２４，２５）の面積および位置関係と同様である。
【００７９】
半導体装置の抵抗素子を、多結晶シリコン膜ではなく、単結晶シリコンなどからなる半導体基板に不純物を導入して形成した不純物拡散層により形成し、その抵抗素子を構成する不純物拡散層を、半導体装置のＭＩＳＦＥＴのソース・ドレインを構成する不純物拡散層と同層とすることで、ＭＩＳＦＥＴの製造工程において抵抗素子も製造でき、半導体装置の製造工程数を低減し、半導体装置の製造コストを低減することが可能となる。
【００８０】
図２１〜図２４は、本実施の形態の抵抗素子を用いた回路例を示す回路図である。
【００８１】
図２１に示されるように、高速、高周波回路に用いられる差動型のＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）回路に本実施の形態の抵抗素子を用いればより好適（有効）である。抵抗素子の抵抗値を調節することにより、出力波形の振幅を調整でき、信号伝達回路を調整できる。このため、抵抗素子の抵抗値には高い精度が要求され、抵抗素子の抵抗値の微調整が必要となり得るが、本実施の形態のような抵抗素子を用いることで抵抗値の調整がより容易となる。
【００８２】
また、図２２に示されるように、ラダー回路を用いたＤ／Ａ変換器（ディジタル（デジタル）−アナログ変換器）に本実施の形態の抵抗素子を用いればより好適である。スイッチＳ１〜Ｓ８は、各抵抗素子の端部に接続された電流源を駆動させる。出力端子に出力される電位は、電源電圧Ｖ０に対し、抵抗素子における電圧降下分を差し引いた電圧となる。８ビットのディジタル信号に対して、２８＝２５６通りの電位が生成され、アナログ信号が得られる。正確なディジタル−アナログ変換を行うには、抵抗素子の抵抗値の微調整が必要となり得るが、本実施の形態のような抵抗素子を用いることで抵抗値の調整がより容易となる。
【００８３】
また、図２３に示されるようにＲＣ発振回路に本実施の形態の抵抗素子を用いればより好適である。ＮＡＮＤゲートの１入力端子は、発振制御スイッチとなっている。発振周波数はＲＣ時定数により決定される。本実施の形態のような抵抗素子を用いてその抵抗値を調整することで、発振周波数を容易に調整することができる。
【００８４】
また、図２４に示されるように、終端抵抗として本実施の形態の抵抗素子を用いればより好適である。図２４には、終端抵抗付の回路が示されており、内部回路とのインピーダンス整合をとるための終端抵抗部が本実施の形態の抵抗素子により構成されている。終端抵抗は、例えば５０Ωの値で設計され、接続される回路または線路とインピーダンス整合が取られるため、その抵抗値は高い精度を要求される。抵抗値がずれると、インピーダンス整合（マッチング）がとれずに反射（反射波）が生じてしまうが、本実施の形態のような抵抗素子を用いてその抵抗値を微調整することで、高い精度で抵抗値を調整でき、インピーダンス整合を容易に行うことが可能となる。
【００８５】
従って、抵抗素子の抵抗値の微調整が必要となり得る回路に本実施の形態のような抵抗素子を用いれば、抵抗素子の抵抗値の微調整が容易となり、所望の回路特性をより容易に得ることが可能となる。
【００８６】
また、本実施の形態の抵抗素子は、回路を設計し、試作評価した後で抵抗素子の抵抗値を調節して回路の性能や特性を調整する可能性の高い超高速ＥＣＬ回路や発振器などのアナログ回路を搭載した半導体装置（半導体集積回路装置）に用いればより有効である。さらに、本実施の形態の抵抗素子は、回路設計前に抵抗素子やトランジスタなどの素子を半導体基板上に配列しておき、回路設計後に所望の抵抗値になるように抵抗素子を調整し、素子間を接続する配線層を形成するゲートアレイ方式の半導体装置（半導体集積回路装置）に用いればより有効である。
【００８７】
（実施の形態２）
図２５は、本発明の他の実施の形態の半導体装置の抵抗素子の断面図であり、図２６はその平面図（平面レイアウト図）である。図２６のＡ−Ａ線の断面が、図２５に対応する。なお、図２５および図２６は、それぞれ上記実施の形態１における図１および図２に対応する。
【００８８】
本実施の形態においても、上記実施の形態１と同様、図２５に示されるように、抵抗素子は、半導体基板１上に形成された絶縁膜２上に形成された多結晶シリコン（ポリシリコン）膜３により形成されており、そのシート抵抗は、例えば数十Ω／□〜数千Ω／□程度の範囲内で所望の抵抗値となるように多結晶シリコン膜３中へのイオン注入による不純物の導入量（注入量、不純物密度）が調整されている。抵抗素子を形成する多結晶シリコン膜３の両端部近傍においては、多結晶シリコン膜３の表面（上面）上に、シリサイド層（サリサイド層）４，５が形成されている。シリサイド層４，５は、例えば、高融点金属に属するコバルト（Ｃｏ）と珪素（Ｓｉ）との化合物であるコバルトシリサイド（ＣｏＳｉ２）で形成される。シリサイド層４，５の他の材料として、他の高融点金属と珪素（Ｓｉ）との化合物、例えば、チタンシリサイド（ＴｉＳｉ２）、タングステンシリサイド（ＷＳｉ２）、モリブデンシリサイド（ＭｏＳｉ２）、タンタルシリサイド（ＴａＳｉ２）などを用いることもできる。シリサイド層４，５のシート抵抗は、例えば数Ω／□〜十数Ω／□程度であり、多結晶シリコン膜３のシート抵抗に比べて小さい。シリサイド層４，５は、それぞれ、絶縁膜７に形成されたコンタクトホール８に埋め込まれたプラグ９（コンタクト部）を介して、例えばチタン膜１０ａ、窒化チタン膜１０ｂ、アルミニウム膜１０ｃ、チタン膜１０ｄおよび窒化チタン膜１０ｅなどからなる電極（配線）１０と電気的に接続されている。
【００８９】
本実施の形態では、上記実施の形態１とは異なり、一方のシリサイド層４の面積（形状）は他方のシリサイド層５の面積（形状）とほぼ同じにすることができるが、一方（少なくとも一方）のシリサイド層５は多結晶シリコン膜３の端部にはなく、端部から所定の距離Ｌ５だけ他方のシリサイド層４側に寄った位置に形成されている。例えば、図２５および図２６においては、シリサイド層４のシリサイド層５に対向する側の端部４ａとは逆側の端部４ｂは、多結晶シリコン膜３の端部３ａにほぼ対応（一致）する位置にあるが、シリサイド層５のシリサイド層４に対向する側の端部５ａとは逆側の端部５ｂは、多結晶シリコン膜３の端部３ｂから距離Ｌ５だけ離れている。従って、一方のシリサイド層４の多結晶シリコン膜３上の位置と他方のシリサイド層５の多結晶シリコン膜３上の位置とが、対称ではない。
【００９０】
本実施の形態では、多結晶シリコン膜３上において一方のシリサイド層５を設ける位置を調節することで、多結晶シリコン膜３の形状（パターン形状、例えば多結晶シリコン膜３の延在方向の長さ（長辺方向の長さ）Ｌ０）を変えることなく、シリサイド層４とシリサイド層５との間の距離（シリサイド層４のシリサイド層５に対向する側の端部４ａとシリサイド層５のシリサイド層４に対向する側の端部５ａとの間の距離）Ｌ１を調整することが可能である。
【００９１】
本実施の形態では、抵抗素子の抵抗値Ｒ０は、多結晶シリコン膜３の抵抗値、シリサイド層４，５の抵抗値、および多結晶シリコン膜３とシリサイド層４，５との接触抵抗値により構成され、次の式で与えられる。
【００９２】
Ｒ０＝ＲＳ１×Ｌ１／Ｗ１＋Ｒ０×２／Ｗ１
ここで、ＲＳ１は多結晶シリコン膜３のシート抵抗（Ω／□）に対応する。Ｌ１は、シリサイド層４とシリサイド層５との間の距離（最近接距離）に対応する。Ｗ１は、抵抗素子（多結晶シリコン膜３）の幅（多結晶シリコン膜３の延在方向に垂直な方向の幅）に対応する。ＲＣＯは、抵抗素子（多結晶シリコン膜３）と電極（配線）１０との接続抵抗に対応する。ＲＣＯは、抵抗素子の幅Ｗ１に比例する値であり、シリサイド層４，５と多結晶シリコン膜３との接触抵抗が主な要素となる。
【００９３】
抵抗素子の抵抗値Ｒ０は、シリサイド層４，５間の距離Ｌ１を変えることによって変更（調整）することができ、多結晶シリコン膜３の形状を変更する必要はない。すなわち、多結晶シリコン膜３の形状（例えば多結晶シリコン膜３の長さＬ０）と２つのシリサイド層４，５の面積または形状（例えばシリサイド層４，５の多結晶シリコン膜３の延在方向（長辺）に沿った方向の長さＬ３）とを一定としたままで、一方のシリサイド層５の多結晶シリコン膜３上での形成位置を変更することで（すなわちシリサイド層５の端部５ｂと多結晶シリコン膜３の端部３ｂとの間の距離Ｌ５を変更することで）、抵抗素子の抵抗値Ｒ０を所望の値に調整することができる。すなわち、シリサイド層５の形成位置を多結晶シリコン膜３上のより端部３ｂ側にする（距離Ｌ５を小さくする）ことにより、（距離Ｌ１を大きくして）抵抗素子の抵抗値Ｒ０を増大することができ、シリサイド層５の形成位置を多結晶シリコン膜３上のよりシリサイド層４側にする（距離Ｌ５を大きくする）ことにより、（距離Ｌ１を小さくして）抵抗素子の抵抗値Ｒ０を減少させることができる。
【００９４】
多結晶シリコン膜３上における一方のシリサイド層５の形成位置を変えてシリサイド層４，５間の距離Ｌ１を調節するので、多結晶シリコン膜３の形状（パターン形状）を変える必要はない。例えば多結晶シリコン膜３の延在方向の長さ（長辺方向の長さ）Ｌ０を変える必要はない。また、シリサイド層５の形成位置を変えるとシリサイド層５を電極（配線）１０に接続するためのコンタクトホール８やプラグ９（コンタクト部）の位置を変える必要があるが、図２５および図２６に示されるようにシリサイド層５に接続する電極（配線）１０をコンタクトホール８の位置の変更が予想される範囲内を全て含むように比較的大きく形成しておけば、電極（配線）１０の形状（パターン形状）を変える必要はない。このため、抵抗素子の抵抗値Ｒ０を調整するために必要なマスク（露光用マスク）変更枚数は、シリサイド層４，５を形成するためのマスク（露光用マスク）とコンタクトホール８を形成するためのマスク（露光用マスク）のみである。本実施の形態では、抵抗素子の多結晶シリコン膜３の形状（パターン形状）を変えることなく、シリサイド層４，５の端部（エッジ）位置を変えることで、抵抗素子の抵抗値Ｒ０を変える（調整する）ことができる。
【００９５】
また、本実施の形態では、抵抗素子の抵抗値を変更する際にシリサイド層４，５の面積（形状）は変えないので（一定なので）、コンタクト抵抗（シリサイド層４，５と多結晶シリコン膜３間のコンタクト抵抗）が変わらない（一定である）。シリサイド層４，５間の（多結晶シリコン膜３の）距離Ｌ１の調節だけで抵抗素子の抵抗値を調整できるので、抵抗素子の抵抗値の調整がより容易となり、抵抗素子の抵抗値を所望の抵抗値により的確に変更することが可能となる。このため、抵抗素子の抵抗値変更や設計がより容易となる。また、所望の抵抗値を得るために要する時間や手間を低減できる。
【００９６】
本実施の形態においては、抵抗素子の抵抗値を増大させるためには、多結晶シリコン膜３上におけるシリサイド層５の形成位置を多結晶シリコン膜３のより端部３ｂ側に変更し、抵抗素子の抵抗値を減少させるためには、多結晶シリコン膜３上におけるシリサイド層５の形成位置をよりシリサイド層４側（多結晶シリコン膜３の逆の端部３ａ側）に変更する。回路（半導体装置）を試作し、特性を評価した後で、抵抗素子の抵抗値を調整することで、所望の特性や性能の半導体装置を製造することが可能となるが、試作の前の段階には抵抗素子の抵抗値を増大させるか減少させるか判断するのは容易ではない。このため、試作の段階では、一方のシリサイド層５の形成位置（端部５ｂの位置）を多結晶シリコン膜３の端部３ｂから所定の距離だけ離れた位置（中央部寄り）に形成しておき、特性評価後にシリサイド層５の形成位置を変更（より端部３ｂ側またはより端部３ａ側に変更）させて抵抗素子の抵抗値を減少または増大できるようにしておくことが好ましい。これより、抵抗素子の抵抗値の変更の自由度（設計の自由度）が増大する。多結晶シリコン膜３上におけるシリサイド層５の形成位置を多結晶シリコン膜３の端部３ｂからどの程度離れた位置に形成しておくかは、抵抗素子の抵抗値の変更予想範囲（ぶれ幅）により決めることができるが、例えば、抵抗素子を構成する多結晶シリコン膜３の端部３ｂとシリサイド層５のシリサイド層４に対向する側の端部５ａとは逆側の端部５ｂとの間の距離（距離Ｌ５に対応）と、抵抗素子を構成する多結晶シリコン膜３の他方の端部３ａとシリサイド層４のシリサイド層５に対向する側の端部４ａとは逆側の端部４ｂとの間の距離（図２５および図２６ではほぼゼロであるが、ゼロ以外の所定の値とすることもできる）との差（の絶対値）を、シリサイド層４，５間の距離（最近接距離）Ｌ１の５％以上とすれば好ましく、１０％以上とすればより好ましい。これにより、抵抗素子の抵抗値を所望の値に的確に変更することができ、所望の特性を有する半導体装置の製造が可能となる。
【００９７】
また、本実施の形態では、シリサイド層４とシリサイド５の面積（形状）は同じであるが、抵抗素子を構成する多結晶シリコン膜３上におけるシリサイド層４，５の形成位置を、一方のシリサイド層５を他方のシリサイド層４よりも中央部側としている。従って、抵抗素子を構成する多結晶シリコン膜３の端部（多結晶シリコン膜３のシリサイド層４形成側の短辺）３ａとシリサイド層４のシリサイド層５に対向する側の端部４ａとの間の距離よりも、抵抗素子を構成するための多結晶シリコン膜３の他方の端部（多結晶シリコン膜３のシリサイド層５形成側の短辺）３ｂとシリサイド層５のシリサイド層４に対向する側の端部５ａとの間の距離を大きくしている。そして、シリサイド層４に対向するシリサイド層５の端部５ａの位置を変更することで、シリサイド層４，５間の距離（最近接距離）Ｌ１を調節し、抵抗素子の抵抗値を所望の値に調整することができる。上記のように、抵抗素子を構成するための多結晶シリコン膜３の端部３ｂとシリサイド層５のシリサイド層４に対向する側の端部５ａとの間の距離と、抵抗素子を構成する多結晶シリコン膜３の端部３ａとシリサイド層４のシリサイド層５に対向する側の端部４ａとの間の距離との差（の絶対値）を、シリサイド層４，５間の距離（最近接距離）Ｌ１の５％以上とすれば好ましく、１０％以上とすればより好ましい。これにより、抵抗素子の抵抗値を所望の値に的確に変更することができ、所望の特性を有する半導体装置の製造が可能となる。
【００９８】
（実施の形態３）
半導体装置内には、複数の抵抗素子が形成され、その抵抗値をそれぞれ独立に調整することで、所望の回路特性を得ることができる。この場合、試作段階では同じ形状の抵抗素子を複数形成しておき、試作後の特性評価後に、各抵抗素子の抵抗値を、それぞれ最適な値に調整する。このため、最終的には、抵抗素子を構成する多結晶シリコン膜（または不純物拡散層）の形状が同じでありながら、その上面に形成されるシリサイド層の面積や位置を変えることによって抵抗値が異なるものとなった抵抗素子が混在することになる。
【００９９】
図２７は、複数の抵抗素子、例えば２つの抵抗素子が形成された半導体装置を示す平面図（平面レイアウト図）である。図２８は、複数の抵抗素子、例えば２つの抵抗素子が形成された他の形態の半導体装置を示す平面図（平面レイアウト図）である。図２７および図２８ではそれぞれ２つの抵抗素子を形成しているが、形成する抵抗素子の数は２つに限定されるものではなく、２つ以上の任意の数の抵抗素子を形成することができる。
【０１００】
図２７に示される抵抗素子１０１，１０２は、いずれも図１および図２に示される実施の形態１の抵抗素子に対応する。抵抗素子１０１を構成する多結晶シリコン膜３と抵抗素子１０２を構成する多結晶シリコン膜３の形状（パターン形状）はほぼ同じである。例えば抵抗素子１０１における多結晶シリコン膜３の延在方向（長辺方向）の長さＬ１０と抵抗素子１０２における多結晶シリコン膜３の延在方向（長辺方向）の長さＬ２０とはほぼ等しい。しかしながら、抵抗素子１０１，１０２はその抵抗値を独立に調整したために、シリサイド層５の面積（形状）が異なるものとなっている。すなわち、抵抗素子１０１は、同じ半導体装置内にある抵抗素子１０２と比較して、シリサイド層５の面積がより大きくなっている。これにより、抵抗素子１０１のシリサイド層４，５間の距離（最近接距離）Ｌ１１が抵抗素子１０２のシリサイド層４，５間の距離（最近接距離）Ｌ２１よりも小さくなり、抵抗素子１０１の抵抗値が抵抗素子１０２の抵抗値よりも小さくなる。
【０１０１】
また、図２８に示される抵抗素子１１１，１１２はいずれも図２５および図２６に示される上記実施の形態２の抵抗素子に対応する。抵抗素子１１１を構成する多結晶シリコン膜３と抵抗素子１１２を構成する多結晶シリコン膜３の形状（パターン形状）はほぼ同じである。例えば抵抗素子１１１における多結晶シリコン膜３の延在方向（長辺方向）の長さＬ３０と抵抗素子１１２における多結晶シリコン膜３の延在方向（長辺方向）の長さＬ４０とはほぼ等しい。しかしながら、抵抗素子１１１，１１２はその抵抗値を独立に調整したために、シリサイド層５の形成位置が異なるものとなっている。すなわち、抵抗素子１１１は、同じ半導体装置内にある抵抗素子１１２と比較して、シリサイド層５の形成位置をよりシリサイド層４側にしている。これにより、抵抗素子１１１のシリサイド層４，５間の距離（最近接距離）Ｌ３１が抵抗素子１１２のシリサイド層４，５間の距離（最近接距離）Ｌ４１よりも小さくなり、抵抗素子１１１の抵抗値が抵抗素子１１２の抵抗値よりも小さくなる。
【０１０２】
このため、抵抗素子１０１における多結晶シリコン膜３の端部３ｂとシリサイド層５の端部（シリサイド層４に対向する側の端部）５ａとの間の距離Ｌ１２と多結晶シリコン膜の端部３ａとシリサイド層４の端部（シリサイド層５に対向する側の端部）４ａとの間の距離Ｌ１３との差（Ｌ１２−Ｌ１３）（の絶対値）が、抵抗素子１０２における多結晶シリコン膜３の端部３ｂとシリサイド層５の端部（シリサイド層４に対向する側の端部）５ａとの間の距離Ｌ２２と多結晶シリコン膜３の端部３ａとシリサイド層４の端部（シリサイド層５に対向する側の端部）４ａとの間の距離Ｌ２３との差（Ｌ１２−Ｌ１３）（の絶対値）よりも大きくなっている（Ｌ１２−Ｌ１３＞Ｌ２２−Ｌ２３または｜Ｌ１２−Ｌ１３｜＞｜Ｌ２２−Ｌ２３｜）。また、抵抗素子１１１における多結晶シリコン膜３の端部３ｂとシリサイド層５の端部（シリサイド層４に対向する側の端部）５ａとの間の距離Ｌ３２と多結晶シリコン膜３の端部３ａとシリサイド層４の端部（シリサイド層５に対向する側の端部）４ａとの間の距離Ｌ３３との差（Ｌ３２−Ｌ３３）（の絶対値）が、抵抗素子１１１における多結晶シリコン膜３の端部３ｂとシリサイド層５の端部（シリサイド層４に対向する側の端部）５ａとの間の距離Ｌ４２と多結晶シリコン膜３の端部３ａとシリサイド層４の端部（シリサイド層５に対向する側の端部）４ａとの間の距離Ｌ４３との差（Ｌ４２−Ｌ４３）（の絶対値）よりも大きくなっている（Ｌ３２−Ｌ３３＞Ｌ４２−Ｌ４３または｜Ｌ３２−Ｌ３３｜＞｜Ｌ４２−Ｌ４３｜）。
【０１０３】
このようにして、同じ形状（パターン）の多結晶シリコン膜３などから形成した複数の抵抗素子（図２７の場合は抵抗素子１０１，１０２、図２８の場合は抵抗素子１１１，１１２）の抵抗値を、特性評価結果に応じて多結晶シリコン膜３の形状を変えることなく所望の値に独立に調整でき、所望の特性の半導体装置を容易に実現することが可能となる。
【０１０４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１０５】
前記実施の形態では、抵抗素子、バイポーラトランジスタおよびＭＩＳＦＥＴを有する半導体装置について説明したが、本発明は、これに限定されるものではなく、抵抗素子を有する種々の半導体装置に適用することができる。
【０１０６】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０１０７】
シリコンからなる抵抗素子上に第１シリサイド領域と第２シリサイド領域とを形成し、抵抗素子の端部と第１シリサイド領域の第２シリサイド領域に対向する側の端部との間の距離を、抵抗素子の他方の端部と第２シリサイド領域の第１シリサイド領域に対向する側の端部との間の距離よりも大きくすることにより、寸法を変更することなく抵抗素子の抵抗値を所望の値に調整することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置における抵抗素子の構造を示す要部断面図である。
【図２】図１の抵抗素子の平面図である。
【図３】本発明の一実施の形態である抵抗素子の製造工程中の要部断面図である。
【図４】図３に続く抵抗素子の製造工程中における要部断面図である。
【図５】図４に続く抵抗素子の製造工程中における要部断面図である。
【図６】図５に続く抵抗素子の製造工程中における要部断面図である。
【図７】図６に続く抵抗素子の製造工程中における要部断面図である。
【図８】図７に続く抵抗素子の製造工程中における要部断面図である。
【図９】図８に続く抵抗素子の製造工程中における要部断面図である。
【図１０】図９に続く抵抗素子の製造工程中における要部断面図である。
【図１１】半導体基板内に不純物を導入して形成した不純物拡散層により形成した抵抗素子を示す断面図である。
【図１２】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中における要部断面図である。
【図２１】本発明の一実施の形態である抵抗素子を用いた回路図である。
【図２２】本発明の一実施の形態である抵抗素子を用いた回路図である。
【図２３】本発明の一実施の形態である抵抗素子を用いた回路図である。
【図２４】本発明の一実施の形態である抵抗素子を用いた回路図である。
【図２５】本発明の他の実施の形態である半導体装置における抵抗素子の構造を示す要部断面図である。
【図２６】図２５の抵抗素子の平面図である。
【図２７】複数の抵抗素子が形成された半導体装置を示す平面図である。
【図２８】複数の抵抗素子が形成された半導体装置を示す平面図である。
【符号の説明】
１ 半導体基板
２ 絶縁膜
３ 多結晶シリコン膜
３ａ 端部
３ｂ 端部
４ シリサイド層
４ａ 端部
４ｂ 端部
５ シリサイド層
５ａ 端部
５ｂ 端部
６ 絶縁膜
７ 絶縁膜
８ コンタクトホール
９ プラグ
１０ 電極
１０ａ チタン膜
１０ｂ 窒化チタン膜
１０ｃ アルミニウム膜
１０ｄ チタン膜
１０ｅ 窒化チタン膜
１２ 金属膜
２１ 素子分離領域
２２ ｎ型ウエル
２３ ｐ型半導体領域
２４ シリサイド層
２４ａ 端部
２５ シリサイド層
２５ａ 端部
２６ 絶縁膜
３１ 素子分離領域
３２ ｐ型ウエル
３３ ｎ型ウエル
３４ ｎ型ウエル
３５ ゲート絶縁膜
３６ ゲート電極
３６ａ 多結晶シリコン膜
３７ ｎ−型半導体領域
３８ ｐ−型半導体領域
３９ サイドウォール
４０ ｎ＋型半導体領域
４１ ｐ＋型半導体領域
４２ ｎチャネル型ＭＩＳＦＥＴ
４３ ｐチャネル型ＭＩＳＦＥＴ
５１ 絶縁膜
５２ 絶縁膜
５３ 多結晶シリコン膜
５３ａ ベース電極
５３ｂ 多結晶シリコン膜
５４ 絶縁膜
６０ 開口部
６１ サイドウォール
６２ ベース領域
６３ ｎ型半導体領域
６４ エミッタ電極
６５ エミッタ領域
７０ シリサイド層
７１ 絶縁膜
７２ コンタクトホール
７３ プラグ
７４ 電極
８１ 多結晶シリコン膜
８２ 絶縁膜
９１ ｎ型ウエル
９２ 不純物拡散層
９３ 絶縁膜
１０１ 抵抗素子
１０２ 抵抗素子
１１１ 抵抗素子
１１２ 抵抗素子
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、シリコンからなる抵抗素子を有する半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
特開２０００−３０７０６０号公報には、多結晶シリコン膜の上面に抵抗電極として高融点金属シリサイド膜を形成し、高融点金属シリサイド膜にコンタクトを通してアルミニウム配線を接続して、多結晶シリコン膜を用いた抵抗素子を形成する技術が記載されている（特許文献１参照）。
【０００３】
特開２０００−３１２９５号公報には、サリサイド層を形成した動作領域および電極を有するトランジスタと、接続部のみに設けられたサリサイド層を備えた抵抗素子とを有し、両サリサイド層が同一工程で形成されている半導体集積回路が記載されている（特許文献２参照）。
【０００４】
【特許文献１】
特開２０００−３０７０６０号公報
【０００５】
【特許文献２】
特開２０００−３１２９５号公報
【０００６】
【発明が解決しようとする課題】
本発明者の検討によれば、半導体装置において、抵抗素子の抵抗値は回路の性能や特性に大きな影響を与える。例えばＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）回路においては、抵抗素子の抵抗値によって波形の振幅が変わるため、動作速度に影響する。また、抵抗素子と容量素子とを使用した発振器においては、発振周波数に影響を与える。更に、終端抵抗として用いた場合、抵抗値の設計からのずれは、インピーダンスマッチング特性を劣化させる。このため、該当の回路を試作し、特性を評価した後で、抵抗素子の抵抗値を調整し、その後半導体装置の量産を行うことで、所望の特性や性能の半導体装置を製造することが可能となる。抵抗値の調整には、抵抗素子を構成するシリコン層の不純物濃度を変えることで抵抗体のシート抵抗を調整する第１の方法や、抵抗素子のレイアウトを変更する第２の方法が考えられる。
【０００７】
第１の方法では、同一の半導体チップ内の全ての抵抗素子の抵抗値が変動してしまうため、特定の回路の抵抗素子の抵抗値だけを変更、調整することは困難である。
【０００８】
第２の方法では、抵抗素子の抵抗体の寸法を変更する必要がある。抵抗素子の形成はトランジスタの形成と同じ工程で行われるため、その後の工程数が多く、抵抗素子の抵抗値を変更した回路の製造に長い時間を要してしまう。また、第２の方法では、トランジスタや受動素子を予め作りこんでおき、配線層のレイアウトを変えて素子間の結線をすることで所望の回路を構成するゲートアレイ方式を採用することは困難である。また、第２の方法では、抵抗素子の抵抗値の変更には、抵抗素子を構成する抵抗体（シリコン層）のレイアウト、抵抗素子と接続するコンタクトのレイアウト、コンタクト接続する配線層のレイアウトなどを変更する必要があり、露光工程で用いられるマスク（露光用マスク）の変更枚数が多いため、製造コストの増大を招いてしまう。
【０００９】
本発明の目的は、寸法を変更することなく抵抗値を調整できる抵抗素子を有する半導体装置およびその製造方法を提供することにある。
【００１０】
本発明の他の目的は、製造コストを低減できる半導体装置およびその製造方法を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明の半導体装置は、シリコンからなる抵抗素子上に第１シリサイド領域と第２シリサイド領域とを形成し、抵抗素子の端部と第１シリサイド領域の第２シリサイド領域に対向する側の端部との間の距離を、抵抗素子の他方の端部と第２シリサイド領域の第１シリサイド領域に対向する側の端部との間の距離よりも大きくしたものである。
【００１４】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１７】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２１】
（実施の形態１）
本実施の形態の半導体装置における抵抗素子を図面を参照して説明する。図１は、本発明の一実施の形態である半導体装置（半導体集積回路装置）における抵抗素子の構造を示す要部断面図であり、図２はその平面図（平面レイアウト図）である。図２のＡ−Ａ線の断面が、図１に対応する。
【００２２】
図１および図２に示されるように、抵抗素子は、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ、シリコン基板）１上に形成された例えば酸化シリコンなどからなる絶縁膜２上に形成された多結晶シリコン（ポリシリコン）膜３により形成されている。抵抗素子を構成する多結晶シリコン膜３のシート抵抗は、例えば数十Ω／□〜数千Ω／□程度の範囲内で所望の値（抵抗値）となるように、イオン注入などによる多結晶シリコン膜３中への不純物の導入量（不純物密度）が調整されている。
【００２３】
抵抗素子を形成する多結晶シリコン膜３の両端部近傍においては、多結晶シリコン膜３の表面（上面）上に、シリサイド層（シリサイド領域、サリサイド層）４およびシリサイド層（シリサイド領域、サリサイド層）５が形成されている。シリサイド層４，５は、例えば、高融点金属に属するコバルト（Ｃｏ）と珪素（Ｓｉ）との化合物であるコバルトシリサイド（ＣｏＳｉ２）で形成される。シリサイド層４，５の他の材料として、他の高融点金属と珪素（Ｓｉ）との化合物、例えば、チタンシリサイド（ＴｉＳｉ２）、タングステンシリサイド（ＷＳｉ２）、モリブデンシリサイド（ＭｏＳｉ２）、タンタルシリサイド（ＴａＳｉ２）などを用いることもできる。シリサイド層４，５のシート抵抗は、例えば数Ω／□〜十数Ω／□程度であり、多結晶シリコン膜３のシート抵抗に比べて小さい。
【００２４】
多結晶シリコン膜３の表面（上面）のうちのシリサイド層４，５が形成されていない領域は、相対的に薄い絶縁膜６で覆われている。また、例えば酸化シリコンなどからなる相対的に厚い絶縁膜（層間絶縁膜）７が半導体基板１上に多結晶シリコン膜３、シリサイド層４，５および絶縁膜６を覆うように形成されている。絶縁膜７に形成されたコンタクトホール８に埋め込まれたプラグ（コンタクト部）９を介して、シリサイド層４，５は絶縁膜７上に形成された電極（配線）１０と電気的に接続されている。電極１０は、例えば、チタン膜１０ａのような高融点金属膜と、窒化チタン膜１０ｂのような高融点金属窒化膜と、アルミニウム（Ａｌ）単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜、すなわちアルミニウム膜１０ｃと、チタン膜１０ｄのような高融点金属膜と、窒化チタン膜１０ｅのような高融点金属窒化膜との積層膜からなる。
【００２５】
本実施の形態では、シリサイド層４の形状とシリサイド層５の形状とが異なり、一方のシリサイド層５の面積は他方のシリサイド層４の面積に比べて大きい。このシリサイド層５の面積を調節することで、多結晶シリコン膜３の形状（パターン形状、例えば多結晶シリコン膜３の延在方向の長さ（長辺方向の長さ）Ｌ０）を変えることなく、シリサイド層４とシリサイド層５との間の距離（シリサイド層４のシリサイド層５に対向する側の端部４ａとシリサイド層５のシリサイド層４に対向する側の端部５ａとの間の距離）Ｌ１を調整することが可能である。
【００２６】
図１および図２に示される抵抗素子（全体）の抵抗値Ｒ０は、多結晶シリコン膜３の抵抗値、シリサイド層４，５の抵抗値、および多結晶シリコン膜３とシリサイド層４，５との接触抵抗値により構成され、次の式で与えられる。
【００２７】
Ｒ０＝ＲＳ１×Ｌ１／Ｗ１＋ＲＳ２×Ｌ２／Ｗ１＋Ｒ０×２／Ｗ１
ここで、ＲＳ１は多結晶シリコン膜３のシート抵抗（Ω／□）に対応する。ＲＳ２は、シリサイド層４，５のシート抵抗（Ω／□）に対応する。Ｌ１は、シリサイド層４とシリサイド層５との間の距離（最近接距離）に対応する。Ｌ２は、シリサイド層４の多結晶シリコン膜３の延在方向（長辺方向）に沿った方向の距離Ｌ３に対して（を基準とした）、シリサイド層５の多結晶シリコン膜３の延在方向（長辺方向）に沿った方向の距離（長さ）Ｌ４の増大量に対応する。すなわち、Ｌ２は、シリサイド層５の多結晶シリコン膜３の延在方向に沿った方向の距離（長さ）Ｌ４とシリサイド層４の多結晶シリコン膜３の延在方向に沿った方向の距離（長さ）Ｌ３との差（の絶対値）（Ｌ２＝Ｌ４−Ｌ３またはＬ２＝｜Ｌ４−Ｌ３｜）に対応する。Ｗ１は、抵抗素子（多結晶シリコン膜３）の幅（多結晶シリコン膜３の延在方向に垂直な方向の幅）に対応する。ＲＣＯは、抵抗素子（多結晶シリコン膜３）と電極（配線）１０との接続抵抗に対応する。ＲＣＯは、抵抗素子の幅Ｗ１に比例する値であり、シリサイド層４，５と多結晶シリコン膜３との接触抵抗が主な要素となる。
【００２８】
多結晶シリコン膜３のシート抵抗ＲＳ１は、シリサイド層４，５のシート抵抗ＲＳ２と比べて、相対的に大きな値（例えば数十倍〜数百倍）である。このため、距離Ｌ１と距離Ｌ２との和（Ｌ１＋Ｌ２）を一定にしながらも、その割合（Ｌ２／（Ｌ１＋Ｌ２））を変えることで、抵抗素子の抵抗値Ｒ０を所望の値に調整することができる。例えば、距離Ｌ１と距離Ｌ２との和（Ｌ１＋Ｌ２）を一定にしながら距離Ｌ２を大きくすれば（すなわちシリサイド層５の面積をより大きくすることによりシリサイド層５の端部５ａの位置をシリサイド層４の端部４ａに近づければ）、抵抗素子の抵抗値Ｒ０は減少する。また、距離Ｌ１と距離Ｌ２との和（Ｌ１＋Ｌ２）を一定にしながら距離Ｌ２を小さくすれば（すなわちシリサイド層５の面積をより小さくすることによりシリサイド層５の端部５ａの位置をシリサイド層４の端部４ａから遠ざければ）、抵抗素子の抵抗値Ｒ０は増大する。
【００２９】
距離Ｌ１と距離Ｌ２との和（Ｌ１＋Ｌ２）を一定にしながら距離Ｌ２を変更することにより抵抗素子の抵抗値Ｒ０を変更できるので、抵抗素子の抵抗値Ｒ０を調整（変更）するに際して多結晶シリコン膜３の形状（パターン形状）を変える必要はない。例えば多結晶シリコン膜３の延在方向の長さ（長辺方向の長さ）Ｌ０を変える必要はない。また、電極（配線）１０に接続するためのコンタクトホール８やプラグ９（コンタクト部）の位置を変える必要もない。また、電極（配線）１０の形状（パターン形状）を変える必要もない。シリサイド層５の形状（パターン形状）を変えることで、抵抗素子の抵抗値Ｒ０を変更できるので、抵抗素子の抵抗値Ｒ０を調整するために必要なマスク（露光用マスク）変更枚数は、シリサイド層４，５を形成するために使用するマスク（露光用マスク）、例えば絶縁膜６のパターニング用のマスク（露光用マスク）のみである。抵抗素子の抵抗値を調整（変更）するに際して、コンタクトホール８形成用のマスク（露光用マスク）や電極（配線）１０形成用のマスク（露光用マスク）は変える必要がない。本実施の形態では、抵抗素子の多結晶シリコン膜３の形状（パターン形状）を変えることなく、シリサイド層５の面積を変えてシリサイド層５の端部５ａの位置を変更することで、抵抗素子の抵抗値Ｒ０を変える（調整する）ことができる。
【００３０】
本実施の形態においては、抵抗素子の抵抗値を増大させるためには、シリサイド層５の面積を減少させ（それによってシリサイド層５の端部５ａの位置をシリサイド層４の端部４ａから遠ざけ）、抵抗素子の抵抗値を減少させるためには、シリサイド層５の面積を増大させ（それによってシリサイド層５の端部５ａの位置をシリサイド層４の端部４ａに近づけ）る。抵抗素子の抵抗値の設計値からのずれは半導体装置（半導体集積回路装置）の特性に大きな影響を与え得るが、最初の試作の段階から設計値通りの抵抗値を実現することは容易ではなく、回路（半導体装置）を試作し、特性を評価した後で、抵抗素子の抵抗値を調整することで、所望の特性や性能の半導体装置を製造することが可能となる。試作の前の段階において抵抗素子の抵抗値を後で増大させるか減少させるか判断するのは容易ではない。このため、試作の段階では、一方のシリサイド層５の面積を相対的に大きめに形成しておき、特性評価後にシリサイド層５の面積を増大または減少させて抵抗素子の抵抗値を減少または増大できるようにしておくことが好ましい。これにより、抵抗素子の抵抗値の変更の自由度（設計の自由度）が増大する。シリサイド層５の面積をシリサイド層４の面積に対してどの程度大きくしておくかは、抵抗素子の抵抗値の変更予想範囲（ぶれ幅）により決めることができるが、例えば距離Ｌ２（すなわち距離Ｌ４と距離Ｌ３との差の絶対値）をシリサイド層４とシリサイド層５との間の距離（最近接距離）Ｌ１の５％以上（すなわち（Ｌ２／Ｌ１）×１００≧５）とすれば好ましく、１０％以上であればより好ましい。これにより、抵抗素子の抵抗値を所望の値に的確に変更することができ、所望の特性を有する半導体装置の製造（量産）をより容易に実現できる。
【００３１】
上記のように、本実施の形態では、一方のシリサイド層５の面積を他方のシリサイド層４の面積よりも大きくしている。従って、抵抗素子を構成する多結晶シリコン膜３の端部（多結晶シリコン膜３のシリサイド層４形成側の短辺）３ａとシリサイド層４のシリサイド層５に対向する側の端部４ａとの間の距離よりも、抵抗素子を構成するための多結晶シリコン膜３の他方の端部（多結晶シリコン膜３のシリサイド層５形成側の短辺）３ｂとシリサイド層５のシリサイド層４に対向する側の端部５ａとの間の距離を大きくしている。そして、シリサイド層４に対向するシリサイド層５の端部５ａ位置を変更することで、シリサイド層４，５間の距離（最近接距離）Ｌ１を調節し、抵抗素子の抵抗値を所望の値に調整することができる。上記のように、抵抗素子を構成するための多結晶シリコン膜３の端部３ｂとシリサイド層５の端部５ａとの間の距離（Ｌ４に対応）と、抵抗素子を構成する多結晶シリコン膜３の端部３ａとシリサイド層４の端部４ａとの間の距離（Ｌ３に対応）との差（Ｌ２に対応）（または差の絶対値）を、シリサイド層４，５間の距離（最近接距離）Ｌ１の５％以上とすれば好ましく、１０％以上であればより好ましい。これにより、抵抗素子の抵抗値を所望の値に的確に変更することができ、所望の特性を有する半導体装置の製造（量産）をより容易に実現できる。
【００３２】
次に、図１および図２に示される本実施の形態の抵抗素子の製造工程について説明する。図３〜図１０は、本実施の形態の抵抗素子の製造工程中の要部断面図である。
【００３３】
図３に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１上に、例えば酸化シリコン膜などからなる絶縁膜２を形成する。絶縁膜２は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法または酸化処理（熱酸化法）などにより形成することができ、その膜厚は例えば３５０ｎｍ程度である。また、絶縁膜２として、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法またはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄｉｚａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ ）法などにより形成した素子分離領域を用いてもよい。
【００３４】
次に、絶縁膜２上に多結晶シリコン（ポリシリコン）膜３を例えばＣＶＤ法などを用いて堆積（形成）する。多結晶シリコン膜３の膜厚は、例えば２００ｎｍ程度である。それから、多結晶シリコン膜３のシート抵抗を調節するために、イオン注入（イオン打ち込み）などを用いて多結晶シリコン膜３中に不純物を導入する。例えば、多結晶シリコン膜３にホウ素（Ｂ）などを１．５×１０１５／ｃｍ２の注入量（ドーズ量）で２５ｋｅＶのエネルギー条件（注入エネルギー）でイオン注入する。
【００３５】
次に、多結晶シリコン膜３を、フォトリソグラフィ法およびドライエッチング法を用いてパターニング（パターン化、加工）する。すなわち、多結晶シリコン膜３上にフォトレジスト膜を形成し、露光用マスクを用いてフォトレジスト膜を露光して現像することにより、図示しないフォトレジストパターンを多結晶シリコン膜３上に形成し、そのフォトレジストパターンをエッチングマスクとして用いて多結晶シリコン膜３をドライエッチングすることにより、多結晶シリコン膜３を所定のパターンにパターニングする。その後、フォトレジストパターンはアッシングなどにより除去される。このようにして、多結晶シリコン膜３が所定（所望）の形状にパターニングされ、図３の構造が得られる。
【００３６】
次に、図４に示されるように、半導体基板１上に、パターニングされた多結晶シリコン膜３を覆うように、例えば窒化シリコン膜または酸化シリコン膜などからなる絶縁膜６を形成する。絶縁膜６は、例えばＣＶＤ法を用いて形成でき、その膜厚は例えば１００ｎｍ程度である。
【００３７】
次に、図５に示されるように、絶縁膜６を、フォトリソグラフィ法およびドライエッチング法を用いてパターニングする。この際、多結晶シリコン膜３の上面のシリサイド層４，５が形成されない領域上には絶縁膜６が残存し、それ以外の領域、すなわち多結晶シリコン膜３の上面のシリサイド層４，５が形成されるべき領域上には絶縁膜６が残存しないように（絶縁膜６が除去されるように）、絶縁膜６をパターニングする。このときエッチングマスクとして用いられる図示しないフォトレジストパターンを形成するための露光工程のマスク（露光用マスク）を変更してパターニングされた絶縁膜６の形状を変更すれば、多結晶シリコン膜３上のシリサイド層４，５の形成位置を変更でき、形成される抵抗素子の抵抗値を変更することができる。絶縁膜６のパターニングの後、例えば１０００℃程度で１秒程度の熱処理を行って、多結晶シリコン膜３中にイオン注入した不純物を活性化させる。
【００３８】
次に、図６に示されるように、半導体基板１上に、多結晶シリコン膜３および絶縁膜６を覆うように、コバルト膜などからなる金属膜１２を堆積する。金属膜１２は、例えばスパッタリング法を用いて形成でき、その膜厚は例えば１０ｎｍ程度である。
【００３９】
次に、図７に示されるように、例えば窒素雰囲気中で５００℃程度で６０秒程度の熱処理を行って、多結晶シリコン膜３の絶縁膜６で覆われていない部分と、そこに接触する金属膜１２とを反応させてシリサイド層（サリサイド層）４，５を形成する。例えば、金属膜１２がコバルト膜からなる場合は、シリサイド層４，５として、コバルトシリサイド層が形成される。シリサイド層４，５の膜厚は、例えば数十ｎｍ程度であり、シリサイド層４，５の下には未反応の多結晶シリコン膜３が残存する。
【００４０】
次に、図８に示されるように、未反応の金属層１２は、ウエットエッチング法などにより除去され、シリサイド層４，５が多結晶シリコン膜３上に残存する。
【００４１】
次に、図９に示されるように、半導体基板１上に、多結晶シリコン膜３、絶縁膜６およびシリサイド層４，５を覆うように、絶縁膜７が形成される。絶縁膜７は、例えば、酸化シリコン膜などの単層構造または、相対的に薄い（例えば膜厚１００ｎｍ程度の）窒化シリコン膜および相対的に厚い（例えば膜厚１３００ｎｍ程度の）酸化シリコン膜の積層膜とすることができる。
【００４２】
次に、必要に応じて絶縁膜７の上面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などを用いて平坦化する。それから、フォトリソグラフィ法およびドライエッチング法を用いて絶縁膜７を選択的に除去して、絶縁膜７にコンタクトホール８を形成する。コンタクトホール８の底部では、シリサイド層４，５の一部が露出される。
【００４３】
次に、図１０に示されるように、コンタクトホール内８に、タングステン（Ｗ）などからなるプラグ９が形成される。プラグ９は、例えば、コンタクトホール８の内部を含む絶縁膜７上にバリア膜として例えば窒化チタン膜を形成した後、タングステン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって窒化チタン膜上にコンタクトホール８を埋めるように形成し、絶縁膜７上の不要なタングステン膜および窒化チタン膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法またはエッチバック法などによって除去することにより形成される。
【００４４】
次に、プラグ９が埋め込まれた絶縁膜上に、電極（配線）１０が形成される。例えば、プラグ９が埋め込まれた絶縁膜７上に、チタン膜１０ａのような高融点金属膜と、窒化チタン膜１０ｂのような高融点金属窒化膜と、アルミニウム（Ａｌ）単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜、すなわちアルミニウム膜１０ｃと、チタン膜１０ｄのような高融点金属膜と、窒化チタン膜１０ｅのような高融点金属窒化膜とを順に形成し、フォトリソグラフィ法などによって所定のパターンに加工して電極（配線）１０を形成する。電極（配線）１０は、プラグ９を介してシリサイド層４，５と電気的に接続されている。電極（配線）１０は、上記のようなアルミニウム配線（電極）に限定されず種々変更可能であり、例えばアルミニウム（Ａｌ）またはアルミニウム合金などの単体膜からなるアルミニウム配線（電極）や、タングステン配線（電極）、あるいは銅配線（電極）とすることもできる。このようにして本実施の形態における抵抗素子が形成される。その後、絶縁膜７上に、電極（配線）１０を覆うように、層間絶縁膜が形成され、必要に応じてスルーホールおよびそこに埋め込まれるプラグが形成され、更に電極（配線）１０に電気的に接続する上層配線が形成されるが、ここではその説明は省略する。
【００４５】
図１に示される抵抗素子では、抵抗素子を構成するシリコン層として、多結晶シリコン膜３を用いている。他の形態として、多結晶シリコン膜３の代わりに、半導体基板内に（イオン注入などにより）不純物を導入して形成した不純物拡散層（不純物を導入した単結晶シリコン層）を用いて抵抗素子を形成することもできる。図１１は、半導体基板１内に不純物を導入して形成した不純物拡散層により形成した抵抗素子を示す断面図であり、図１に対応する断面が示されている。
【００４６】
図１１に示されるように、ｐ型の単結晶シリコンなどからなる半導体基板１には酸化シリコンなどからなる素子分離領域２１が例えばＳＴＩ（Ｓｈａｌｌｏｗ ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）法またはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄｉｚａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ ）法などにより形成されており、ｎ型ウエル２２が例えばリンなどの不純物をイオン注入することなどによって形成されている。それから、ｎ型ウエル２２にリンなどの不純物をイオン注入（導入）することなどにより、ｐ型半導体領域（不純物拡散層）２３が形成されている。このｐ型半導体領域２３により、抵抗素子が形成される。抵抗素子を形成するｐ型半導体領域２３の両端部近傍においては、ｐ型半導体領域２３の表面（上面）上に、図１における多結晶シリコン膜３の上面に形成したシリサイド層４，５と同様のシリサイド層２４，２５が同様の手法により形成されている。ｐ型半導体領域２３の上面のうちのシリサイド層２４，２５が形成されていない領域は、絶縁膜２６で覆われている。他の構成（絶縁膜７、コンタクトホール８、プラグ９および電極１０）は図１の抵抗素子とほぼ同様であるのでここではその説明は省略する。図１１の抵抗素子の場合も、図１の抵抗素子の場合と同様に、一方のシリサイド層２５の面積を他方のシリサイド層２４の面積より大きくし、そのシリサイド層２５の面積を調節することで、シリサイド層２５の端部（シリサイド層２４に対抗する側の端部）２５ａの位置を変更する。これにより、シリサイド層２４の端部（シリサイド層２５に対抗する側の端部）２４ａとシリサイド層２５の端部２５ａとの間の距離Ｌ１（すなわちシリサイド層２４，２５に挟まれた部分のｐ型半導体領域２３の長さ）を調節し、抵抗素子の抵抗値を所望の値に調整することができる。
【００４７】
上記のように、シリサイド（サリサイド）構造を適用した抵抗素子の抵抗値は、シリサイド層で挟まれた抵抗体（シリコン層、多結晶シリコン膜、単結晶シリコン層）の抵抗値と、シリサイド層に接続されたコンタクトの接続抵抗とによって構成されている。本実施の形態では、シリサイド層の面積を変えてシリサイド層で挟まれた抵抗体（シリコン層、例えば多結晶シリコン膜または不純物を導入した単結晶シリコン層）の抵抗値を変えることで、抵抗素子の抵抗値の調整を可能とする。このため、寸法（サイズ）を変更することなく抵抗値が変更できる抵抗素子を提供できる。一般にトランジスタと同時に形成される抵抗体を形成するマスク（露光用マスク）を変更する必要がない。また、抵抗値を変更した抵抗素子を搭載した回路（半導体集積回路装置、半導体装置）の製造に要する時間を短縮できる。
【００４８】
また、抵抗素子を形成する抵抗体およびトランジスタを回路設計前に予め作り込んでおき、回路設計後にシリサイド層形成（加工）用のマスク（露光用マスク）および配線層形成（加工）用のマスク（露光用マスク）を作ることで所望の回路を構成（形成）するゲートアレイ方式を採用した半導体装置（半導体集積回路装置）を実現することが可能となる。これは、抵抗体（抵抗素子）の抵抗値が、シリサイド層形成用のマスク（露光用マスク）の変更により調整できるためである。
【００４９】
更に、本実施の形態により、抵抗素子の抵抗値の変更に必要となるマスク（露光用マスク）枚数を削減し、マスク（露光用マスク）の変更費用を低減することができる。これは、抵抗体（抵抗素子）の抵抗値の調整が、シリサイド層形成用のマスク（露光用マスク）を変更することで可能となるためである。
【００５０】
本実施の形態の抵抗素子は他の半導体素子（例えばバイポーラトランジスタまたはＭＩＳＦＥＴなど）の製造工程において形成することもできる。例えば、半導体装置において抵抗素子を構成する多結晶シリコン膜は、半導体装置においてバイポーラトランジスタのベース電極を構成する多結晶シリコン膜と同層とすることができる。そのような半導体装置の製造工程を図面を参照して説明する。図１２〜図１６は、本実施の形態の半導体装置（半導体集積回路装置）の製造工程中の要部断面図である。なお、ここでその製造工程を説明する半導体装置は、例えば抵抗素子、バイポーラトランジスタ、ｎチャネル型ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）およびｐチャネル型ＭＩＳＦＥＴを有している。
【００５１】
図１２に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１の主面に、素子分離領域３１が形成される。素子分離領域３１は酸化シリコンなどからなり、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法またはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄｉｚａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ ）法などにより形成される。例えば半導体基板１に素子分離用の溝を形成し、その溝に酸化シリコン膜などを埋め込んでからＣＭＰ法などにより平坦化することにより素子分離領域３１を形成することができる。
【００５２】
次に、図１３に示されるように、半導体基板１に、その主面から所定の深さに渡ってｐ型ウエル３２およびｎ型ウエル３３，３４を形成する。ｐ型ウエル３２は、例えばホウ素などの不純物をイオン注入することなどによって形成され、ｎ型ウエル３３，３４は、例えばリンなどの不純物をイオン注入することなどによって形成される。
【００５３】
次に、ＭＩＳＦＥＴ形成予定領域に、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を形成する。まず、ｐ型ウエル３２およびｎ型ウエル３３の表面にゲート絶縁膜３５が形成される。ゲート絶縁膜３５は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００５４】
次に、ｐ型ウエル３２およびｎ型ウエル３３のゲート絶縁膜３５上にゲート電極３６が形成される。例えば、半導体基板１上に多結晶シリコン（ポリシリコン）膜を形成し、その多結晶シリコン膜に不純物（ｎチャネル型ＭＩＳＦＥＴ形成予定領域では例えばリン（Ｐ）など、ｐチャネル型ＭＩＳＦＥＴ形成予定領域では例えばホウ素（Ｂ）など）をイオン注入して低抵抗の半導体膜とし、その多結晶シリコン膜をフォトリソグラフィ法およびドライエッチング法によってパターニング（パターン化、加工）することにより、多結晶シリコン膜からなるゲート電極３６を形成することができる。
【００５５】
次に、ｐ型ウエル３２のゲート電極３６の両側の領域にリンなどの不純物をイオン注入することにより、ｎ−型半導体領域（不純物拡散層）３７が形成され、ｎ型ウエル３３のゲート電極３６の両側の領域にホウ素などの不純物をイオン注入することにより、ｐ−型半導体領域（不純物拡散層）３８が形成される。
【００５６】
次に、ゲート電極３６の側壁上に、例えば酸化シリコンなどからなる側壁スペーサまたはサイドウォール３９が形成される。サイドウォール３９は、例えば、半導体基板１上に酸化シリコン膜を堆積し、この酸化シリコン膜を異方性エッチングすることによって形成することができる。
【００５７】
サイドウォール３９の形成後、ｎ＋型半導体領域（不純物拡散層または）４０（ソース、ドレイン）が、例えば、ｐ型ウエル３２のゲート電極３６およびサイドウォール３９の両側の領域にリンなどの不純物をイオン注入することにより形成され、ｐ＋型半導体領域（不純物拡散層）４１（ソース、ドレイン）が、例えば、ｎ型ウエル３３のゲート電極３６およびサイドウォール３９の両側の領域にホウ素などの不純物をイオン注入することにより形成される。ｎ＋型半導体領域４０は、ｎ−型半導体領域３７よりも不純物濃度が高く、ｐ＋型半導体領域４１は、ｐ−型半導体領域３８よりも不純物濃度が高く、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が形成される。
【００５８】
このようにして、ｎチャネル型ＭＩＳＦＥＴ４２とｐチャネル型ＭＩＳＦＥＴ４３が形成される。
【００５９】
次に、バイポーラトランジスタ形成予定領域にバイポーラトランジスタを形成する。なお、ＭＩＳＦＥＴ形成領域（ｎチャネル型ＭＩＳＦＥＴ４２およびｐチャネル型ＭＩＳＦＥＴ４３の形成領域）では、バイポーラトランジスタ形成工程で形成された材料膜は、その材料膜のパターニング工程において除去され得る。
【００６０】
まず、図１４に示されるように、半導体基板１上に、例えば酸化シリコン膜などからなる絶縁膜５１を形成（堆積）する。絶縁膜５１の膜厚は、例えば１００ｎｍ程度である。それから、絶縁膜５１をフォトリソグラフィ法およびドライエッチング法を用いてパターニングし、バイポーラトランジスタの形成予定領域を開口する。
【００６１】
次に、半導体基板１上に絶縁膜５２を形成する。絶縁膜５２は、例えば窒化シリコン膜の単体膜、または酸化シリコン膜と窒化シリコン膜との積層膜などからなる。絶縁膜５２の膜厚は例えば６０ｎｍ程度である。それから、半導体基板１上に、抵抗素子およびバイポーラトランジスタのベース電極形成用の共通の多結晶シリコン（ポリシリコン）膜５３を堆積する。多結晶シリコン膜５３の膜厚は、例えば１５０ｎｍ程度である。そして、多結晶シリコン膜５３のシート抵抗を調整するために、イオン注入法などを用いて多結晶シリコン膜５３に不純物を導入する。このときのイオン注入の条件は、例えば、ホウ素（Ｂ）を１．５×１０１５／ｃｍ２程度の注入量（ドーズ量）で２５ｋｅＶ程度のエネルギー条件（注入エネルギー）でイオン注入する。なお、多結晶シリコン膜５３全体へのイオン注入を行って、多結晶シリコン膜５３のうちの抵抗素子を構成する部分のシート抵抗と多結晶シリコン膜５３のうちのベース電極を構成する部分のシート抵抗とを同じ値にすることもできるが、抵抗素子形成予定領域とバイポーラトランジスタのベース電極形成予定領域とで、多結晶シリコン膜５３へのイオン注入の条件（不純物の種類、注入量または注入エネルギーなど）を変えて、多結晶シリコン膜５３の抵抗素子を構成する部分のシート抵抗とベース電極を構成する部分のシート抵抗とを異なるものとすることもできる。
【００６２】
次に、半導体基板１上に絶縁膜５４を形成する。絶縁膜５４は、例えば２００ｎｍ程度の膜厚の酸化シリコン膜の単体膜、または例えば５０ｎｍ程度の膜厚の窒化シリコン膜と例えば２００ｎｍ程度の膜厚の酸化シリコン膜との積層膜などからなる。それから、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜５４および多結晶シリコン膜５３をパターニング（加工）し、バイポーラトランジスタのベース電極（ベース引出し電極）５３ａと抵抗素子用の多結晶シリコン（ポリシリコン）膜５３ｂとを形成する。これにより、図１４の構造が得られる。
【００６３】
次に、バイポーラトランジスタのベース領域形成予定領域における絶縁膜５４および多結晶シリコン膜５３の開口部６０の側壁にサイドウォール（側壁スペーサ）６１を形成した後、開口部６０の底部で絶縁膜５２をエッチングして除去する。この際、開口部６０の底部で絶縁膜５２はサイドエッチングされる。それから、エピタキシャル結晶成長法などを用いて、例えばシリコンゲルマニウムなどからなるベース領域６２を形成する。ベース領域６２は、イオン注入法を用いて形成することもできる。それから、必要に応じて、ｎ型半導体領域６３をイオン注入法などにより形成する。そして、サイドウォール６１の側壁上に更にサイドウォール（第２のサイドウォール）を形成して、サイドウォール６１の厚みを厚くした後、半導体基板１上に、バイポーラトランジスタのエミッタ電極（エミッタ引き出し電極）６４形成用の、例えばリン（Ｐ）またはヒ素（Ａｓ）などの不純物を含んだ多結晶シリコン（ポリシリコン）膜を堆積する。それから、フォトリソグラフィ法およびドライエッチング法を用いてその多結晶シリコン膜および絶縁膜５４をパターニングして、エミッタ電極（エミッタ引き出し電極）６４を形成する。そして、例えば１０００℃程度で例えば１秒程度の熱処理を施すことにより、エミッタ電極６４を構成する多結晶シリコン膜からベース領域６２中に不純物を拡散させることによって、バイポーラトランジスタのエミッタ領域６５を形成する。なお、他の形態として、ベース電極５３ａではなくエミッタ電極６４を構成する多結晶シリコン膜により抵抗素子を構成する多結晶シリコン膜５３ｂを形成し、抵抗素子を構成する多結晶シリコン膜５３ｂをバイポーラトランジスタのエミッタ電極６４を構成する多結晶シリコン膜と同層とすることもできる。
【００６４】
次に、絶縁膜５４を、フォトリソグラフィ法およびドライエッチング法を用いて、その上にシリサイド層を形成すべきでないシリコン領域（多結晶シリコン膜または単結晶シリコン層）上にだけ残存させ、他の領域の絶縁膜５４を除去する。その後、例えばコバルト膜などからなる金属膜を半導体基板１上に堆積し、熱処理を行って金属膜とその下のシリコンとを反応させてコバルトシリサイドなどからなるシリサイド層（サリサイド層）７０を形成する。その後、未反応の金属膜はウエットエッチングなどにより除去する。これにより、抵抗素子を構成する多結晶シリコン膜５３ｂ、バイポーラトランジスタのベース電極５３ａを構成する多結晶シリコン膜、エミッタ電極６４を構成する多結晶シリコン膜、コレクタ引出し領域、ＭＩＳＦＥＴのゲート電極３６を構成する多結晶シリコン膜およびソース・ドレインとしての不純物拡散層（ｎ＋型半導体領域４０およびｐ＋型半導体領域４１）上にシリサイド層（サリサイド層）７０が形成される。このようにして、図１５の構造が得られる。
【００６５】
その後、図１６に示されるように、半導体基板１上に例えば酸化シリコン膜（または相対的に薄い窒化シリコン膜と相対的に厚い酸化シリコン膜との積層膜）などからなる絶縁膜７１が形成され、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜７１にコンタクトホール７２が形成される。それから、コンタクトホール７２を埋めるプラグ７３が形成され、プラグ７３を介して抵抗素子、ＭＩＳＦＥＴまたはバイポーラトランジスタに電気的に接続する電極（配線）７４が絶縁膜上に形成される。
【００６６】
このようにして、抵抗素子、バイポーラトランジスタおよびＭＩＳＦＥＴを有する半導体装置（半導体集積回路装置）を製造することができる。なお、図１６において形成された抵抗素子は、図１の抵抗素子に対応する。すなわち、図１６において抵抗素子を構成する多結晶シリコン膜５３ｂおよびその上面に形成された２つのシリサイド層７０は、図１における多結晶シリコン膜３およびシリサイド層４，５に対応する。このため、抵抗素子を構成する多結晶シリコン膜５３ｂ上に形成された２つのシリサイド層７０の面積および位置関係は、上記抵抗素子を構成する多結晶シリコン膜３上に形成されるシリサイド層４，５の面積および位置関係と同様である。
【００６７】
半導体装置の抵抗素子を構成する多結晶シリコン膜５３ｂを、半導体装置のバイポーラトランジスタのベース電極５３ａを構成する多結晶シリコン膜（またはエミッタ電極６４を構成する多結晶シリコン膜）と同層とすることで、バイポーラトランジスタの製造工程において抵抗素子も製造でき、半導体装置の製造工程数を低減し、半導体装置の製造コストを低減することが可能となる。
【００６８】
上記実施の形態では、半導体装置の抵抗素子を構成する多結晶シリコン膜は、半導体装置のバイポーラトランジスタのベース電極を構成する多結晶シリコン膜（またはエミッタ電極６４を構成する多結晶シリコン膜）と同層としたが、他の形態として、半導体装置の抵抗素子を構成する多結晶シリコン膜を、半導体装置のＭＩＳＦＥＴのゲート電極を構成する多結晶シリコン膜と同層とすることもできる。
【００６９】
図１７および図１８は、半導体装置の抵抗素子を構成する多結晶シリコン膜を、半導体装置のＭＩＳＦＥＴのゲート電極を構成する多結晶シリコン膜と同層とした場合の半導体装置の製造工程中の要部断面図である。
【００７０】
図１７に示されるように、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのゲート電極３６形成用の多結晶シリコン（ポリシリコン）膜を形成し、必要に応じた不純物をイオン注入した後、その多結晶シリコン膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングする際に、ゲート電極３６を構成する多結晶シリコン（ポリシリコン）膜３６ａとともに、抵抗素子形成予定領域に抵抗素子を構成する多結晶シリコン（ポリシリコン）膜８１が残存するように多結晶シリコン膜をパターニングする。従って、抵抗素子を構成する多結晶シリコン膜８１は、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのゲート電極３６を構成する多結晶シリコン膜３６ａは、同層の多結晶シリコン膜により形成される。なお、多結晶シリコン膜全体へのイオン注入を行って抵抗素子を構成する多結晶シリコン膜８１のシート抵抗とゲート電極３６を構成する多結晶シリコン膜３６ａのシート抵抗とを同じ値にすることもできるが、抵抗素子形成予定領域とＭＩＳＦＥＴのゲート電極形成予定領域とで、多結晶シリコン膜へのイオン注入の条件（不純物の種類、注入量または注入エネルギーなど）を変えて、抵抗素子を構成する多結晶シリコン膜８１のシート抵抗とゲート電極３６を構成する多結晶シリコン膜３６ａのシート抵抗とを異なるものとすることもできる。
【００７１】
次に、サイドウォール３９やＭＩＳＦＥＴのソース・ドレインとしての不純物拡散層（ｎ＋型半導体領域４０およびｐ＋型半導体領域４１）を形成してｎチャネル型ＭＩＳＦＥＴ４２およびｐチャネル型ＭＩＳＦＥＴ４３を形成した後、図１４〜図１６の工程とほぼ同様にしてバイポーラトランジスタを形成するなどして、図１８に示されるような構造が得られる。この際、ＭＩＳＦＥＴのゲート電極３６の形成時に既に抵抗素子を構成する多結晶シリコン膜８１は形成されているので、上記実施の形態のようにベース電極５３ａを構成する多結晶シリコン膜５３のパターニング時に抵抗素子用の多結晶シリコン膜パターンを形成する必要はない。なお、多結晶シリコン膜８１上には、シリサイド層を形成しない領域を覆う絶縁膜８２が形成される。その後、バイポーラトランジスタのベース電極５３ａを構成する多結晶シリコン膜、エミッタ電極６４を構成する多結晶シリコン膜およびコレクタ引出し領域、ＭＩＳＦＥＴのゲート電極３６を構成する多結晶シリコン膜およびソース・ドレインとしての不純物拡散層（ｎ＋型半導体領域４０およびｐ＋型半導体領域４１）、および抵抗素子を構成する多結晶シリコン膜８１上に、シリサイド層７０が形成される。
【００７２】
図１８の構造は、抵抗素子をＭＩＳＦＥＴのゲート電極３６を構成する多結晶シリコン膜と同層の多結晶シリコン膜８１を用いて形成したこと以外は、図１６の構造にほぼ対応する。また、図１８において形成された抵抗素子は、図１の抵抗素子に対応し、抵抗素子を構成する多結晶シリコン膜８１上に形成される２つのシリサイド層７０の面積および位置関係は、上記抵抗素子を構成する多結晶シリコン膜３上に形成されるシリサイド層４，５の面積および位置関係と同様である。
【００７３】
半導体装置の抵抗素子を構成する多結晶シリコン膜８１を、半導体装置のＭＩＳＦＥＴのゲート電極３６を構成する多結晶シリコン膜３６ａと同層とすることで、ＭＩＳＦＥＴの製造工程において抵抗素子も製造でき、半導体装置の製造工程数を低減し、半導体装置の製造コストを低減することが可能となる。
【００７４】
また、更に他の形態として、半導体装置の抵抗素子を構成するシリコン層を、半導体装置のＭＩＳＦＥＴのソース・ドレインを構成する不純物拡散層と同層とすることもできる。図１９および図２０は、半導体装置の抵抗素子を構成するシリコン層を、半導体装置のＭＩＳＦＥＴのソース・ドレインを構成する不純物拡散層（半導体領域）と同層とした場合の半導体装置の製造工程中の要部断面図である。
【００７５】
図１９に示されるように、ＭＩＳＦＥＴのゲート電極３６やサイドウォール３９を形成した後、ＭＩＳＦＥＴのソース・ドレインとしての不純物拡散層（例えばｐチャネル型ＭＩＳＦＥＴ４３のソース・ドレインとしてのｐ＋型半導体領域４１またはｐ−型半導体領域３８）をイオン注入により形成する際に、抵抗素子形成予定領域に形成されたｎ型ウエル（またはｐ型ウエル）９１にも不純物のイオン注入を行って、抵抗素子を構成する不純物拡散層（ｐ型半導体領域）９２を形成する。従って、単結晶シリコンに不純物を導入した不純物拡散層（単結晶シリコン層）９２によって、抵抗素子が形成されることとなる。
【００７６】
なお、半導体基板への１回のイオン注入により抵抗素子を構成する不純物拡散層（単結晶シリコン層）とＭＩＳＦＥＴのソース・ドレインとしての不純物拡散層（単結晶シリコン層）とを形成してそれらのシート抵抗を同じ値にすれば、製造工程数を低減でき、半導体装置の製造コストも低減できてより好ましいが、抵抗素子形成予定領域とＭＩＳＦＥＴのソース・ドレイン形成予定領域とで、半導体基板へのイオン注入の条件（不純物の種類、注入量または注入エネルギーなど）を変えて、抵抗素子を構成する不純物拡散層（単結晶シリコン層）のシート抵抗とＭＩＳＦＥＴのソース・ドレインとしての不純物拡散層（単結晶シリコン層）のシート抵抗とを異なるものとすることも可能である。
【００７７】
次に、図１４〜図１６の工程とほぼ同様にしてバイポーラトランジスタを形成するなどして、図２０に示されるような構造が得られる。この際、ＭＩＳＦＥＴのソース・ドレインとしての不純物拡散層の形成時に既に抵抗素子を構成する不純物拡散層９２が形成されているので、ベース電極５３ａのパターニング時に抵抗素子用の多結晶シリコン膜パターンを形成する必要はない。なお、不純物拡散層９２上には、シリサイド層を形成しない領域を覆う絶縁膜９３が形成される。その後、バイポーラトランジスタのベース電極５３ａを構成する多結晶シリコン膜、エミッタ電極６４を構成する多結晶シリコン膜およびコレクタ引出し領域、ＭＩＳＦＥＴのゲート電極３６を構成する多結晶シリコン膜およびソース・ドレインとしての不純物拡散層（ｎ＋型半導体領域４０およびｐ＋型半導体領域４１）、および抵抗素子を構成する不純物拡散層９２上に、シリサイド層７０が形成される。
【００７８】
図２０の構造は、抵抗素子を不純物拡散層９２を用いて形成したこと以外は、図１６の構造にほぼ対応する。また、図２０において形成された抵抗素子は、図１１の抵抗素子に対応し、抵抗素子を構成する不純物拡散層９２上に形成される２つのシリサイド層７０の面積および位置関係は、上記抵抗素子を構成する多結晶シリコン膜３（ｐ型半導体領域２３）上に形成されるシリサイド層４，５（シリサイド層２４，２５）の面積および位置関係と同様である。
【００７９】
半導体装置の抵抗素子を、多結晶シリコン膜ではなく、単結晶シリコンなどからなる半導体基板に不純物を導入して形成した不純物拡散層により形成し、その抵抗素子を構成する不純物拡散層を、半導体装置のＭＩＳＦＥＴのソース・ドレインを構成する不純物拡散層と同層とすることで、ＭＩＳＦＥＴの製造工程において抵抗素子も製造でき、半導体装置の製造工程数を低減し、半導体装置の製造コストを低減することが可能となる。
【００８０】
図２１〜図２４は、本実施の形態の抵抗素子を用いた回路例を示す回路図である。
【００８１】
図２１に示されるように、高速、高周波回路に用いられる差動型のＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）回路に本実施の形態の抵抗素子を用いればより好適（有効）である。抵抗素子の抵抗値を調節することにより、出力波形の振幅を調整でき、信号伝達回路を調整できる。このため、抵抗素子の抵抗値には高い精度が要求され、抵抗素子の抵抗値の微調整が必要となり得るが、本実施の形態のような抵抗素子を用いることで抵抗値の調整がより容易となる。
【００８２】
また、図２２に示されるように、ラダー回路を用いたＤ／Ａ変換器（ディジタル（デジタル）−アナログ変換器）に本実施の形態の抵抗素子を用いればより好適である。スイッチＳ１〜Ｓ８は、各抵抗素子の端部に接続された電流源を駆動させる。出力端子に出力される電位は、電源電圧Ｖ０に対し、抵抗素子における電圧降下分を差し引いた電圧となる。８ビットのディジタル信号に対して、２８＝２５６通りの電位が生成され、アナログ信号が得られる。正確なディジタル−アナログ変換を行うには、抵抗素子の抵抗値の微調整が必要となり得るが、本実施の形態のような抵抗素子を用いることで抵抗値の調整がより容易となる。
【００８３】
また、図２３に示されるようにＲＣ発振回路に本実施の形態の抵抗素子を用いればより好適である。ＮＡＮＤゲートの１入力端子は、発振制御スイッチとなっている。発振周波数はＲＣ時定数により決定される。本実施の形態のような抵抗素子を用いてその抵抗値を調整することで、発振周波数を容易に調整することができる。
【００８４】
また、図２４に示されるように、終端抵抗として本実施の形態の抵抗素子を用いればより好適である。図２４には、終端抵抗付の回路が示されており、内部回路とのインピーダンス整合をとるための終端抵抗部が本実施の形態の抵抗素子により構成されている。終端抵抗は、例えば５０Ωの値で設計され、接続される回路または線路とインピーダンス整合が取られるため、その抵抗値は高い精度を要求される。抵抗値がずれると、インピーダンス整合（マッチング）がとれずに反射（反射波）が生じてしまうが、本実施の形態のような抵抗素子を用いてその抵抗値を微調整することで、高い精度で抵抗値を調整でき、インピーダンス整合を容易に行うことが可能となる。
【００８５】
従って、抵抗素子の抵抗値の微調整が必要となり得る回路に本実施の形態のような抵抗素子を用いれば、抵抗素子の抵抗値の微調整が容易となり、所望の回路特性をより容易に得ることが可能となる。
【００８６】
また、本実施の形態の抵抗素子は、回路を設計し、試作評価した後で抵抗素子の抵抗値を調節して回路の性能や特性を調整する可能性の高い超高速ＥＣＬ回路や発振器などのアナログ回路を搭載した半導体装置（半導体集積回路装置）に用いればより有効である。さらに、本実施の形態の抵抗素子は、回路設計前に抵抗素子やトランジスタなどの素子を半導体基板上に配列しておき、回路設計後に所望の抵抗値になるように抵抗素子を調整し、素子間を接続する配線層を形成するゲートアレイ方式の半導体装置（半導体集積回路装置）に用いればより有効である。
【００８７】
（実施の形態２）
図２５は、本発明の他の実施の形態の半導体装置の抵抗素子の断面図であり、図２６はその平面図（平面レイアウト図）である。図２６のＡ−Ａ線の断面が、図２５に対応する。なお、図２５および図２６は、それぞれ上記実施の形態１における図１および図２に対応する。
【００８８】
本実施の形態においても、上記実施の形態１と同様、図２５に示されるように、抵抗素子は、半導体基板１上に形成された絶縁膜２上に形成された多結晶シリコン（ポリシリコン）膜３により形成されており、そのシート抵抗は、例えば数十Ω／□〜数千Ω／□程度の範囲内で所望の抵抗値となるように多結晶シリコン膜３中へのイオン注入による不純物の導入量（注入量、不純物密度）が調整されている。抵抗素子を形成する多結晶シリコン膜３の両端部近傍においては、多結晶シリコン膜３の表面（上面）上に、シリサイド層（サリサイド層）４，５が形成されている。シリサイド層４，５は、例えば、高融点金属に属するコバルト（Ｃｏ）と珪素（Ｓｉ）との化合物であるコバルトシリサイド（ＣｏＳｉ２）で形成される。シリサイド層４，５の他の材料として、他の高融点金属と珪素（Ｓｉ）との化合物、例えば、チタンシリサイド（ＴｉＳｉ２）、タングステンシリサイド（ＷＳｉ２）、モリブデンシリサイド（ＭｏＳｉ２）、タンタルシリサイド（ＴａＳｉ２）などを用いることもできる。シリサイド層４，５のシート抵抗は、例えば数Ω／□〜十数Ω／□程度であり、多結晶シリコン膜３のシート抵抗に比べて小さい。シリサイド層４，５は、それぞれ、絶縁膜７に形成されたコンタクトホール８に埋め込まれたプラグ９（コンタクト部）を介して、例えばチタン膜１０ａ、窒化チタン膜１０ｂ、アルミニウム膜１０ｃ、チタン膜１０ｄおよび窒化チタン膜１０ｅなどからなる電極（配線）１０と電気的に接続されている。
【００８９】
本実施の形態では、上記実施の形態１とは異なり、一方のシリサイド層４の面積（形状）は他方のシリサイド層５の面積（形状）とほぼ同じにすることができるが、一方（少なくとも一方）のシリサイド層５は多結晶シリコン膜３の端部にはなく、端部から所定の距離Ｌ５だけ他方のシリサイド層４側に寄った位置に形成されている。例えば、図２５および図２６においては、シリサイド層４のシリサイド層５に対向する側の端部４ａとは逆側の端部４ｂは、多結晶シリコン膜３の端部３ａにほぼ対応（一致）する位置にあるが、シリサイド層５のシリサイド層４に対向する側の端部５ａとは逆側の端部５ｂは、多結晶シリコン膜３の端部３ｂから距離Ｌ５だけ離れている。従って、一方のシリサイド層４の多結晶シリコン膜３上の位置と他方のシリサイド層５の多結晶シリコン膜３上の位置とが、対称ではない。
【００９０】
本実施の形態では、多結晶シリコン膜３上において一方のシリサイド層５を設ける位置を調節することで、多結晶シリコン膜３の形状（パターン形状、例えば多結晶シリコン膜３の延在方向の長さ（長辺方向の長さ）Ｌ０）を変えることなく、シリサイド層４とシリサイド層５との間の距離（シリサイド層４のシリサイド層５に対向する側の端部４ａとシリサイド層５のシリサイド層４に対向する側の端部５ａとの間の距離）Ｌ１を調整することが可能である。
【００９１】
本実施の形態では、抵抗素子の抵抗値Ｒ０は、多結晶シリコン膜３の抵抗値、シリサイド層４，５の抵抗値、および多結晶シリコン膜３とシリサイド層４，５との接触抵抗値により構成され、次の式で与えられる。
【００９２】
Ｒ０＝ＲＳ１×Ｌ１／Ｗ１＋Ｒ０×２／Ｗ１
ここで、ＲＳ１は多結晶シリコン膜３のシート抵抗（Ω／□）に対応する。Ｌ１は、シリサイド層４とシリサイド層５との間の距離（最近接距離）に対応する。Ｗ１は、抵抗素子（多結晶シリコン膜３）の幅（多結晶シリコン膜３の延在方向に垂直な方向の幅）に対応する。ＲＣＯは、抵抗素子（多結晶シリコン膜３）と電極（配線）１０との接続抵抗に対応する。ＲＣＯは、抵抗素子の幅Ｗ１に比例する値であり、シリサイド層４，５と多結晶シリコン膜３との接触抵抗が主な要素となる。
【００９３】
抵抗素子の抵抗値Ｒ０は、シリサイド層４，５間の距離Ｌ１を変えることによって変更（調整）することができ、多結晶シリコン膜３の形状を変更する必要はない。すなわち、多結晶シリコン膜３の形状（例えば多結晶シリコン膜３の長さＬ０）と２つのシリサイド層４，５の面積または形状（例えばシリサイド層４，５の多結晶シリコン膜３の延在方向（長辺）に沿った方向の長さＬ３）とを一定としたままで、一方のシリサイド層５の多結晶シリコン膜３上での形成位置を変更することで（すなわちシリサイド層５の端部５ｂと多結晶シリコン膜３の端部３ｂとの間の距離Ｌ５を変更することで）、抵抗素子の抵抗値Ｒ０を所望の値に調整することができる。すなわち、シリサイド層５の形成位置を多結晶シリコン膜３上のより端部３ｂ側にする（距離Ｌ５を小さくする）ことにより、（距離Ｌ１を大きくして）抵抗素子の抵抗値Ｒ０を増大することができ、シリサイド層５の形成位置を多結晶シリコン膜３上のよりシリサイド層４側にする（距離Ｌ５を大きくする）ことにより、（距離Ｌ１を小さくして）抵抗素子の抵抗値Ｒ０を減少させることができる。
【００９４】
多結晶シリコン膜３上における一方のシリサイド層５の形成位置を変えてシリサイド層４，５間の距離Ｌ１を調節するので、多結晶シリコン膜３の形状（パターン形状）を変える必要はない。例えば多結晶シリコン膜３の延在方向の長さ（長辺方向の長さ）Ｌ０を変える必要はない。また、シリサイド層５の形成位置を変えるとシリサイド層５を電極（配線）１０に接続するためのコンタクトホール８やプラグ９（コンタクト部）の位置を変える必要があるが、図２５および図２６に示されるようにシリサイド層５に接続する電極（配線）１０をコンタクトホール８の位置の変更が予想される範囲内を全て含むように比較的大きく形成しておけば、電極（配線）１０の形状（パターン形状）を変える必要はない。このため、抵抗素子の抵抗値Ｒ０を調整するために必要なマスク（露光用マスク）変更枚数は、シリサイド層４，５を形成するためのマスク（露光用マスク）とコンタクトホール８を形成するためのマスク（露光用マスク）のみである。本実施の形態では、抵抗素子の多結晶シリコン膜３の形状（パターン形状）を変えることなく、シリサイド層４，５の端部（エッジ）位置を変えることで、抵抗素子の抵抗値Ｒ０を変える（調整する）ことができる。
【００９５】
また、本実施の形態では、抵抗素子の抵抗値を変更する際にシリサイド層４，５の面積（形状）は変えないので（一定なので）、コンタクト抵抗（シリサイド層４，５と多結晶シリコン膜３間のコンタクト抵抗）が変わらない（一定である）。シリサイド層４，５間の（多結晶シリコン膜３の）距離Ｌ１の調節だけで抵抗素子の抵抗値を調整できるので、抵抗素子の抵抗値の調整がより容易となり、抵抗素子の抵抗値を所望の抵抗値により的確に変更することが可能となる。このため、抵抗素子の抵抗値変更や設計がより容易となる。また、所望の抵抗値を得るために要する時間や手間を低減できる。
【００９６】
本実施の形態においては、抵抗素子の抵抗値を増大させるためには、多結晶シリコン膜３上におけるシリサイド層５の形成位置を多結晶シリコン膜３のより端部３ｂ側に変更し、抵抗素子の抵抗値を減少させるためには、多結晶シリコン膜３上におけるシリサイド層５の形成位置をよりシリサイド層４側（多結晶シリコン膜３の逆の端部３ａ側）に変更する。回路（半導体装置）を試作し、特性を評価した後で、抵抗素子の抵抗値を調整することで、所望の特性や性能の半導体装置を製造することが可能となるが、試作の前の段階には抵抗素子の抵抗値を増大させるか減少させるか判断するのは容易ではない。このため、試作の段階では、一方のシリサイド層５の形成位置（端部５ｂの位置）を多結晶シリコン膜３の端部３ｂから所定の距離だけ離れた位置（中央部寄り）に形成しておき、特性評価後にシリサイド層５の形成位置を変更（より端部３ｂ側またはより端部３ａ側に変更）させて抵抗素子の抵抗値を減少または増大できるようにしておくことが好ましい。これより、抵抗素子の抵抗値の変更の自由度（設計の自由度）が増大する。多結晶シリコン膜３上におけるシリサイド層５の形成位置を多結晶シリコン膜３の端部３ｂからどの程度離れた位置に形成しておくかは、抵抗素子の抵抗値の変更予想範囲（ぶれ幅）により決めることができるが、例えば、抵抗素子を構成する多結晶シリコン膜３の端部３ｂとシリサイド層５のシリサイド層４に対向する側の端部５ａとは逆側の端部５ｂとの間の距離（距離Ｌ５に対応）と、抵抗素子を構成する多結晶シリコン膜３の他方の端部３ａとシリサイド層４のシリサイド層５に対向する側の端部４ａとは逆側の端部４ｂとの間の距離（図２５および図２６ではほぼゼロであるが、ゼロ以外の所定の値とすることもできる）との差（の絶対値）を、シリサイド層４，５間の距離（最近接距離）Ｌ１の５％以上とすれば好ましく、１０％以上とすればより好ましい。これにより、抵抗素子の抵抗値を所望の値に的確に変更することができ、所望の特性を有する半導体装置の製造が可能となる。
【００９７】
また、本実施の形態では、シリサイド層４とシリサイド５の面積（形状）は同じであるが、抵抗素子を構成する多結晶シリコン膜３上におけるシリサイド層４，５の形成位置を、一方のシリサイド層５を他方のシリサイド層４よりも中央部側としている。従って、抵抗素子を構成する多結晶シリコン膜３の端部（多結晶シリコン膜３のシリサイド層４形成側の短辺）３ａとシリサイド層４のシリサイド層５に対向する側の端部４ａとの間の距離よりも、抵抗素子を構成するための多結晶シリコン膜３の他方の端部（多結晶シリコン膜３のシリサイド層５形成側の短辺）３ｂとシリサイド層５のシリサイド層４に対向する側の端部５ａとの間の距離を大きくしている。そして、シリサイド層４に対向するシリサイド層５の端部５ａの位置を変更することで、シリサイド層４，５間の距離（最近接距離）Ｌ１を調節し、抵抗素子の抵抗値を所望の値に調整することができる。上記のように、抵抗素子を構成するための多結晶シリコン膜３の端部３ｂとシリサイド層５のシリサイド層４に対向する側の端部５ａとの間の距離と、抵抗素子を構成する多結晶シリコン膜３の端部３ａとシリサイド層４のシリサイド層５に対向する側の端部４ａとの間の距離との差（の絶対値）を、シリサイド層４，５間の距離（最近接距離）Ｌ１の５％以上とすれば好ましく、１０％以上とすればより好ましい。これにより、抵抗素子の抵抗値を所望の値に的確に変更することができ、所望の特性を有する半導体装置の製造が可能となる。
【００９８】
（実施の形態３）
半導体装置内には、複数の抵抗素子が形成され、その抵抗値をそれぞれ独立に調整することで、所望の回路特性を得ることができる。この場合、試作段階では同じ形状の抵抗素子を複数形成しておき、試作後の特性評価後に、各抵抗素子の抵抗値を、それぞれ最適な値に調整する。このため、最終的には、抵抗素子を構成する多結晶シリコン膜（または不純物拡散層）の形状が同じでありながら、その上面に形成されるシリサイド層の面積や位置を変えることによって抵抗値が異なるものとなった抵抗素子が混在することになる。
【００９９】
図２７は、複数の抵抗素子、例えば２つの抵抗素子が形成された半導体装置を示す平面図（平面レイアウト図）である。図２８は、複数の抵抗素子、例えば２つの抵抗素子が形成された他の形態の半導体装置を示す平面図（平面レイアウト図）である。図２７および図２８ではそれぞれ２つの抵抗素子を形成しているが、形成する抵抗素子の数は２つに限定されるものではなく、２つ以上の任意の数の抵抗素子を形成することができる。
【０１００】
図２７に示される抵抗素子１０１，１０２は、いずれも図１および図２に示される実施の形態１の抵抗素子に対応する。抵抗素子１０１を構成する多結晶シリコン膜３と抵抗素子１０２を構成する多結晶シリコン膜３の形状（パターン形状）はほぼ同じである。例えば抵抗素子１０１における多結晶シリコン膜３の延在方向（長辺方向）の長さＬ１０と抵抗素子１０２における多結晶シリコン膜３の延在方向（長辺方向）の長さＬ２０とはほぼ等しい。しかしながら、抵抗素子１０１，１０２はその抵抗値を独立に調整したために、シリサイド層５の面積（形状）が異なるものとなっている。すなわち、抵抗素子１０１は、同じ半導体装置内にある抵抗素子１０２と比較して、シリサイド層５の面積がより大きくなっている。これにより、抵抗素子１０１のシリサイド層４，５間の距離（最近接距離）Ｌ１１が抵抗素子１０２のシリサイド層４，５間の距離（最近接距離）Ｌ２１よりも小さくなり、抵抗素子１０１の抵抗値が抵抗素子１０２の抵抗値よりも小さくなる。
【０１０１】
また、図２８に示される抵抗素子１１１，１１２はいずれも図２５および図２６に示される上記実施の形態２の抵抗素子に対応する。抵抗素子１１１を構成する多結晶シリコン膜３と抵抗素子１１２を構成する多結晶シリコン膜３の形状（パターン形状）はほぼ同じである。例えば抵抗素子１１１における多結晶シリコン膜３の延在方向（長辺方向）の長さＬ３０と抵抗素子１１２における多結晶シリコン膜３の延在方向（長辺方向）の長さＬ４０とはほぼ等しい。しかしながら、抵抗素子１１１，１１２はその抵抗値を独立に調整したために、シリサイド層５の形成位置が異なるものとなっている。すなわち、抵抗素子１１１は、同じ半導体装置内にある抵抗素子１１２と比較して、シリサイド層５の形成位置をよりシリサイド層４側にしている。これにより、抵抗素子１１１のシリサイド層４，５間の距離（最近接距離）Ｌ３１が抵抗素子１１２のシリサイド層４，５間の距離（最近接距離）Ｌ４１よりも小さくなり、抵抗素子１１１の抵抗値が抵抗素子１１２の抵抗値よりも小さくなる。
【０１０２】
このため、抵抗素子１０１における多結晶シリコン膜３の端部３ｂとシリサイド層５の端部（シリサイド層４に対向する側の端部）５ａとの間の距離Ｌ１２と多結晶シリコン膜の端部３ａとシリサイド層４の端部（シリサイド層５に対向する側の端部）４ａとの間の距離Ｌ１３との差（Ｌ１２−Ｌ１３）（の絶対値）が、抵抗素子１０２における多結晶シリコン膜３の端部３ｂとシリサイド層５の端部（シリサイド層４に対向する側の端部）５ａとの間の距離Ｌ２２と多結晶シリコン膜３の端部３ａとシリサイド層４の端部（シリサイド層５に対向する側の端部）４ａとの間の距離Ｌ２３との差（Ｌ１２−Ｌ１３）（の絶対値）よりも大きくなっている（Ｌ１２−Ｌ１３＞Ｌ２２−Ｌ２３または｜Ｌ１２−Ｌ１３｜＞｜Ｌ２２−Ｌ２３｜）。また、抵抗素子１１１における多結晶シリコン膜３の端部３ｂとシリサイド層５の端部（シリサイド層４に対向する側の端部）５ａとの間の距離Ｌ３２と多結晶シリコン膜３の端部３ａとシリサイド層４の端部（シリサイド層５に対向する側の端部）４ａとの間の距離Ｌ３３との差（Ｌ３２−Ｌ３３）（の絶対値）が、抵抗素子１１１における多結晶シリコン膜３の端部３ｂとシリサイド層５の端部（シリサイド層４に対向する側の端部）５ａとの間の距離Ｌ４２と多結晶シリコン膜３の端部３ａとシリサイド層４の端部（シリサイド層５に対向する側の端部）４ａとの間の距離Ｌ４３との差（Ｌ４２−Ｌ４３）（の絶対値）よりも大きくなっている（Ｌ３２−Ｌ３３＞Ｌ４２−Ｌ４３または｜Ｌ３２−Ｌ３３｜＞｜Ｌ４２−Ｌ４３｜）。
【０１０３】
このようにして、同じ形状（パターン）の多結晶シリコン膜３などから形成した複数の抵抗素子（図２７の場合は抵抗素子１０１，１０２、図２８の場合は抵抗素子１１１，１１２）の抵抗値を、特性評価結果に応じて多結晶シリコン膜３の形状を変えることなく所望の値に独立に調整でき、所望の特性の半導体装置を容易に実現することが可能となる。
【０１０４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１０５】
前記実施の形態では、抵抗素子、バイポーラトランジスタおよびＭＩＳＦＥＴを有する半導体装置について説明したが、本発明は、これに限定されるものではなく、抵抗素子を有する種々の半導体装置に適用することができる。
【０１０６】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０１０７】
シリコンからなる抵抗素子上に第１シリサイド領域と第２シリサイド領域とを形成し、抵抗素子の端部と第１シリサイド領域の第２シリサイド領域に対向する側の端部との間の距離を、抵抗素子の他方の端部と第２シリサイド領域の第１シリサイド領域に対向する側の端部との間の距離よりも大きくすることにより、寸法を変更することなく抵抗素子の抵抗値を所望の値に調整することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置における抵抗素子の構造を示す要部断面図である。
【図２】図１の抵抗素子の平面図である。
【図３】本発明の一実施の形態である抵抗素子の製造工程中の要部断面図である。
【図４】図３に続く抵抗素子の製造工程中における要部断面図である。
【図５】図４に続く抵抗素子の製造工程中における要部断面図である。
【図６】図５に続く抵抗素子の製造工程中における要部断面図である。
【図７】図６に続く抵抗素子の製造工程中における要部断面図である。
【図８】図７に続く抵抗素子の製造工程中における要部断面図である。
【図９】図８に続く抵抗素子の製造工程中における要部断面図である。
【図１０】図９に続く抵抗素子の製造工程中における要部断面図である。
【図１１】半導体基板内に不純物を導入して形成した不純物拡散層により形成した抵抗素子を示す断面図である。
【図１２】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中における要部断面図である。
【図２１】本発明の一実施の形態である抵抗素子を用いた回路図である。
【図２２】本発明の一実施の形態である抵抗素子を用いた回路図である。
【図２３】本発明の一実施の形態である抵抗素子を用いた回路図である。
【図２４】本発明の一実施の形態である抵抗素子を用いた回路図である。
【図２５】本発明の他の実施の形態である半導体装置における抵抗素子の構造を示す要部断面図である。
【図２６】図２５の抵抗素子の平面図である。
【図２７】複数の抵抗素子が形成された半導体装置を示す平面図である。
【図２８】複数の抵抗素子が形成された半導体装置を示す平面図である。
【符号の説明】
１ 半導体基板
２ 絶縁膜
３ 多結晶シリコン膜
３ａ 端部
３ｂ 端部
４ シリサイド層
４ａ 端部
４ｂ 端部
５ シリサイド層
５ａ 端部
５ｂ 端部
６ 絶縁膜
７ 絶縁膜
８ コンタクトホール
９ プラグ
１０ 電極
１０ａ チタン膜
１０ｂ 窒化チタン膜
１０ｃ アルミニウム膜
１０ｄ チタン膜
１０ｅ 窒化チタン膜
１２ 金属膜
２１ 素子分離領域
２２ ｎ型ウエル
２３ ｐ型半導体領域
２４ シリサイド層
２４ａ 端部
２５ シリサイド層
２５ａ 端部
２６ 絶縁膜
３１ 素子分離領域
３２ ｐ型ウエル
３３ ｎ型ウエル
３４ ｎ型ウエル
３５ ゲート絶縁膜
３６ ゲート電極
３６ａ 多結晶シリコン膜
３７ ｎ−型半導体領域
３８ ｐ−型半導体領域
３９ サイドウォール
４０ ｎ＋型半導体領域
４１ ｐ＋型半導体領域
４２ ｎチャネル型ＭＩＳＦＥＴ
４３ ｐチャネル型ＭＩＳＦＥＴ
５１ 絶縁膜
５２ 絶縁膜
５３ 多結晶シリコン膜
５３ａ ベース電極
５３ｂ 多結晶シリコン膜
５４ 絶縁膜
６０ 開口部
６１ サイドウォール
６２ ベース領域
６３ ｎ型半導体領域
６４ エミッタ電極
６５ エミッタ領域
７０ シリサイド層
７１ 絶縁膜
７２ コンタクトホール
７３ プラグ
７４ 電極
８１ 多結晶シリコン膜
８２ 絶縁膜
９１ ｎ型ウエル
９２ 不純物拡散層
９３ 絶縁膜
１０１ 抵抗素子
１０２ 抵抗素子
１１１ 抵抗素子
１１２ 抵抗素子
Claims (20)
- 半導体基板と、
前記半導体基板上に形成されたシリコンからなる抵抗素子と、
前記抵抗素子上に形成された第１および第２シリサイド領域と、
前記第１および第２シリサイド領域にそれぞれ電気的に接続された第１および第２コンタクト部と、
を有し、
前記抵抗素子の端部と前記第１シリサイド領域の前記第２シリサイド領域に対向する側の端部との間の第１の距離が、前記抵抗素子の他方の端部と前記第２シリサイド領域の前記第１シリサイド領域に対向する側の端部との間の第２の距離よりも大きいことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記第１の距離と前記第２の距離との差は、前記第１シリサイド領域と前記第２シリサイド領域との間の最近接距離の５パーセント以上であることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記第１シリサイド領域が前記第２シリサイド領域よりも大きいことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記抵抗素子の前記端部と前記第１シリサイド領域の前記第２シリサイド領域に対向する側の前記端部とは逆側の端部との間の第３の距離が、前記抵抗素子の前記他方の端部と前記第２シリサイド領域の前記第１シリサイド領域に対向する側の前記端部とは逆側の端部との間の第４の距離よりも大きいことを特徴とする半導体装置。 - 請求項４記載の半導体装置において、
前記第３の距離と前記第４の距離との差は、前記第１シリサイド領域と前記第２シリサイド領域との間の最近接距離の５パーセント以上であることを特徴とする半導体装置。 - 請求項４記載の半導体装置において、
前記第１シリサイド領域の大きさと前記第２シリサイド領域の大きさが同じであることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記抵抗素子は、ポリシリコン膜からなることを特徴とする半導体装置。 - 請求項７記載の半導体装置において、
前記半導体基板上に形成されたバイポーラトランジスタを更に有し、前記抵抗素子を構成する前記ポリシリコン膜は、前記バイポーラトランジスタのベース電極またはエミッタ電極を構成するポリシリコン膜と同層であることを特徴とする半導体装置。 - 請求項７記載の半導体装置において、
前記半導体基板上に形成されたＭＩＳＦＥＴを更に有し、前記抵抗素子を構成する前記ポリシリコン膜は、前記ＭＩＳＦＥＴのゲート電極を構成するポリシリコン膜と同層であることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記抵抗素子は、前記半導体基板内に不純物を導入して形成した不純物拡散層からなることを特徴とする半導体装置。 - 請求項１０記載の半導体装置において、
前記半導体基板上に形成されたＭＩＳＦＥＴを更に有し、前記抵抗素子を構成する前記不純物拡散層は、前記ＭＩＳＦＥＴのソース領域およびドレイン領域を構成する不純物拡散層と同層であることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記第１シリサイド領域および前記第２シリサイド領域が、コバルトシリサイド層、チタンシリサイド層、タングステンシリサイド層、モリブデンシリサイド層またはタンタルシリサイド層からなることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記抵抗素子は、ＥＣＬ回路で用いられる抵抗素子であることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記抵抗素子は、ディジタル−アナログ変換器で用いられる抵抗素子であることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記抵抗素子は、ＲＣ発振回路で用いられる抵抗素子であることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記抵抗素子は、終端抵抗部を構成していることを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に形成されたシリコンからなる第１および第２抵抗素子と、
前記第１抵抗素子上に形成された第１および第２シリサイド領域と、前記第２抵抗素子上に形成された第３および第４シリサイド領域と、
前記第１、第２、第３および第４シリサイド領域にそれぞれ電気的に接続された第１、第２、第３および第４コンタクト部と、
を有し、
前記第１抵抗素子の端部と前記第１シリサイド領域の前記第２シリサイド領域に対向する側の端部との間の距離と、前記第１抵抗素子の他方の端部と前記第２シリサイド領域の前記第１シリサイド領域に対向する側の端部との間の距離との差が、前記第２抵抗素子の端部と前記第３シリサイド領域の前記第４シリサイド領域に対向する側の端部との間の距離と、前記第２抵抗素子の他方の端部と前記第４シリサイド領域の前記第３シリサイド領域に対向する側の端部との間の距離との差よりも大きいことを特徴とする半導体装置。 - 請求項１７記載の半導体装置において、
前記第１抵抗素子の長さは、前記第２抵抗素子の長さと同じであることを特徴とする半導体装置。 - 請求項１７記載の半導体装置において、
前記第１および第２抵抗素子は同じパターン形状のポリシリコン膜からなることを特徴とする半導体装置。 - 半導体基板を準備する工程と、
前記半導体基板上に、抵抗素子形成用のパターン化されたポリシリコン膜を形成する工程と、
前記ポリシリコン膜上に、シリサイド領域を形成すべき領域を露出し、シリサイド領域を形成しない領域を覆うように絶縁膜を形成する工程と、
前記半導体基板上に、前記ポリシリコン膜および前記絶縁膜を覆うように、金属膜を形成する工程と、
熱処理を行って、前記金属膜と前記ポリシリコン膜の前記金属膜と接する部分とを反応させて前記ポリシリコン膜上に第１および第２シリサイド領域を形成する工程と、
前記第１および第２シリサイド領域にそれぞれ電気的に接続された第１および第２コンタクト部を形成する工程と、
を有し、
前記ポリシリコン膜の端部と前記第１シリサイド領域の前記第２シリサイド領域に対向する側の端部との間の距離が、前記ポリシリコン膜の他方の端部と前記第２シリサイド領域の前記第１シリサイド領域に対向する側の端部との間の距離よりも大きいことを特徴とする半導体装置の製造方法。
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