JP2009049167A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】抵抗素子を備えた半導体装置の動作を安定化することが可能な半導体装置の製造方法を提供すること。
【解決手段】抵抗パターン１７ｂとその表面に形成された金属シリサイド層４０とで構成される抵抗素子４１を備えた半導体装置の製造方法であって、抵抗パターン１７ｂと金属シリサイド層４０との接触抵抗R_cを抵抗素子４１の設計抵抗値R_dに含めて抵抗素子４１を設計するステップＳ５を有することを特徴とする半導体装置の製造方法による。
【選択図】図１８

Description

本発明は、半導体装置の製造方法に関する。

LSI等の半導体装置では、トランジスタや抵抗素子等の回路素子が半導体基板上に集積形成される。このうち、抵抗素子は導電性材料よりなる抵抗パターンで構成され、その抵抗パターンの表層にはタングステンプラグとの接触抵抗を低減するための金属シリサイド層が形成される。

このように金属シリサイド層を形成すると、金属シリサイド層と抵抗パターンとの間に接触抵抗が生じるので、抵抗パターン自身よりも大きな抵抗が発生してしまい、抵抗素子の抵抗値が設計値よりも大きくなってしまう。これにより、半導体装置の動作が不安定となり、半導体装置の正常な動作を保証することができなくなってしまう。

なお、本発明に関連する技術が、次の特許文献１〜６に開示されている。
特開平５−１７５２１１号公報 特開平６−２７５６２９号公報 特開平７−１９３０２６号公報 特開平７−２０２１６６号公報 特開２００６−４０９４７号公報 特開２００６−８０２１８号公報

本発明の目的は、抵抗素子を備えた半導体装置の動作を安定化することが可能な半導体装置の製造方法を提供することにある。

本発明の一観点によれば、抵抗パターンとその表面に形成された金属シリサイド層とで構成される抵抗素子を備えた半導体装置の製造方法であって、（ａ）前記抵抗パターンと前記金属シリサイド層との接触抵抗を前記抵抗素子の設計抵抗値に含めて前記抵抗素子を設計するステップを有する半導体装置の製造方法が提供される。

また、本発明の別の観点によれば、半導体基板上に、第１の絶縁膜を介して第１の導電パターンと第２の導電パターンを形成する工程と、前記第１の導電パターンと前記第２の導電パターンとを覆う第２の絶縁膜を形成する工程と、前記第２の絶縁膜をエッチングして、前記第１の導電パターンの上面を露出し、該第１の導電パターンの側面を覆うサイドウォールを形成すると共に、前記第２の導電パターンの一部を露出するマスクを形成する工程と、前記第１の導電パターン及び前記第２の導電パターンを覆う金属膜を形成する工程と、熱処理をすることで、前記第１の導電パターンの少なくとも一部をシリサイド化すると共に、前記第２の導電パターンの少なくとも一部をシリサイド化する工程とを含む半導体装置の製造方法が提供される。

本発明によれば、抵抗パターンと金属シリサイド層との接触抵抗を抵抗素子の設計抵抗値に含めるので、抵抗素子の実際の抵抗値が設計抵抗値よりも接触抵抗の分だけ大きくなるのが防がれると供に、抵抗素子の抵抗値の管理が正確となり、接触抵抗によって半導体装置の動作が不安定になるのが防止される。

本発明によれば、抵抗パターンと金属シリサイド層との接触抵抗を抵抗素子の設計抵抗値に含めることにより、その接触抵抗に起因して半導体装置の動作が不安定になるのを防止することができる。

次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。

LSI等の半導体装置は、抵抗素子やMOSトランジスタ等の素子を設計した後、これらの素子を試作してその電気的特性等を評価する。その後に、各素子を集積形成してなる半導体装置を量産する段階に移る。

以下では、まず量産段階における半導体装置の製造方法について説明する。

図１〜図１５は、本実施形態に係る半導体装置の量産段階における製造途中の断面図である。

本実施形態は、MOSトランジスタと抵抗素子とを同時に作製するものであって、図１〜図１５の第１断面は抵抗素子の長手方向に沿った断面図であり、第２断面は抵抗素子の短手方向に沿った断面図である。

この半導体装置を形成するには、まず図１（ａ）に示すように、シリコン基板１０の表面に熱酸化膜よりなる素子分離絶縁膜１１を形成する。このような素子分離構造はLOCOS(Local Oxidation of Silicon)と呼ばれるが、これに代えてSTI(Shallow Trench Isolation)を採用してもよい。

その後に、素子分離絶縁膜１１で画定されたシリコン基板１１の活性領域にp型不純物とn型不純物とをイオン注入して、pウェル１２とnウェル１３を形成する。

次に、図１（ｂ）に示すように、活性領域におけるシリコン基板１０を熱酸化し、熱酸化膜よりなるゲート絶縁膜（第１の絶縁膜）１５を形成する。

そして、反応ガスとしてシランガスを用いるCVD(Chemical Vapor Deposition)法を用いて、ゲート絶縁膜１５と素子分離絶縁膜１１のそれぞれの上に導電膜１７としてポリシリコン膜を厚さ約２００nmに形成する。

その導電膜１７は、後述のゲート電極と抵抗パターンとして使用されるものであって、ゲート電極や抵抗パターンに求められる電気的特性に応じてその成膜条件が決定される。本実施形態では、その成膜条件として、例えばシランガスの流量を約３００sccm、基板温度を約６２０℃とする。

ゲート電極を備えたトランジスタの低消費電力化を図るには、導電膜１７をなるべく低抵抗とするのが好ましい。また、抵抗パターンの抵抗値を調節するために、導電膜１７の抵抗値を予め調節しておくのが好ましい。

そこで、次の工程では、図２に示すように、導電膜１７にn型不純物をイオン注入して導電膜１７を低抵抗化すると供に、n型不純物のドーズ量により導電膜１７の抵抗値を調節する。そのn型不純物としては、例えばリン(P+)又は砒素(As+)が使用される。

次に、図３に示すように、導電膜１７の表面に熱酸化膜１８を約３〜５nmの厚さに形成し、この状態で導電膜１７に対して熱処理を行い、導電膜１７中のn型不純物を活性化させる。

この熱処理において、熱酸化膜１８は、導電膜１７中のn型不純物が外部に逃げて導電膜１７の不純物濃度が低下するのを防止する役割を担う。

続いて、図４に示すように、導電膜１７の上にポジ型のフォトレジスト２０を塗布する。なお、フォトレジスト２０としてネガ型のレジストを用いてもよい。

その後に、図５に示すように、ステッパ等の露光装置においてフォトレジスト２０を露光することにより、フォトレジスト２０に感光部２０ａが形成される。

そして、その感光部２０ａを現像して除去することにより、図６に示すように、未露光のフォトレジスト２０よりなる第１レジストパターン２０ｂを形成する。

続いて、図７に示すように、第１レジストパターン２０ｂをマスクにして導電膜１７をドライエッチングする。

これにより、ゲート絶縁膜１５の上にゲート電極（第１の導電パターン）１７ａが形成されると供に、素子分離絶縁膜１１の上に抵抗パターン（第２の導電パターン）１７ｂが形成される。

なお、このドライエッチングで使用するエッチングガスは特に限定されないが、本実施形態ではCl₂をそのエッチングガスとして使用する。

このエッチングを終了後、第１レジストパターン２０ｂは除去される。

次いで、図８に示すように、pウェル１２とnウェル１３のそれぞれに、イオン注入によりn型ソース／ドレインエクステンション２２とp型ソース／ドレインエクステンション２３とを形成する。そのイオン注入におけるn型不純物とp型不純物の打ち分けは不図示のレジストパターンを用いて行われる。

次に、図９に示すように、シリコン基板１０の上側全面にサイドウォール用絶縁膜２５としてCVD法により酸化シリコン膜を厚さ約１００nmに形成する。

更に、そのサイドウォール用絶縁膜２５の上にフォトレジストを塗布し、それを露光、現像することにより、抵抗パターン１７ｂの上方に第２レジストパターン２６を形成する。

続いて、図１０に示すように、第２レジストパターン２６をマスクにしてサイドウォール用絶縁膜２５をエッチングする。

このエッチングの結果、第２レジストパターン２６で覆われていないゲート電極１７ａの側面では、サイドウォール用絶縁膜２５がエッチバックされて絶縁性サイドウォール２５ａとして残される。

一方、抵抗パターン１７ｂの上では、抵抗パターン１７ｂのコンタクト領域（一部領域）CRにおける絶縁性サイドウォール２５ｂは除去されるが、これ以外の領域ではサイドウォール用絶縁膜２５が残った状態となる。

この後に、第２レジストパターン２６は除去される。

次に、図１１に示すように、第３レジストパターン３０をシリコン基板１０の上に形成する。そして、その第３レジストパターン３０をマスクに使用しながら、ゲート電極１７ａの横のpウェル１２にn型不純物をイオン注入して、n型ソース／ドレイン領域３２を形成する。不純物の種類は特に限定されないが、本実施形態では砒素(As+)をそのn型不純物として用いる。

このイオン注入の際、抵抗パターン１７ｂは第３レジストパターン３０で覆われていない。そのため、サイドウォール用絶縁膜２５が形成されていないコンタクト領域CRにおける抵抗パターン１７ｂにもn型不純物が導入され、抵抗パターン１７ｂの抵抗値がコンタクト領域CRにおいて更に低減される。

このイオン注入を終了後、第３レジストパターン３０は除去される。

次に、図１２に示すように、イオン注入のマスクとなる第４レジストパターン３６をシリコン基板１の上に形成し、p型不純物としてホウ素(B+)をシリコン基板１０にイオン注入することにより、ゲート電極１７ａの横のnウェル１３にp型ソース／ドレイン領域３３を形成する。

この後に、第４レジストパターン３６は除去される。

次いで、図１３に示すように、ゲート電極１７ａとコンタクト領域CRにおける抵抗パターン１７ｂのそれぞれの上面に熱酸化膜３７を形成する。

そして、ゲート電極１７ａと抵抗パターン１７ｂのそれぞれに導入されているn型不純物が外部逃げるのを熱酸化膜３７によって防ぎつつ、シリコン基板１０に対して熱処理を行うことにより、各ソース／ドレイン領域３２、３３中の不純物を活性化させる。

この後に、熱酸化膜３７をフッ酸溶液でウエットエッチングして除去する。なお、このウエットエッチングでは、ゲート電極１７ａの横のゲート絶縁膜１５もエッチングされて除去される。

次に、図１４に示す断面構造を得るまでの工程について説明する。

まず、ゲート電極１７ａと抵抗パターン１７ｂとを覆うように、シリコン基板１０の上側全面にコバルト膜等の高融点金属膜を厚さ約１０nmに形成する。

そして、その高融点金属膜に対して窒素(N₂)雰囲気中で基板温度約５００〜６００℃、処理時間約１分の条件で熱処理を行うことにより、シリコンと高融点金属膜とを反応させ、コバルトシリサイド層等のような金属シリサイド層４０を形成する。その金属シリサイド層４０は、シリコンが露出している部分、例えばソース／ドレイン領域３２、３３やコンタクト領域CRにおける抵抗パターン１７ｂに形成される。

このように金属シリサイド層４０を形成することで、ゲート電極１７ａやソース／ドレイン領域３２、３３を低抵抗化することができ、半導体装置の低消費電力化を図ることができる。

この後に、素子分離絶縁膜１１やサイドウォール用絶縁膜２５の上で未反応となっている高融点金属膜をウエットエッチングにより除去する。

本実施形態では、コンタクト領域CR以外の抵抗パターン１７ｂの上面の一部にサイドウォール用絶縁膜２５を残したため、抵抗パターン１７ｂの上面ではコンタクト領域CRのみに金属シリサイド層４０が選択的に形成され、これ以外の領域には金属シリサイド層４０が形成されない。その結果、抵抗素子４１の抵抗が金属シリサイド層４０によって不必要に低くなるのが防止され、抵抗素子４１に必要な抵抗値を維持することができる。

なお、高融点金属膜を除去した後に、金属シリサイド層４０に対して再び熱処理を行い、金属シリサイド層４０を更に低抵抗化してもよい。

ここまでの工程により、ウェル３２、３３の上には、ゲート絶縁膜１５、ゲート電極１７ａ、及びソース／ドレイン領域３２、３３等で構成されるn型MOSトランジスタTR_nとp型MOSトランジスタTR_pが形成される。

更に、素子分離絶縁膜１１の上では、抵抗パターン１７ｂと金属シリサイド層４０とで構成される抵抗素子４１が形成される。

次に、図１５に示すように、シリコン基板１０の上側にCVD法により窒化シリコン膜４３と酸化シリコン膜４４とをこの順に形成し、これらの積層膜を層間絶縁膜４５とする。

そして、この層間絶縁膜４５をパターニングすることにより、ソース／ドレイン領域３２、３３とコンタクト領域CRの上の層間絶縁膜４５にコンタクトホール４５ａを形成する。

更に、窒化チタン膜等のグルー膜とタングステン膜とで構成される導電性プラグ５１をそのコンタクトホール４５ａ内に埋め込み、その導電性プラグ５１と金属シリサイド層４０とを電気的に接続する。

コンタクト領域CR上の導電性プラグ５１は、抵抗パターン１７ｂの表面に金属シリサイド層４０を形成したことで、抵抗パターン１７ｂとの間の接触抵抗が低減される。

その後に、層間絶縁膜４５の上にアルミニウム膜を含む金属積層膜をスパッタ法により形成し、更にその金属積層膜をパターニングして金属配線５２を形成する。

以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。

この半導体装置は、図１５に示したように、ポリシリコンよりなる抵抗パターン１７ｂとコバルトシリサイド等の金属シリサイド層４０とで構成される抵抗素子４１を有する。

図１６は、その抵抗素子４１の上面図である。なお、図１５における第２断面は、図１６のII−II線に沿う断面に相当する。

また、図１７は、図１６のI−I線に沿う拡大断面図である。

図１７に示されるように、金属シリサイド層４０と抵抗パターン１７ｂは異種の材料で構成されるので、それらの間には接触抵抗R_cが発生する。抵抗素子４１は、その両端に形成された金属シリサイド層４０を端子とするものであるが、このように接触抵抗R_cが存在すると、抵抗素子４１の全体としての抵抗値Rは、抵抗パターン１７ｂの抵抗値R₀と接触抵抗R_cとの和R₀＋R_cとなる。

従って、仮に抵抗パターン１７ｂの抵抗値R₀を抵抗素子４１の設計抵抗値R_dに等しくしても、接触抵抗R_cが存在することによって抵抗素子４１の抵抗値Rは設計抵抗値R_dよりも大きくなってしまう。

このように、接触抵抗R_cを無視したのでは抵抗素子４１の抵抗値Rを設計抵抗値R_dに近づけることができないので、抵抗素子４１の設計段階では、接触抵抗R_cを設計抵抗値R_dに含めて抵抗素子４１を設計する必要がある。

このような設計段階とその後の量産工程について、図１８を参照しながら以下に説明する。

図１８は、本実施形態に係る半導体装置の製造方法を示すフローチャートである。

最初のステップＳ１では、エッチング技術や成膜技術のように、半導体装置の製造に基本的なプロセス技術についての開発を行う。これには、例えば、エッチング条件やCVDでの成膜条件等の条件出しも含まれる。

次いで、ステップＳ２に移り、半導体装置を構成する個々の素子について、集積形成する前の単体での設計を行う。この場合の素子としては、トランジスタやキャパシタ素子の他に、既述の抵抗素子４１（図１７参照）がある。そして、これらの素子を形成する膜の材料の選択や膜厚、更には各素子の大きさ等が本ステップで設計される。

次に、ステップＳ３に移る。

本ステップでは、複数枚のシリコン基板を用意し、各シリコン基板でプロセス条件を代えることにより、異なるプロセス条件で複数の素子を試作する。

例えば、抵抗素子４１に対するプロセス条件としては、図１（ｂ）に示した導電膜１７の成膜条件（反応ガスの流量、基板温度等）、抵抗パターン１７ｂの抵抗値を調節するために行われるイオン注入工程（図２）における不純物のドーズ量、金属シリサイド層４０（図１４）の形成条件等がある。

次に、ステップＳ４に移り、ステップＳ３でプロセス条件を変えて試作したそれぞれの素子の電気的特性を測定する。例えば、抵抗素子４１（図１７）については、接触抵抗R_cを含む抵抗素子４１の抵抗値の測定値R_aを求める。

これにより、ステップＳ３のプロセス条件毎に、抵抗素子４１の測定値R_aを求めることができる。

続いて、ステップＳ５に移り、トランジスタ、キャパシタ素子、及び抵抗素子４１等を集積形成してなる製品としての半導体装置の基本設計を行う。

このとき、抵抗素子４１については、接触抵抗R_cをその設計抵抗値R_dに含めて設計する。その設計事項には、抵抗素子４１のプロセス条件も含まれる。

例えば、ステップＳ４で得られた測定値R_aに基づいて、抵抗素子４１の抵抗値がプロセス条件によってどのように変わるかを把握して、抵抗素子４１の抵抗値が設計抵抗値R_dの許容範囲に収まるように、抵抗素子４１のプロセス条件を決定する。

このように従来は考慮していなかった接触抵抗R_cを設計抵抗値R_dに含めることで、抵抗素子４１の実際の抵抗値が設計抵抗値R_dよりも接触抵抗R_cの分だけ大きくなるのが防がれ、抵抗素子４１の抵抗値を正確に管理できるようになる。

続いて、ステップＳ６に移り、ステップＳ５で設計された半導体装置の論理設計を行う。論理設計では、所定の入力データに対して設計通りの出力データが出力されるように、半導体装置の論理回路の設計が行われる。

次に、ステップＳ７に移り、ステップＳ６で設計した論理回路が設計通りに動作するかどうかをチェックする。そして、動作しない（ＮＯ）と判断された場合には、再びステップＳ６を行い、論理設計をやり直す。

一方、設計通りに動作する（ＹＥＳ）と判断された場合は、ステップＳ８に移り、半導体装置の物理設計を行う。

物理設計とは、各素子の電気的特性が設計値の許容範囲に収まるように、集積形成された状態での各素子の大きさを設計することである。

抵抗素子４１（図１６参照）の場合には、接触抵抗R_cを考慮しつつ、その抵抗値が設計抵抗値R_dの許容範囲に収まるように、抵抗パターン１７ｂの長さLと幅Wが設計される。

図１９（ａ）、（ｂ）は、それぞれ抵抗パターン１７ｂの長さL、幅Wと、抵抗素子４１の抵抗値Rとの関係を示すグラフである。

これらの図において、実線で示されるグラフは、抵抗パターン１７ｂの抵抗値R₀に加え、接触抵抗R_cを加味した抵抗値（R₀+R_c）を示す。一方、点線で示されるグラフは、接触抵抗R_cを無視して、抵抗パターン１７ｂの抵抗値R₀だけを示したものである。

本ステップでは、これらのグラフを利用することにより、設計抵抗値R_dを得るのに必要な長さL₁と幅W₁とが設計される。

次に、ステップＳ９に移り、トランジスタ、キャパシタ素子、及び抵抗素子４１等を集積形成してなる半導体装置を実際に試作する。

そして、試作された半導体装置が備える各素子の電気的特性の実測値を測定する。

抵抗素子４１（図１７参照）の場合は、抵抗パターン１７ｂとその両端の金属シリサイド層４０とを合わせた抵抗値が、抵抗素子４１の抵抗値の実測値R_aとして測定される。

続いて、ステップＳ１０に移り、ステップＳ９で得られた実測値R_aが設計抵抗値R_dの許容範囲から外れているかどうかを判断する。

そして、外れている（ＹＥＳ）と判断された場合には、再びステップＳ８を行い、抵抗素子パターン１７ｂの大きさ（長さL、幅W）を設計し直して、実測値R_aを設計抵抗値R_dの許容範囲内に収めるようにする。

一方、外れていない（ＮＯ）と判断された場合には、ステップＳ１１に移り、半導体装置の量産を開始する。その量産工程では、ステップＳ８で設計された大きさや、ステップＳ５で決定されたプロセス条件に基づいて、半導体装置の各素子が形成されていくことになる。

但し、量産工程で使用されるCVD装置やエッチング装置といった半導体製造装置は、装置によって固有の癖があるため、製造ラインによって半導体装置の各素子の電気的特性がばらつくおそれがある。

そのばらつきが軽微なら、半導体装置の設計をやり直さなくても、量産工程内においてある程度の微調整は可能である。

例えば、フォトレジスト２０の露光工程（図５）において露光時間を増やすと、感光部２０ａの面積が増えるのと相対的に未露光のフォトレジスト２０の面積が減り、第１レジストパターン２０ｂの線幅D（図６参照）が狭くなる。これにより、第１レジストパターン２０ｂをマスクにするエッチングで形成される抵抗パターン１７ｂの幅Wを僅かに減らすことができる。

そこで、本実施形態では、各素子の電気的特性を実際に確認する目的で、ステップＳ１２において各素子の電気的特性の実測値を測定する。

例えば、抵抗素子４１の場合は、その抵抗値の実測値R_aを測定する。

測定に際しては、シリコン基板１０のチップ形成領域に形成された抵抗素子４１ではなく、シリコン基板１０のスクライブ領域等にモニターパターンとして形成された抵抗素子４１の抵抗値を測定するのが好ましい。

そして、ステップＳ１３に移り、ステップＳ１２で得た実測値R_aが設計抵抗値R_dの許容範囲から外れているかどうかを判断する。

ここで、外れている（ＹＥＳ）と判断された場合は、ステップＳ１４に移る。

ステップＳ１４では、フォトレジスト２０の露光工程（図５）の露光時間を変更し、抵抗パターン１７ｂの幅Wを調節することにより、抵抗素子４１の抵抗値を設計抵抗値R_dの許容範囲に収めることができるかどうかを判断する。

幅Wの調節量が、半導体装置の最小線幅の±２０％以内なら、このような露光時間の変更で対応可能である。

そして、ステップＳ１４において収めることができる（ＹＥＳ）と判断された場合には、ステップＳ１５に移る。

そのステップＳ１５では、図２０に示すような予め作成された露光時間−レジスト線幅グラフを用いて、露光時間の変更を行う。この露光時間−レジスト線幅グラフは、露光時間と第１レジストパターン２０ｂ（図６参照）の線幅（大きさ）との対応関係を示すものである。

例えば、変更前の露光時間がT₁で第１レジストパターン２０ｂの線幅がD₁であり、これでは抵抗素子４１の抵抗値が設計抵抗値R_dよりも小さいとする。

その場合は、露光時間を長くしてT₂とすることで、第１レジストパターン２０ｂの線幅（すなわち抵抗パターン１７ｂの幅W）をD₁よりも短いD₂とすることができる。これにより、露光時間を変更する前と比較して抵抗素子４１の抵抗値を大きくすることができ、該抵抗値を設計抵抗値R_dに近づけることが可能となる。

一方、ステップＳ１４において収めることができない（ＮＯ）と判断された場合には、再びステップＳ８を行い、抵抗パターン１７ｂ（図１６参照）の大きさ（幅W、長さL）を設計し直すことにより、抵抗素子４１の抵抗値が設計抵抗値R_dの許容範囲内に収まるようにする。

以上により、本実施形態に係る半導体装置の製造工程の主要ステップを終了する。

上記した本実施形態では、ステップＳ５において、設計抵抗値R_dに接触抵抗R_cを含めるようにしたので、抵抗素子４１の実際の抵抗値が設計抵抗値R_dよりも接触抵抗R_cの分だけ大きくなるのが防がれると供に、抵抗素子４１の抵抗値の管理が正確となり、接触抵抗R_cによって半導体装置の動作が不安定になるのを防止できる。

また、試作段階において、抵抗素子４１の抵抗値の実測値R_aが設計抵抗値R_dの許容範囲から外れていると判断された場合には、ステップＳ８において抵抗パターン１７ｂの大きさ（長さL、幅W）を設計し直して、実測値R_aを上記許容範囲内に収めるようにした。これにより、接触抵抗R_cに起因した抵抗素子４１の抵抗値のばらつきを抵抗パターン１７ｂの大きさを変更することで低減することができるようになり、接触抵抗R_cによって半導体装置の動作が不安定になる等の不都合を回避できる。

更に、量産段階においては、ステップＳ１５において、露光工程（図５参照）での露光時間を変更することにより第１レジストパターン２０ｂの線幅を調節して、上記の実測値R_aが設計抵抗値R_dの許容範囲に収まるように抵抗パターン１７ｂの幅Wを微調整する。これによれば、抵抗パターン１７ｂ自身の設計をやり直さなくても、量産工程において迅速且つ簡便に抵抗素子４１の抵抗値を微調整することができ、接触抵抗R_cに伴う抵抗素子４１の抵抗値のばらつきを抑制できる。

図１（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置の量産段階における製造途中の断面図（その１）である。 図２は、本発明の実施の形態に係る半導体装置の量産段階における製造途中の断面図（その２）である。 図３は、本発明の実施の形態に係る半導体装置の量産段階における製造途中の断面図（その３）である。 図４は、本発明の実施の形態に係る半導体装置の量産段階における製造途中の断面図（その４）である。 図５は、本発明の実施の形態に係る半導体装置の量産段階における製造途中の断面図（その５）である。 図６は、本発明の実施の形態に係る半導体装置の量産段階における製造途中の断面図（その６）である。 図７は、本発明の実施の形態に係る半導体装置の量産段階における製造途中の断面図（その７）である。 図８は、本発明の実施の形態に係る半導体装置の量産段階における製造途中の断面図（その８）である。 図９は、本発明の実施の形態に係る半導体装置の量産段階における製造途中の断面図（その９）である。 図１０は、本発明の実施の形態に係る半導体装置の量産段階における製造途中の断面図（その１０）である。 図１１は、本発明の実施の形態に係る半導体装置の量産段階における製造途中の断面図（その１１）である。 図１２は、本発明の実施の形態に係る半導体装置の量産段階における製造途中の断面図（その１２）である。 図１３は、本発明の実施の形態に係る半導体装置の量産段階における製造途中の断面図（その１３）である。 図１４は、本発明の実施の形態に係る半導体装置の量産段階における製造途中の断面図（その１４）である。 図１５は、本発明の実施の形態に係る半導体装置の量産段階における製造途中の断面図（その１５）である。 図１６は、本発明の実施の形態に係る半導体装置が備える抵抗素子の上面図である。 図１７は、図１６のI−I線に沿う拡大断面図である。 図１８は、本発明の実施の形態に係る半導体装置の製造方法を示すフローチャートである。 図１９（ａ）、（ｂ）は、本発明の実施の形態に係る半導体装置が備える抵抗パターンの長さ及び幅と、抵抗素子の抵抗値との関係を示すグラフである。 図２０は、本発明の実施の形態で使用される露光時間−レジスト線幅グラフである。

符号の説明

１０…シリコン基板、１１…素子分離絶縁膜、１２…pウェル、１３…nウェル、１５…ゲート絶縁膜、１７…導電膜、１７ａ…ゲート電極、１７ｂ…抵抗パターン、１８…熱酸化膜、２０…フォトレジスト、２０ａ…感光部、２０ｂ…第１レジストパターン、２２…n型ソース／ドレインエクステンション、２３…p型ソース／ドレインエクステンション、２５…サイドウォール用絶縁膜、２５ａ…絶縁性サイドウォール、２６…第２レジストパターン、３０…第３レジストパターン、３２…n型ソース／ドレイン領域、３３…p型ソース／ドレイン領域、３６…第４レジストパターン、３７…熱酸化膜、４０…金属シリサイド層、４１…抵抗素子、４３…窒化シリコン膜、４４…酸化シリコン膜、４５…層間絶縁膜、５１…導電性プラグ、５２…金属配線。

Claims (6)

1. 抵抗パターンとその表面に形成された金属シリサイド層とで構成される抵抗素子を備えた半導体装置の製造方法であって、
   （ａ）前記抵抗パターンと前記金属シリサイド層との接触抵抗を前記抵抗素子の設計抵抗値に含めて前記抵抗素子を設計するステップを有することを特徴とする半導体装置の製造方法。
2. （ｂ）異なるプロセス条件で複数の前記抵抗素子を試作するステップと、
   （ｃ）前記試作された複数の抵抗素子のそれぞれの抵抗値を測定するステップとを更に有し、
   前記ステップ（ａ）において、前記ステップ（ｃ）で得られた測定値に基づいて、前記抵抗素子の抵抗値が前記プロセス条件によってどのように変わるかを把握して、前記抵抗素子の抵抗値が前記設計抵抗値の許容範囲に収まるように、前記抵抗素子のプロセス条件を決定することを特徴とする付記１に記載の半導体装置の製造方法。
3. （ｄ）前記半導体装置の試作段階において前記抵抗素子の抵抗値の実測値を測定するステップと、
   （ｅ）前記ステップ（ｄ）で得られた前記実測値が前記設計抵抗値の許容範囲から外れている場合に、前記抵抗パターンの大きさを設計し直して、前記実測値を前記許容範囲内に収めるステップを更に有することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
4. （ｆ）前記半導体装置の量産段階において前記抵抗素子の抵抗値の実測値を測定するステップと、
   （ｇ）前記ステップ（ｆ）で得られた前記実測値が前記設計抵抗値の許容範囲から外れている場合に、フォトレジストを露光して前記抵抗パターンに対応したレジストパターンを得る露光工程において、露光時間を変更することにより前記レジストパターンの大きさを調節して、前記実測値を前記許容範囲内に収めるステップを更に有することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
5. 半導体基板上に、第１の絶縁膜を介して第１の導電パターンと第２の導電パターンを形成する工程と、
   前記第１の導電パターンと前記第２の導電パターンとを覆う第２の絶縁膜を形成する工程と、
   前記第２の絶縁膜をエッチングして、前記第１の導電パターンの上面を露出し、該第１の導電パターンの側面を覆うサイドウォールを形成すると共に、前記第２の導電パターンの一部を露出するマスクを形成する工程と、
   前記第１の導電パターン及び前記第２の導電パターンを覆う金属膜を形成する工程と、
   熱処理をすることで、前記第１の導電パターンの少なくとも一部をシリサイド化すると共に、前記第２の導電パターンの少なくとも一部をシリサイド化する工程と、
   を含むことを特徴とする半導体装置の製造方法。
6. 前記第２の導電パターンは抵抗素子を構成し、前記第２の導電パターンのシリサイド化された部分は、コンタクト領域となることを特徴とする請求項５に記載の半導体装置の製造方法。

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