KR20100089781A - 반도체 소자내의 임베디드 저항 소자의 형성 방법 - Google Patents
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Abstract
반도체 소자내의 임베디드 저항 소자를 형성하는 방법 및 반도체 소자를 제공한다. 상기 방법은 기판 내에 트렌치 분리 영역을 형성하고, 상기 기판 및 트렌치 분리 영역 상에 패드 산화막을 형성하고, 상기 패드 산화막 상에 실리콘막을 증착하고, 상기 트렌치 분리 영역 상부에 위치하는 상기 실리콘막의 영역 상에 포토 레지스트 마스크를 형성하고, 상기 트렌치 분리 영역 상부에 위치하는 폴리컨덕터를 얻기 위하여 상기 실리콘막을 식각하고, 상기 폴리컨덕터를 산화하고, 상기 산화된 표면 상에 산화막 물질 또는 메탈 게이트 물질 중 적어도 하나를 증착하고, 상기 적어도 하나의 산화막 물질 또는 메탈 게이트 물질 상에 실리콘막을 증착하고, 상기 트렌치 분리 영역과 이격되어 위치하는 상기 실리콘막의 일정 영역 상에 위치하는 포토 레지스트 마스크로 트랜지스터 게이트를 패터닝하고, 상기 트렌치 분리 영역과 이격되어 위치하는 적어도 하나의 트랜지스터 구조물 및 상기 트렌치 분리 영역 상부에 위치하는 적어도 하나의 저항 소자 구조물을 얻기 위해서 상기 실리콘막을 식각하는 것을 포함한다.
Description
본 발명은 반도체 집적 회로에 관한 것으로, 더욱 상세하게는 반도체 집적 회로에서 임베디드 저항 소자(embedded resistor)의 형성에 관한 것이다.
반도체 집적 회로는 다양한 형태의 임베디드 저항 소자를 포함할 수 있다. OP타입의 저항 소자는 집적 회로의 폴리컨덕터 또는 활성영역에 임플란트(implant)를 첨가함으로써 형성한다. 임베디드 저항 소자로는 웰타입(예를들면, N-웰), OP 활성영역타입(예를들면, OP N+ 확산), 및/또는 OP 폴리컨덕터타입(예를들면, OP P+ 폴리실리콘)을 들 수 있다. OP 저항 소자는 반도체 집적 회로에 있는 트랜지스터와 같은 다른 소자에 이미 사용된 임플란트 및 공정 파라미터들을 사용하므로, 제조하는 것이 상대적으로 저렴하다.
본 발명이 해결하고자 하는 과제는 반도체 소자에 있어서 임베디드 저항 소자를 형성하는 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 의한 반도체 소자의 임베디드 저항 소자의 형성 방법은, 기판 내에 트렌치 분리 영역을 형성하고, 상기 기판 및 트렌치 분리 영역 상에 패드 산화막을 형성하고, 상기 패드 산화막 상에 실리콘막을 증착하고, 상기 트렌치 분리 영역 상부에 위치하는 상기 실리콘막의 영역 상에 포토 레지스트 마스크를 형성하고, 상기 트렌치 분리 영역 상부에 위치하는 폴리컨덕터를 얻기 위하여 상기 실리콘막을 식각하고, 상기 폴리컨덕터를 산화하고, 상기 산화된 표면 상에 산화막 물질 또는 메탈 게이트 물질 중 적어도 하나를 증착하고, 상기 적어도 하나의 산화막 물질 또는 메탈 게이트 물질 상에 실리콘막을 증착하고, 상기 트렌치 분리 영역과 이격되어 위치하는 상기 실리콘막의 일정 영역 상에 위치하는 포토 레지스트 마스크로 트랜지스터 게이트를 패터닝하고, 상기 트렌치 분리 영역과 이격되어 위치하는 적어도 하나의 트랜지스터 구조물 및 상기 트렌치 분리 영역 상에 위치하는 적어도 하나의 저항 소자 구조물을 얻기 위해서 상기 실리콘막을 식각하는 것을 포함한다.
보다 바람직한 실시예에서 상기 실리콘은 다결정 실리콘(폴리 실리콘)을 포함하며, 상기 산화막 물질은 HfO2을 포함하며, 상기 메탈 게이트 물질은 TiN을 포함한다. 이퓨즈 실시예는 상기 트랜지스터 또는 저항 소자 구조물 중 적어도 하나 상에 실리사이드 영역을 형성하는 것을 더욱 포함한다. 상기 트렌치 분리 영역 상부에 위치하는 상기 실리콘막의 영역 상에 포토 레지스트 마스크를 형성하는 공정은 저항 소자 구조물을 형성하기 위하여 추가되는 유일한 포토 공정이다. 고유전상수(high-K) 메탈 게이트 실시예에서 상기 산화된 표면 상에 산화막 물질 또는 메탈 게이트 물질 중 적어도 하나를 증착하는 공정은 고유전상수 물질 및 메탈 게이트 물질을 증착하는 것을 포함한다. 상기 고유전상수 물질은 HfO2, AlO, ZrO2, TiO2 또는 유사 물질을 포함한다. 상기 메탈 게이트 물질은 TiN 및 유사 물질을 포함한다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판, 상기 기판 내에 위치하는 트렌치 분리 영역, 상기 트렌치 분리 영역 상에 형성된 패드 산화막, 상기 트렌치 분리 영역 상에 위치하는 폴리컨덕터, 상기 폴리컨덕터 상에 형성된 적어도 하나의 산화막 물질 또는 메탈 게이트 물질, 상기 트렌치 분리 영역으로부터 이격되어 위치하는 적어도 하나의 트랜지스터 구조물, 및 상기 트렌치 분리 영역 상에 위치하는 적어도 하나의 저항 소자 구조물을 포함한다.
본 발명은 첨부되는 도면과 함께 후술되는 실시예들로부터 보다 더 이해될 것이다.
도 1은 OP 폴리컨덕터 저항 소자 구조물의 단면도이다.
도 2는 OP 폴리 실리콘 저항 소자 구조물의 단면도이다.
도 3은 고유전상수 메탈 게이트의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 트렌치 분리 영역 형성 후의 OP 저항 소자 구조물의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 패드 산화 및 웰 이온 주입 후의 OP 저항 소자 구조물의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 폴리 실리콘 증착 후의 OP 저항 소자 구조물의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 OP 폴리컨덕터 저항 소자 패터닝 후의 OP 저항 소자 구조물의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 OP 폴리컨덕터 식각 후의 OP 저항 소자 구조물의 단면도이다.
도 9는 본 발명의 일 실시예에 따른 이중 게이트 산화막 및 확장된 게이트 산화막의 산화 후의 OP 저항 소자 구조물의 단면도이다.
도 10은 본 발명의 일 실시예에 따른 HfO2막 및 TiN막의 증착 후의 OP 저항 소자 구조물의 단면도이다.
도 11은 본 발명의 일 실시예에 따른 게이트 폴리 실리콘 증착 후의 OP 저항 소자 구조물의 단면도이다.
도 12는 본 발명의 일 실시예에 따른 게이트 패터닝 후의 OP 저항 소자 구조물의 단면도이다.
도 13은 본 발명의 일 실시예에 따른 게이트 폴리컨덕터 식각 후의 OP 저항 소자 구조물의 단면도이다.
도 14는 본 발명의 일 실시예에 따른 스페이서 형성 후의 OP 저항 소자 구조물의 단면도이다.
도 15는 본 발명의 일 실시예에 따른 OP 저항 소자 최종 구조물의 단면도이다.
도 16은 본 발명의 일 실시예에 따른 트렌치 분리 영역 형성 후의 이퓨즈 구조물의 단면도이다.
도 17은 본 발명의 일 실시예에 따른 패드 산화 및 웰 이온 주입 후의 이퓨즈 구조물의 단면도이다.
도 18은 본 발명의 일 실시예에 따른 폴리 실리콘 증착 후의 이퓨즈 구조물의 단면도이다.
도 19는 본 발명의 일 실시예에 따른 이퓨즈 폴리컨덕터 패터닝 후의 이퓨즈 구조물의 단면도이다.
도 20은 본 발명의 일 실시예에 따른 이퓨즈 폴리컨덕터 식각 후의 이퓨즈 구조물의 단면도이다.
도 21은 본 발명의 일 실시예에 따른 이중 게이트 산화막 및 확장된 게이트 산화막의 산화 후의 이퓨즈 구조물의 단면도이다.
도 22는 본 발명의 일 실시예에 따른 HfO2막 및 TiN막의 증착 후의 이퓨즈 구조물의 단면도이다.
도 23은 본 발명의 일 실시예에 따른 게이트 폴리 실리콘 증착 후의 이퓨즈 구조물의 단면도이다.
도 24는 본 발명의 일 실시예에 따른 게이트 패터닝 후의 이퓨즈 구조물의 단면도이다.
도 25는 본 발명의 일 실시예에 따른 게이트 폴리컨덕터 식각 후의 이퓨즈 구조물의 단면도이다.
도 26은 본 발명의 일 실시예에 따른 실리사이드 및 스페이서 형성 후의 이퓨즈 구조물의 단면도이다.
도 27은 본 발명의 일 실시예에 따른 이퓨즈 최종 구조물의 단면도이다.
도 2는 OP 폴리 실리콘 저항 소자 구조물의 단면도이다.
도 3은 고유전상수 메탈 게이트의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 트렌치 분리 영역 형성 후의 OP 저항 소자 구조물의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 패드 산화 및 웰 이온 주입 후의 OP 저항 소자 구조물의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 폴리 실리콘 증착 후의 OP 저항 소자 구조물의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 OP 폴리컨덕터 저항 소자 패터닝 후의 OP 저항 소자 구조물의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 OP 폴리컨덕터 식각 후의 OP 저항 소자 구조물의 단면도이다.
도 9는 본 발명의 일 실시예에 따른 이중 게이트 산화막 및 확장된 게이트 산화막의 산화 후의 OP 저항 소자 구조물의 단면도이다.
도 10은 본 발명의 일 실시예에 따른 HfO2막 및 TiN막의 증착 후의 OP 저항 소자 구조물의 단면도이다.
도 11은 본 발명의 일 실시예에 따른 게이트 폴리 실리콘 증착 후의 OP 저항 소자 구조물의 단면도이다.
도 12는 본 발명의 일 실시예에 따른 게이트 패터닝 후의 OP 저항 소자 구조물의 단면도이다.
도 13은 본 발명의 일 실시예에 따른 게이트 폴리컨덕터 식각 후의 OP 저항 소자 구조물의 단면도이다.
도 14는 본 발명의 일 실시예에 따른 스페이서 형성 후의 OP 저항 소자 구조물의 단면도이다.
도 15는 본 발명의 일 실시예에 따른 OP 저항 소자 최종 구조물의 단면도이다.
도 16은 본 발명의 일 실시예에 따른 트렌치 분리 영역 형성 후의 이퓨즈 구조물의 단면도이다.
도 17은 본 발명의 일 실시예에 따른 패드 산화 및 웰 이온 주입 후의 이퓨즈 구조물의 단면도이다.
도 18은 본 발명의 일 실시예에 따른 폴리 실리콘 증착 후의 이퓨즈 구조물의 단면도이다.
도 19는 본 발명의 일 실시예에 따른 이퓨즈 폴리컨덕터 패터닝 후의 이퓨즈 구조물의 단면도이다.
도 20은 본 발명의 일 실시예에 따른 이퓨즈 폴리컨덕터 식각 후의 이퓨즈 구조물의 단면도이다.
도 21은 본 발명의 일 실시예에 따른 이중 게이트 산화막 및 확장된 게이트 산화막의 산화 후의 이퓨즈 구조물의 단면도이다.
도 22는 본 발명의 일 실시예에 따른 HfO2막 및 TiN막의 증착 후의 이퓨즈 구조물의 단면도이다.
도 23은 본 발명의 일 실시예에 따른 게이트 폴리 실리콘 증착 후의 이퓨즈 구조물의 단면도이다.
도 24는 본 발명의 일 실시예에 따른 게이트 패터닝 후의 이퓨즈 구조물의 단면도이다.
도 25는 본 발명의 일 실시예에 따른 게이트 폴리컨덕터 식각 후의 이퓨즈 구조물의 단면도이다.
도 26은 본 발명의 일 실시예에 따른 실리사이드 및 스페이서 형성 후의 이퓨즈 구조물의 단면도이다.
도 27은 본 발명의 일 실시예에 따른 이퓨즈 최종 구조물의 단면도이다.
OP 타입의 저항 소자는 집적 회로의 폴리컨덕터 또는 활성 영역에 임플란트를 첨가함으로써 형성된다. 실시예의 방법으로 OP P+ 폴리 실리콘 타입과 같은 OP 폴리컨덕터 저항 소자를 형성한다. OP 폴리컨덕터 저항 소자는 부온도계수(negative temperature coefficient) 특성으로 인하여 밴드갭 기준 회로에 특히 유용하다. 본 발명의 방법들은 종래 방법들에 비하여 저항 소자를 형성하는데 보다 적은 수의 포토 리소그래피 공정을 사용하며, 산화막 손상을 감소시킨다.
트렌치 분리(shallow trench isolation: STI)는 인접하는 반도체 장치 구성요소 사이의 전기적 전류 누설을 방지하는 역할을 하는 집적 회로의 하나의 요소이다. 트렌치 분리는, 예를들어 약 250nm보다 적은 CMOS 프로세서 테크놀러지 노드와 함께 사용될 수 있다. 트렌치 분리는 반도체 장치 제조 공정에서 일찍부터 형성되며, 저항 소자나 트랜지스터가 형성되기 전에 형성된다. 통상적인 트렌치 분리 공정은 실리콘 내에 트렌치 패턴을 식각하고, 트렌치를 채우기 위하여 SiO2와 같은 유전체 물질을 하나 또는 증착하고, 평탄화 공정 등에 의해 여분의 유전체를 제거하는 과정을 포함한다.
OP 폴리컨덕터 저항 소자의 실시예에서 저항은 온도가 증가함에 따라 감소한다. 따라서 폴리 실리콘 저항 소자타입에서 이중 게이트 산화막 구조는 보다 두꺼운 산화막을 사용하며, 확장된 게이트 산화막 구조는 중간 두께의 산화막을 사용하며, 단일 게이트 산화막 구조는 보다 얇은 산화막을 사용한다. 예를들면, 단일 게이트 산화막이 중심 소자에 사용될 수 있으며, 확장된 게이트 산화막 및 이중 게이트 산화막이 인터페이스에 사용될 수 있다. OP P+ 저항 소자는 부온도계수 특성 때문에 밴드갭 기준 회로에 사용되기에 적합하다.
도 1은 OP 폴리컨덕터 저항 소자(100)을 도시한다. 저항 소자(100)은 기판(110), 기판 상에 위치하는 트렌치 분리 영역(112), 트렌치 분리 영역(112) 상에 위치하는 폴리컨덕터(120), 폴리컨덕터(120) 주위에 위치하며 트렌치 분리 영역(112) 상에 위치하는 측면 절연체(121), 측면 절연체(121) 주위에 위치하며 트렌치 분리 영역(112) 상에 위치하는 스페이서(136), 및 기판(110), 트렌치 분리 영역(112), 스페이서(136), 측면 절연체(121) 및 폴리컨덕터(120) 상에 위치하는 상부 절연체(140)를 포함한다.
도 2는 폴리 실리콘 OP 폴리컨덕터 저항 소자(200)을 도시한다. 저항 소자(200)은 실리콘 기판(210), 기판(210) 상에 위치하는 트렌치 분리 영역(212), 트렌치 분리 영역(212) 상에 위치하는 폴리 실리콘(230), 폴리 실리콘(230) 주위에 위치하며 트렌치 분리 영역(212) 상에 위치하는 측면 절연체(231), 측면 절연체(231) 주위에 위치하며 트렌치 분리 영역(212) 상에 위치하는 스페이서(238), 및 실리콘 기판(210), 트렌치 분리 영역(212), 스페이서(238), 측면 절연체(231) 및 폴리 실리콘(230) 상에 위치하는 상부 절연체(240)을 포함한다.
도 3은 고유전상수(High-K) 메탈 게이트 저항 소자(300)를 도시한다. 저항 소자(300)은 실리콘 기판(310), 기판(310) 상에 위치하는 트렌치 분리 영역(312), 트렌치 분리 영역(312) 상에 위치하는 HfO2(326), HfO2(326) 상에 위치하는 TiN(328), TiN(328) 상에 위치하는 폴리 실리콘(330), 폴리 실리콘(330) 주위에 위치하며 트렌치 분리 영역(312) 상에 위치하는 측면 절연체(331), 측면 절연체(331) 주위에 위치하며 트렌치 분리 영역(312) 상에 위치하는 스페이서(338), 및 실리콘 기판(310), 트렌치 분리 영역(312), 스페이서(338), 측면 절연체(331) 및 폴리 실리콘(330) 상에 위치하는 상부 절연체(340)을 포함한다. 삽입된 금속층(328)의 낮고 비선형인 저항 특성으로 인하여 고유전상수 메탈 게이트 저항 소자(300)에서 고저항이 달성되기 어려울 수 있다.
도 4는 트렌치 분리 영역 형성 후의 본 발명의 일 실시예에 따른 OP 저항 소자 구조물(400)을 도시한다. 구조물(400)은 길게 형성된 기판(410) 및 기판(410) 상에 형성된 트렌치 분리 영역(412)을 포함한다. 트렌치 분리 영역(412)은 길게 형성된 기판(410)의 일방의 단부쪽에 형성하며, 기판(410)의 또다른 단부에는 상부에 트렌치 분리 영역(412)을 형성하지 않은채 남겨둔다. 트렌치 분리 영역(412) 형성 과정은 분리 영역을 정의한다.
도 5는 패드 산화 및 웰 이온 주입 후의 본 발명의 일 실시예에 따른 OP 저항 소자 구조물(500)을 도시한다. 구조물(500)은 도 4의 구조물(400)과 유사하므로, 반복되는 설명은 생략한다. 산화막(514)을 기판(510) 및 트렌치 분리 영역(512) 상에 형성한다. 패드 산화막(514)은 산화공정에 의해 형성하며, Vt Taylor와 같은 채널 이온 주입이 수행될 수 있다.
도 6은 폴리 실리콘 증착 후의 본 발명의 일 실시예에 따른 OP 저항 소자 구조물(600)을 도시한다. 구조물(600)은 도 5의 구조물(500)과 유사하므로, 반복되는 설명은 생략한다. 폴리 실리콘막(616)을 산화막(614) 상에 형성한다. 폴리 실리콘은 OP 저항소자 및/또는 이퓨즈(eFUSE)를 형성하기 위해 증착된다. 폴리 실리콘의 두께는, 예를들면 약 0 내지 2000 Å 일 수 있다.
도 7은 OP 폴리컨덕터 저항 소자 패터닝 후의 본 발명의 일 실시예에 따른 OP 저항소자 구조물(700)을 도시한다. 구조물(700)은 도 6의 구조물(600)과 유사하므로, 반복되는 설명은 생략한다. 포토 레지스트 패턴(718)을 폴리 실리콘막(716) 상에 형성한다.
도 8은 OP 폴리컨덕터 식각 후의 본 발명의 일 실시예에 따른 OP 저항 소자 구조물(800)을 도시한다. 구조물(800)은 도 7의 구조물(700)과 유사하므로, 반복되는 설명은 생략한다. 식각 후에, 이전의 폴리 실리콘막의 폴리컨덕터(820) 부분이 트렌치 분리 영역(812) 상에 형성되며, 잔여막(822)이 트렌치 분리 영역(812)의 남은 영역과 기판(810) 상에 형성된다.
도 9는 이중 게이트 산화막 및 확장된 게이트 산화막 산화 후의 본 발명의 일 실시예에 따른 OP 저항 소자 구조물(900)을 도시한다. 구조물(900)은 도 8의 구조물(800)과 유사하므로, 반복되는 설명은 생략한다. 확장된 게이트 산화막(922)을 트렌치 분리 영역(912)의 노촐된 영역 및 기판(910) 상에 형성하며, 이중 게이트 산화막(924)을 폴리컨덕터(920) 상에 형성한다.
또 다른 실시예에서 본 단계에서의 산화 공정은 단일 게이트 산화막, 이중 게이트 산화막, 삼중 게이트 산화막, 사중 게이트 산화막 및 더 높은 수의 산화막 공정을 포함할 수 있다. 따라서 폴리 패터닝 후에 다양한 산화 공정을 수행할 수 있으며, 본 발명은, 예를들어 이중 게이트 산화막, 확장된 게이트 산화막 및 단일 게이트 산화막에 한정되지 않는다.
도 10은 하프늄 산화막(HfO2) 및 질화티타늄(TiN)막을 증착한 후의 본 발명의 일 실시예에 따른 OP 저항 소자 구조물(1000)를 도시한다. 구조물(1000)은 도 9의 구조물(900)과 유사하므로, 반복되는 설명은 생략한다. HfO2막(1026)을 트렌치 분리 영역(1012)의 노출된 영역 및 기판(1010) 상에 형성하며, 폴리컨덕터(1020) 상에 위치하는 이중 게이트 산화막(1024) 상에도 형성한다. 또한 TiN막(1028)을 HfO2막(1026) 상에 형성한다. 폴리컨덕터(1020) 및 이중 게이트 산화막(1024)의 상부에 위치하는 TiN막(1028)의 두께는 그 외의 영역에 위치하는 TiN막의 두께보다 얇을 수 있다. 예를들면, 폴리컨덕터(1020) 상부에 위치하는 TiN막(1028)의 두께 및 폴리컨덕터(1020) 상부에 위치하는 이중 게이트 산화막(1024)의 두께의 합은 그 외의 영역에 위치하는 TiN막의 두께와 거의 같을 수 있다.
또 다른 실시예에서 고유전상수 물질은 HfO2, AlO, ZrO2, TiO2 등을 포함할 수 있다. 또한 SiO2, SiON, DPN 산화막, RPN 산화막 등과 같은 산화막 물질이 게이트 산화막으로 사용될 수 있다. 따라서 게이트 산화막은 고유전상수에 제한되지 않는다. 메탈 게이트 물질은 TiN 등의 물질이 사용될 수 있다.
도 11은 게이트 폴리 실리콘 증착 후의 본 발명의 일 실시예에 따른 OP 저항 소자 구조물(1100)을 도시한다. 구조물(1100)은 도 10의 구조물(1000)과 유사하므로, 반복되는 설명은 생략한다. 폴리 실리콘막(1130)을 TiN막(1128) 상에 형성한다. 폴리 실리콘막(1130)은 폴리컨덕터(1120)로 인하여 돌출영역(1132)을 가진다. 돌출영역(1132)은 실질적으로 트렌치 분리 영역(1112)과 대응하는 영역 상에 형성한다. 추가의 폴리 실리콘이 고유전상수 메탈 게이트 소자를 형성하기 위하여 증착될 수 있다.
도 12는 게이트 패터닝 후의 본 발명의 일 실시예에 따른 OP 저항 소자 구조물(1200)을 도시한다. 구조물(1200)은 도 11의 구조물(1100)과 유사하므로, 반복되는 설명은 생략한다. 포토 레지스트 마스크(1234)를 폴리 실리콘막(1230) 상에 형성한다. 포토 레지스트 마스크(1234)는 길게 형성된 기판에서 트렌치 분리 영역이 형성되지 않은 기판의 단부쪽에 형성한다.
도 13은 게이트 폴리컨덕터 식각 후의 본 발명의 일 실시예에 따른 OP 저항 소자 구조물(1300)을 도시한다. 구조물(1300)은 도 12의 구조물(1200)과 유사하므로, 반복되는 설명은 생략한다. 식각 후에, 폴리컨덕터(1320)가 트렌치 분리 영역(1312) 상에 남으며, HfO2막(1326), TiN막(1328) 및 폴리 실리콘막(1330)의 다층 적층체가 기판(1310) 상에 남는다.
도 14는 스페이서 형성 후의 본 발명의 일 실시예에 따른 OP 저항 소자 구조물(1400)을 도시한다. 구조물(1400)은 도 13의 구조물(1300)과 유사하므로, 반복되는 설명은 생략한다. 제 1 스페이서(1436)를 트렌지 분리 영역(1412) 상에서 폴리컨덕터(1420) 주위에 형성한다. 그리고 제 2 스페이서(1438)를 기판(1410) 상에서 HfO2막(1426), TiN막(1428) 및 폴리 실리콘막(1430)의 다층 적층체의 주위에 형성한다.
예를들면, 고유전상수 메탈 게이트 소자의 패터닝 및 형성은 저농도 드레인(LDD), 스페이서 및 깊은 소오스/드레인 구조들의 형성을 포함할 수 있다. BEOL(back-end-of-line) 공정, MOL(middle-of-line) 공정, 및 실리사이드 형성이 사용될 수 있다. 메탈화막이 첨가되기 전에, MOL 스트립 및 세정 공정은 이온 주입 후의 저항소자 및 트렌지스터에 대한 콘택을 형성한다. 이것은 소오스, 드레인 및 폴리 실리콘 게이트 영역 상에 자기 정렬된 실리사이드의 형성 후에 미반응된 메탈 필름의 선택적인 제거, 스트레인 향상의 최적화를 위한 질화막 스페이서의 제거, 및 포스트 콘택-에치 세정을 포함한다. BEOL 스트립 및 세정 공정은 후에 확산 저지막 및 금속으로 채워질 통로를 형성하기 위한 유전체 식각 후의 세정을 포함한다. 세정 공정은 유기 잔여물, 산화된 메탈 잔여물 및 미립자 오염물을 포함하는 모든 식각 잔여물 및 연소 잔여물을. 패턴된 메탈 라인 또는 유전체에 손상을 가하거나 웨이퍼 표면의 소자들에 물리적인 손상을 가하지 않고 제거한다.
도 15는 본 발명의 일 실시예에 따른 OP 저항 소자의 최종 구조물(1500)을 도시한다. 구조물(1500)은 도 14의 구조물(1400)과 유사하므로, 반복되는 설명은 생략한다. 평탄화 상부 절연체(1540)를 기판(1510), 제 2 스페이서(1538), 폴리 실리콘막(1530), 제 1 스페이서(1536) 및 폴리컨덕터(1520) 상에 형성한다. 이로써 절연된 폴리컨덕터(1520)는 제 1 스페이서(1536)와 함께 OP 저항 소자를 형성한다. 동시에 HfO2막(1526), TiN막(1528) 및 폴리 실리콘(1530)의 절연된 다층 적층체는 제 2 스페이서(1538)와 함께 트랜지스터를 형성한다.
도 16은 트렌치 분리 영역 형성 후의 본 발명의 일 실시예에 따른 이퓨즈(eFuse) 구조물(1600)을 도시한다. 구조물(1600)은 길게 형성된 기판(1610) 및 기판(1610) 상에 형성된 트렌치 분리 영역(1612)을 포함한다. 트렌치 분리 영역(1612)을 길게 형성된 기판(1610)의 일방의 단부쪽에 형성하며, 기판(1610)의 또다른 단부에는 상부에 트렌치 분리 영역(1612)울 형성하지 않은채 남겨둔다.
도 17은 패드 산화 및 웰 이온주입 후의 본 발명의 일 실시예에 따른 이퓨즈 구조물(1700)을 도시한다. 구조물(1700)은 도 16의 구조물(1600)과 유사하므로, 반복되는 설명은 생략한다. 산화막(1714)을 기판(1710) 및 트렌치 분리 영역(1712) 상에 형성한다.
도 18은 폴리 실리콘 증착 후의 본 발명의 일 실시예에 따른 이퓨즈 구조물(1800)을 도시한다. 구조물(1800)은 도 17의 구조물(1700)과 유사하므로, 반복되는 설명은 생략한다. 폴리 실리콘막(1816)을 산화막(1814) 상에 형성한다.
도 19는 이퓨즈 폴리컨덕터 패터닝 후의 본 발명의 일 실시예에 따른 이퓨즈 구조물(1900)을 도시한다. 구조물(1900)은 도 18의 구조물(1800)과 유사하므로, 반복되는 설명은 생략한다. 포토 레지스트 패턴(1918)을 폴리 실리콘막(1916) 상에 형성한다.
도 20은 이퓨즈 폴리컨덕터 식각 후의 본 발명의 일 실시예에 따른 이퓨즈 구조물(2000)을 도시한다. 구조물(2000)은 도 19의 구조물(1900)과 유사하므로, 반복되는 설명은 생략한다. 식각 후에, 이전의 폴리 실리콘막의 폴리 컨덕터(2020) 영역이 트렌치 분리 영역(2012) 상에 형성되며, 잔여막(2022)이 트렌치 분리 영역(2012)의 남은 영역과 기판(2010) 상에 형성된다.
도 21은 이중 게이트 산화막 및 확장된 게이트 산화막 산화 후의 본 발명의 일 실시예에 따른 이퓨즈 구조물(2100)을 도시한다. 구조물(2100)은 도 20의 구조물(2000)과 유사하므로, 반복되는 설명은 생략한다. 확장된 게이트 산화막(2122)을 트렌치 분리 영역(2112)의 노출된 영역 및 기판(2110) 상에 형성하며, 이중 게이트 산화막(2124)을 폴리컨덕터(2120) 상에 형성한다.
도 22는 HfO2막 및 TiN막을 증착한 후의 본 발명의 일 실시예에 따른 이퓨즈 구조물(2200)을 도시한다. 구조물(2200)은 도 21의 구조물(2100)과 유사하므로, 반복되는 설명은 생략한다. HfO2막(2226)을 트렌치 분리 영역(2212)의 노출된 영역 및 기판(2210) 상에 형성하며, 폴리컨덕터(2220) 상에 위치하는 이중 게이트 산화막(2224) 상에도 형성한다. 또한 TiN막(2228)을 HfO2막(2226) 상에 형성한다. 폴리컨덕터(2220) 및 이중 게이트 산화막(2224)의 상부에 위치하는 TiN막(2228)의 두께는 그 외의 영역에 위치하는 TiN막(2228)의 두께보다 얇을 수 있다. 예를들면, 폴리컨덕터(2220) 상부에 위치하는 TiN막(2228)의 두께 및 폴리컨덕터(2220) 상부에 위치하는 이중 게이트 산화막(2224)의 두께의 합은 그 외의 영역에 위치하는 TiN막(2228)의 두께와 거의 같을 수 있다.
도 23은 게이트 폴리 실리콘 증착 후의 본 발명의 일 실시예에 따른 이퓨즈 구조물(2300)을 도시한다. 구조물(2300)는 도 22의 구조물(2200)과 유사하므로, 반복되는 설명은 생략한다. 폴리 실리콘막(2330)을 TiN막(2328) 상에 형성한다. 폴리 실리콘막(2330)은 폴리컨덕터(2320)로 인하여 돌출영역(2332)을 가진다. 돌출영역(2332)은 실질적으로 트렌치 분리 영역(2312)과 대응하는 영역 상에 형성한다.
도 24는 게이트 패터닝 후의 본 발명의 일 실시예에 따른 이퓨즈 구조물(2400)을 도시한다. 구조물(2400)은 도 23의 구조물(2300)과 유사하므로, 반복되는 설명은 생략한다. 포토 레지스트 마스크(2434)를 폴리 실리콘막(2430) 상에 형성한다. 포토 레지스트 마스크(2434)는 길게 형성된 기판에서 트렌치 분리 영역이 형성되지 단부쪽에 형성한다.
도 25는 게이트 폴리컨덕터 식각 후의 본 발명의 일 실시예에 따른 이퓨즈 구조물(2500)을 도시한다. 구조물(2500)은 도 24의 구조물(2400)과 유사하므로, 반복되는 설명은 생략한다. 식각 후에, 폴리컨덕터(2520)가 트렌치 분리 영역(2512) 상에 남으며, HfO2막(2526), TiN막(2528) 및 폴리 실리콘막(2530)의 다층 적층체가 기판(2510) 상에 남는다.
도 26은 실리사이드 및 스페이서 형성 후의 본 발명의 일 실시예에 따른 이퓨즈 구조물(2600)을 도시한다. 구조물(2600)은 도 25의 구조물(2500)과 유사하므로, 반복되는 설명은 생략한다. 제 1 실리사이드막(2637)을 폴리컨덕터(2620) 상에 형성하며, 제 2 실리사이드막(2639)을 폴리 실리콘막(2630) 상에 형성한다. 제 1 스페이서(2636)를 트렌지 분리 영역(2612) 상에서 폴리컨덕터(2620) 및 제 1 실리사이드(2637)의 다층 적층체 주위에 형성한다. 그리고 제 2 스페이서(2638)를 기판(2610) 상에서 HfO2막(2626), TiN막(2628), 폴리 실리콘막(2630) 및 제 2 실리사이드막(2639)의 다층 적층체 주위에 형성한다.
도 27은 본 발명의 일 실시예에 따른 이퓨즈의 최종 구조물(2700)을 도시한다. 구조물(2700)은 도 26의 구조물(2600)과 유사하므로, 반복되는 설명은 생략한다. 평탄화 상부 절연체(2740)를 기판(2710), 제 2 스페이서(2738), 제 2 실리사이드막(2739), 제 1 스페이서(2736) 및 제 1 실리사이드막(2737) 상에 형성한다. 이로써 폴리컨덕터(2720) 상의 절연된 제 1 실리사이드막(2737)은 제 1 스페이서(2736)와 함께 이퓨즈를 형성한다. 동시에 제 2 실리사이드막(2739), 폴리 실리콘막(2730), TiN막(2728) 및 HfO2막(2726)의 절연된 다층 적층체는 제 2 스페이서(2738)와 함께 트랜지스터를 형성한다.
본 발명의 실시예에 따른 방법에서 고유전상수 및 메탈(예를들면, TiN) 물질들은 게이트 형성 과정에서 자연스럽게 동시에 제거된다. 또한 또다른 실시예도 가능하다. 예를들면, 결과물인 임베디드 저항 소자의 저항 R은 폴리 실리콘막의 두께를 조절하는 것에 의해 쉽게 조절될 수 있다. 또한 폴리 실리콘 자체는 단결정 실리콘 또는 국부적인 결정화를 가지거나 가지지 않는 비정질 실리콘과 같은 유사한 물질로 교체될 수 있다.
본 발명의 실시예에 따른 방법은 트랜지스터를 형성하기 위해 이미 수행되었던 과정에 더하여 단지 하나의 추가적인 포토 공정만 더 사용하여 임베디드 저항 소자를 형성할 수 있다. 이에 반하여, 종래 방법들은 적어도 두 개의 추가 공정(하나는 OP 저항 소자 패터닝이며, 다른 하나는 메탈 제거)을 사용했다.
이퓨즈의 사용은 로직칩의 동적인 실시간 리프로그래밍을 가능하게 한다. 예를들면, 컴퓨터 로직은 칩 상에 식각되며, 통상적으로 칩이 제조된 후에는 변경될 수 없다. 이퓨즈를 사용함으로써, 칩이 동작중일 때도 칩 상의 회로가 변경될 수 있다. 따라서 이퓨즈는 인-칩 퍼포먼스 튜닝(in-chip performance tuning)을 제공할 수 있다. 예를들면, 만일 어떤 서브 시스템이 작동하지 않거나, 응답에 너무 긴 시간이 걸리거나, 너무 많은 파워를 소비한다면, 하나 또는 그 이상의 이퓨즈를 고의적으로 끊는 것에 의해 칩 로직 작동은 즉시 변경될 수 있다. 이 과정은 이퓨즈를 물리적으로 손상시키지 않는다. 따라서 예컨대 JTAG(Joint Test Action Group) 프로그래밍을 사용하는 것에 의해 그것은 가역적이며, 반복될 수 있다. JPAG 또는 IEEE Standard 1149는 인쇄 회로 기판 상의 순응 장치들의 핀을 제어하고 모니터하는 법을 상술한 표준이다.
본 발명의 실시예들이 도면과 함께 상술되었지만, 본 발명은 그러한 실시예들에 한정되는 것이 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 본 발명의 범위를 벗어나지 않고 다양한 다른 형태로 변경 및 수정될 수 있다. 그러한 수정 및 변경은 본 발명의 범위에 속하는 것이다.
110, 210, 310: 기판 112, 212, 312: 트렌치 분리 영역
120: 폴리컨덕터 121, 231, 331: 측면 절연체
136, 238, 338: 스페이서 140, 240, 340: 상부 절연체
230, 330: 폴리 실리콘
120: 폴리컨덕터 121, 231, 331: 측면 절연체
136, 238, 338: 스페이서 140, 240, 340: 상부 절연체
230, 330: 폴리 실리콘
Claims (22)
- 기판 내에 트렌치 분리 영역을 형성하고,
상기 기판 및 트렌치 분리 영역 상에 패드 산화막을 형성하고,
상기 패드 산화막 상에 실리콘막을 증착하고,
상기 트렌치 분리 영역 상부에 위치하는 상기 실리콘막의 영역 상에 포토 레지스트 마스크를 형성하고,
상기 트렌치 분리 영역 상부에 위치하는 폴리컨덕터를 얻기 위하여 상기 실리콘막을 식각하고,
상기 폴리컨덕터를 산화하고,
상기 산화된 표면 상에 산화막 물질 또는 메탈 게이트 물질 중 적어도 하나를 증착하고,
상기 적어도 하나의 산화막 물질 또는 메탈 게이트 물질 상에 실리콘막을 증착하고,
상기 트렌치 분리 영역과 이격되어 위치하는 상기 실리콘막의 일정 영역 상에 위치하는 포토 레지스트 마스크로 트랜지스터 게이트를 패터닝하고,
상기 트렌치 분리 영역과 이격되어 위치하는 적어도 하나의 트랜지스터 구조물 및 상기 트렌치 분리 영역 상부에 위치하는 적어도 하나의 저항 소자 구조물을 얻기 위해서 상기 실리콘막을 식각하는 것을 포함하는 반도체 소자내의 임베디드 저항 소자의 형성 방법. - 제 1항에 있어서,
상기 트랜지스터 또는 저항 소자 구조물 중 적어도 하나의 상부에 실리사이드 영역을 형성하는 것을 더욱 포함하는 반도체 소자내의 임베디드 저항 소자의 형성 방법. - 제 2항에 있어서,
상기 실리사이드가 형성된 상기 적어도 하나의 트랜지스터 또는 저항 소자의 구조물은 이퓨즈를 형성하는 것인 반도체 소자내의 임베디드 저항 소자의 형성 방법. - 제 1항에 있어서,
상기 트랜지스터 및 저항 소자의 구조물 각각의 주위에 적어도 하나의 스페이서를 형성하는 것을 더욱 포함하는 반도체 소자내의 임베디드 저항 소자의 형성 방법. - 제 4항에 있어서,
상기 적어도 하나의 스페이서는 기판 상에 직접 형성되는 것인 반도체 소자내의 임베디드 저항 소자의 형성 방법. - 제 4항에 있어서,
상기 적어도 하나의 스페이서는 절연 물질을 포함하는 반도체 소자내의 임베디드 저항 소자의 형성 방법. - 제 1항에 있어서,
상기 트랜지스터 및 저항 소자의 구조물 상에 절연막을 형성하는 것을 더욱 포함하는 반도체 소자내의 임베디드 저항 소자의 형성 방법. - 제 1항에 있어서,
상기 트렌치 분리 영역 상부에 위치하는 상기 실리콘막의 영역 상에 포토 레지스트 마스크를 형성하는 과정은 저항 소자 구조물을 형성하기 위하여 추가되는 유일한 포토 공정인 반도체 소자내의 임베디드 저항 소자의 형성 방법. - 제 1항에 있어서,
상기 저항 소자의 최종 저항은 실리콘막의 두께를 변경하는 것에 의해 조절되는 것인 반도체 소자내의 임베디드 저항 소자의 형성 방법. - 제 1항에 있어서,
분리 영역은 상기 트렌치 분리 영역 형성 공정에 의해서 정의되는 것인 반도체 소자내의 임베디드 저항 소자의 형성 방법. - 제 1항에 있어서,
상기 패드 산화막이 산화 공정에 의해 형성되는 단계에서 웰 이온 주입을 수행하는 것을 더욱 포함하는 반도체 소자내의 임베디드 저항 소자의 형성 방법. - 제 11항에 있어서,
상기 이온 주입은 Vt Taylor 프로세스를 사용하여 채널에 적용하는 것인 반도체 소자내의 임베디드 저항 소자의 형성 방법. - 제 1항에 있어서,
상기 실리콘막의 두께는 0 초과 내지 2000 Å인 반도체 소자내의 임베디드 저항 소자의 형성 방법. - 제 1항에 있어서,
상기 패드 산화막 형성 전에 상기 트렌치 분리 영역 및 기판을 평탄화하는 것을 더욱 포함하는 반도체 소자내의 임베디드 저항 소자의 형성 방법. - 제 1항에 있어서,
상기 폴리컨덕터를 산화하는 것은 단일 게이트 산화막, 확장된 게이트 산화막, 이중 게이트 산화막, 삼중 게이트 산화막, 사중 게이트 산화막 또는 그 이상의 산화막을 형성하는 공정을 적어도 하나 포함하는 반도체 소자내의 임베디드 저항 소자의 형성 방법. - 제 1항에 있어서,
상기 산화된 표면 상에 산화막 물질 또는 메탈 게이트 물질 중 적어도 하나를 증착하는 것은 고유전상수 물질 및 메탈 게이트 물질을 증착하는 것을 포함하는 반도체 소자내의 임베디드 저항 소자의 형성 방법. - 제 16항에 있어서,
상기 고유전상수 물질은 HfO2, AlO, ZrO2, 및 TiO2로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 반도체 소자내의 임베디드 저항 소자의 형성 방법. - 제 1항에 있어서,
상기 산화된 표면 상에 산화막 물질 또는 메탈 게이트 물질 중 적어도 하나를 증착하는 것은 산화막 물질 및 메탈 게이트 물질을 증착하는 것을 포함하는 반도체 소자내의 임베디드 저항 소자의 형성 방법. - 제 18항에 있어서,
상기 산화막 물질은 SiO2, SiON, DPN 산화막, 및 RPN 산화막으로 이루어진 군으로부터 선택된 적어도 하나를 포함하는 반도체 소자내의 임베디드 저항 소자의 형성 방법. - 제 1항에 있어서,
상기 메탈 게이트 물질은 TiN을 포함하는 반도체 소자내의 임베디드 저항 소자의 형성 방법. - 제 1항에 있어서,
상기 실리콘은 다결정 실리콘을 포함하는 반도체 소자내의 임베디드 저항 소자의 형성 방법. - 기판;
상기 기판 내에 위치하는 트렌치 분리 영역;
상기 트렌치 분리 영역 상에 형성된 패드 산화막;
상기 트렌치 분리 영역 상에 위치하는 폴리컨덕터;
상기 폴리컨덕터 상에 형성된 적어도 하나의 산화막 물질 또는 메탈 게이트 물질;
상기 트렌치 분리 영역으로부터 이격되어 위치하는 적어도 하나의 트랜지스터 구조물; 및
상기 트렌치 분리 영역 상에 위치하는 적어도 하나의 저항 소자 구조물을 포함하는 반도체 소자.
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