KR100593954B1 - 복합 반도체장치의 아날로그 커패시터 제조 방법 - Google Patents

Abstract

본 발명은 제조 공정을 단축하면서 그 신뢰성을 높일 수 있는 복합 반도체장치(Merged Memory Logic)의 아날로그 커패시터 제조 방법에 관한 것으로서, 특히 이 방법은 셀 영역과 그 주변 영역의 기판 상부에 셀 및 로직회로의 게이트전극을 형성하고, 기판 전면에 제 1절연막을 증착한 후에 이를 식각해서 로직회로의 게이트전극 측벽에 스페이서를 형성하고, 로직회로의 게이트전극과 소자분리막 사이의 기판 내에 로직회로의 소스/드레인 영역을 형성함과 동시에 소자분리막 사이의 기판 내에 아날로그 커패시터의 하부 전극을 형성하고, 기판 전면에 제 2절연막을 증착한 후에 셀 영역의 제 2절연막 및 제 1절연막을 식각해서 셀 게이트전극의 측벽에 스페이서를 형성하고, 게이트전극 사이의 기판 또는 게이트전극과 소자분리막 사이의 기판 내에 셀 트랜지스터의 소스/드레인 영역을 형성하고, 기판 전면에 도전막을 증착한 후에 플러그 폴리용 셀프얼라인 콘택 마스크 및 아날로그 커패시터 상부전극의 마스크를 이용한 사진 공정 및 식각 공정을 진행하여 도전막을 패터닝하여 비트라인 및 셀 커패시터의 콘택전극 제조 공정시 사용되는 플러그 폴리를 형성함과 동시에 주변 영역의 제 2절연막 상부에 상부전극을 형성하여 아날로그 커패시터를 제조한다.

Description

복합 반도체장치의 아날로그 커패시터 제조 방법{Method for manufacturing analog capacitor of MML device}

도 1 내지 도 8은 본 발명에 따른 복합 반도체장치의 아날로그 커패시터 제조 방법을 설명하기 위한 공정 순서도이다.

* 도면의 주요부분에 대한 부호의 설명 *

10 : 실리콘기판 12 : 소자분리막

14a : 셀 게이트전극 14b : 로직회로의 게이트전극

16 : 제 1절연막 16',16'': 스페이서

18,22,26,32 : 포토레지스트 패턴

20 : 아날로그 커패시터의 하부전극

21 : NMOS트랜지스터의 소스/드레인영역

23 : PMOS트랜지스터의 소스/드레인영역

24 : 제 2절연막 30 : 도전막

34a : 비트라인 및 셀 커패시터의 콘택전극

34b : 아날로그 커패시터의 상부 전극 40 : 배선

100 : 메모리 셀 어레이 영역 200: 로직회로 영역

본 발명은 반도체장치의 아날로그 커패시터 제조방법에 관한 것으로서, 특히, 메모리 셀과 공정시 불순물 정션/ 절연체/ 폴리실리콘 구조의 MML장치의 아날로그 커패시터를 함께 제조하여 제조 공정을 단축할 수 있는 기술이다.

일반적으로, 반도체장치는 로직 회로에 입력된 아날로그 신호를 디지털 신호로 변환하기 위해서 ADC(Analog to Digital Converter) 내지 DAC(Digital to Analog Converter) 등의 로직회로를 필요로 하고 있다. 이러한 로직회로는 대개 폴리실리콘(polysilicon)-절연체(insulator)-폴리실리콘인 PIP구조의 아날로그 커패시터를 사용하고 있는데, 이 PIP구조의 커패시터는 상부전극 및 하부전극이 도프트 폴리실리콘으로 이루어진다.

최근에 들어 등장하고 있는 복합 반도체장치(Merged Memory Logic: 이하 'MML'이라 함)는 한 칩(chip)내에 메모리 셀 어레이부, 예컨대 DRAM(Dynamic Random Access Memory)과 로직 회로부가 함께 집적화된 소자이다. 이러한 MML의 등장으로 인해 멀티미디어 기능이 크게 향상되어 종전보다 반도체장치의 고집적화 및 고속화를 효과적으로 달성할 수 있게 되었다.

상기 MML장치에서 역시 ADC 내지 DAC 회로가 필수 불가결하게 사용되기 때문에 고속 동작을 요구하는 로직회로 부분에 아날로그 커패시터를 포함하게 되었다. 즉, MML장치의 로직회로는 입력에 대해 일정한 이득을 나타내는 출력을 갖도록 하 기 위해 저항보다 더 정밀한 아날로그 커패시터를 사용하여 회로의 동작을 안정적으로 구동시킨다.

그러나, MML장치의 DRAM에서는 정보를 저장하기 위해 셀 커패시터가 존재하지만, 이것은 로직회로의 아날로그 커패시터보다 항복전압(breakdown voltage)이 작아 DRAM의 커패시터를 그대로 아날로그 커패시터로 사용하기에는 어려움이 있었다. 즉, DRAM의 셀 커패시터는 데이터 저장을 위해 존재하기 때문에 어느 일정한 전압 이상이 가해지지 않아 그 항복전압이 AC와 DC 전압이 수시로 가해지는 로직회로의 아날로그 커패시터보다 낮은 상태로 제작되어 아날로그 커패시터의 항복전압 스펙을 만족시키지 못하였다. 그래서, MML에서는 셀 영역이 아닌 로직 영역에 아날로그 커패시터를 형성시켜 DRAM 커패시터와는 다른 용도를 갖으며 항복전압도 높게 형성시켜야만 했다.

이에, 로직 회로의 아날로그 커패시터 제조 공정은 로직 회로의 게이트전극인 폴리실리콘 상부에 절연체를 적층하고 그 위에 상부전극인 폴리실리콘층을 더 형성하여 아날로그 커패시터를 형성하였다.

그러나, 이러한 MML의 제조공정시 셀 커패시터와 아날로그 커패시터를 각각 구분해서 형성할 경우 제조 공정이 다소 복잡해지며 그 공정 단계가 증가되는 문제점이 있었다.

본 발명의 목적은 로직회로의 불순물 주입 공정을 이용하여 불순물이 주입된 영역을 하부전극과, 그 위에 셀 게이트전극 및 로직회로의 게이트전극의 스페이서 역할을 하는 절연체막과, 비트라인 및 셀 커패시터의 콘택전극용 도프트 폴리실리콘으로 이루어진 상부전극으로 이루어진 아날로그 커패시터를 DRAM 제조 공정과정중에 형성해서 전체 MML 제조공정을 단순화하는 복합 반도체장치의 아날로그 커패시터 제조 방법을 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명은, 메모리 셀 어레이부와 로직회로부를 원칩화한 복합 반도체장치의 아날로그 커패시터 제조 방법에 있어서, 반도체기판에 소자의 활성 영역과 비활성 영역을 구분하는 소자분리막을 형성하는 단계와, 이후 메모리 셀 어레이가 형성될 셀 영역과 로직회로가 형성될 영역의 주변 영역에 해당하는 기판 상부에 셀 및 로직회로의 게이트전극을 형성하는 단계와, 기판 전면에 제 1절연막을 증착하는 단계와, 주변 영역의 제 1절연막을 식각해서 로직회로의 게이트전극 측벽에 스페이서를 형성하고, 개방된 주변 영역에 도전형 불순물을 이온주입하여 로직회로의 게이트전극과 소자분리막 사이의 기판 내에 로직회로의 소스/드레인 영역을 형성함과 동시에 소자분리막 사이의 기판 내에 아날로그 커패시터의 하부 전극을 형성하는 단계와, 기판 전면에 제 2절연막을 증착하는 단계와, 셀 영역의 제 2절연막 및 제 1절연막을 식각해서 셀 게이트전극의 측벽에 스페이서를 형성하고, 개방된 셀 영역에 도전형 불순물을 이온주입하여 게이트전극 사이의 기판 또는 게이트전극과 소자분리막 사이의 기판 내에 셀 트랜지스터의 소스/드레 인 영역을 형성하는 단계와, 기판 전면에 도전막을 증착한 후에 플러그 폴리용 셀프얼라인 콘택 마스크 및 아날로그 커패시터 상부전극의 마스크를 이용한 사진 공정 및 식각 공정을 진행하여 도전막을 선택식각하여 셀 영역의 스페이서 사이에 드러난 기판에 연결되는 비트라인 및 셀 커패시터의 콘택전극을 형성함과 동시에 주변 영역의 제 2절연막 상부에 상부전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.

본 발명에 따르면, 로직 회로의 트랜지스터 제조공정시 불순물 이온주입으로 기판에 도핑된 영역을 하부전극으로 삼아 아날로그 커패시터를 제조한다. 그리고, 메모리 셀의 크기를 줄이기 위해 사용하는 셀프 얼라인 콘택(self align contact) 공정을 이용하여 MML장치의 아날로그 커패시터의 상부전극을 형성하여 MML 제조 공정 단계를 단축할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명하고자 한다.

도 1 내지 도 8은 본 발명에 따른 MML장치의 아날로그 커패시터 제조 방법을 설명하기 위한 공정 순서도로서, 이를 참조하면 본 발명의 제조 공정은 다음과 같다. 여기서, 본 실시예의 로직 회로는 CMOS 트랜지스터 및 아날로그 커패시터를 포함하고 있다.

우선, 도 1에 도시된 바와 같이, 통상적인 소자분리 공정을 실시하여 반도체기판으로서 실리콘기판(10)에 소자의 활성 영역과 비활성 영역을 구분하는 소자분 리막(12)을 형성한다. 그리고, 기판의 활성 영역에 게이트산화막(미도시함)을 증착하고, 그 위에 도프트 폴리실리콘을 증착한 후에 셀 및 로직 회로의 게이트 마스크를 이용한 사진 및 식각 공정을 실시하여 도프트 폴리실리콘을 패터닝하여 이후 메모리 셀 어레이가 형성될 셀 영역(100)과 로직회로가 형성될 영역의 주변 영역(200)에 해당하는 기판 상부에 셀 및 로직회로의 게이트전극(14a,14b)을 형성한다.

그 다음, 게이트산화막을 게이트전극(14a,14b)에 맞추어 식각한 후에, 기판 전면에 제 1절연막(16)으로서 실리콘산화막을 증착한다. 그리고, 사진 공정을 진행하여 로직 회로의 NMOS 트랜지스터 및 아날로그 커패시터 영역을 개방하기 위한 포토레지스트 패턴(18)을 형성한다.

도 2에 도시된 바와 같이, 주변 영역(200)의 제 1절연막(16)을 건식 식각해서 로직회로의 게이트전극(14b) 측벽에 스페이서(16')를 형성한다. 그리고, 개방된 주변 영역에 도전형 불순물로서, n형 불순물을 고농도로 이온주입한다. 그러면, 로직회로의 게이트전극(14b)과 소자분리막(12) 사이의 기판 내에는 로직회로의 소스/드레인 영역(21)이 형성되어 NMOS 트랜지스터(210)를 완성한다. 이와 동시에 소자분리막(12) 사이의 기판 내에는 n+ 불순물이 도핑된 정션이 형성되어 이 불순물 정션은 아날로그 커패시터의 하부 전극(20)의 역할을 한다.

도 3에 도시된 바와 같이, 상기 포토레지스트 패턴(18)을 제거한 후에, 다시 사진 공정을 진행하여 로직회로의 PMOS 트랜지스터가 형성될 영역을 개방하는 포토레지스트 패턴(22)을 형성한다. 그리고, 패턴(22)에 의해 노출된 제 1절연막(16) 을 건식 식각해서 로직회로의 게이트전극(14b) 측벽에 스페이서(16'')를 형성한다. 그리고, 개방된 주변 영역에 도전형 불순물로서, p형 불순물을 고농도로 이온주입한다. 그러면, 로직회로의 게이트전극(14b)과 소자분리막(12) 사이의 기판 내에는 p+ 불순물이 도핑된 로직회로의 소스/드레인 영역(23)이 형성되어 PMOS 트랜지스터(220)가 완성된다.

이어서, 도 4에 도시된 바와 같이 상기 포토레지스트 패턴(22)을 제거한 후에, 기판 전면에 제 2절연막(24)으로서 실리콘산화막을 증착한다.

그 다음, 도 5에 도시된 바와 같이 메모리 셀 영역(100)을 개방하기 위한 포토레지스트 패턴(26)을 형성한다. 이 포토레지스트 패턴(26)에 의해 노출된 셀 영역(100)의 제 2절연막(24) 및 제 1절연막(16)을 건식 식각해서 셀 게이트전극(14a)의 측벽에 스페이서(28)를 형성한다. 그리고, 개방된 셀 영역(100)에 도전형 불순물로서, n형 불순물을 고농도로 이온주입하여 게이트전극(14a) 사이의 기판 또는 게이트전극(14a)과 소자분리막(12) 사이의 기판 내에 소스/드레인 영역(29)을 형성하여 셀 트랜지스터(230)를 완성한다.

그런 다음, 상기 포토레지스트 패턴(26)을 제거한 후에, 선 세정(pre-cleaning) 공정을 실시하되, 그 시간을 조절하여 아날로그 커패시터의 유전체막으로 이용될 제 2절연막(24)의 두께를 결정한다.

그리고, 도 6 및 도 7에 도시된 바와 같이, 기판 전면에 도전막(30)으로서 도프트 폴리실리콘을 증착한다. 플러그 폴리용 셀프얼라인 콘택(self align contact) 마스크 및 아날로그 커패시터 상부전극의 마스크를 이용한 사진 공정을 진행하여 상기 결과물에 포토레지스트 패턴(32)을 형성한다. 식각 공정을 실시하여 상기 포토레지스트 패턴(32)에 맞추어 도프트 폴리실리콘(30)막을 패터닝하여 셀 영역(100)의 스페이서 사이에 드러난 기판에 연결되는 비트라인 및 셀 커패시터의 콘택전극(34a)을 형성함과 동시에 주변 영역(200)의 제 2절연막(24) 상부에 상부전극(34b)을 형성해서 본 발명의 아날로그 커패시터(240)를 완성한다. 여기서, 아날로그 커패시터(240)의 상부전극(34b) 및 하부전극(20) 사이에 있는 제 2절연막은 커패시터의 유전체 역할을 한다.

그 다음, 도 8에 도시된 바와 같이, 상기 포토레지스트 패턴(32)을 제거하고, 상기 결과물에 층간 절연막(37)을 증착한 후에 상기 셀 영역에 비트라인(36) 및 셀 커패시터(38) 제조 공정을 실시한다. 이때, 비트라인(36) 및 셀 커패시터(38)는 도전성의 플러그(35)에 의해 하부의 콘택전극(34a)과 연결되어 있다.

그리고, 상기 결과물 전면에 층간 절연물질을 증착하고, 배선(40) 공정을 진행하는데, 로직 회로의 경우 상기 층간 절연막(37)의 콘택홀을 통해 하부 PMOS(220) 및 NMOS 트랜지스터(210)의 소오스/드레인과 연결되고 아날로그 커패시터(240)의 상부 및 하부전극(20,34b)와 연결되는 배선을 형성한다.

상술한 바와 같이, 본 발명은 로직회로의 불순물 주입 공정시 아날로그 커패시터의 하부전극을 형성하고, 셀 영역의 비트라인 및 셀 커패시터의 콘택 전극 형 성시 아날로그 커패시터의 상부전극을 형성하기 때문에 MML 공정시간을 단축할 수 있으며 동시에 제조 원가의 절감 및 품질 안정화를 달성할 수 있다.

Claims (6)

1. 메모리 셀 어레이부와 로직회로부를 원칩화한 복합 반도체장치의 아날로그 커패시터 제조 방법에 있어서,

   반도체기판에 소자의 활성 영역과 비활성 영역을 구분하는 소자분리막을 형성하는 단계;

   이후 메모리 셀 어레이가 형성될 셀 영역과 로직회로가 형성될 영역의 주변 영역에 해당하는 기판 상부에 셀 및 로직회로의 게이트전극을 형성하는 단계;

   상기 기판 전면에 산화물로 된 제 1절연막을 증착하는 단계;

   상기 주변 영역의 제 1절연막을 식각해서 로직회로의 게이트전극 측벽에 스페이서를 형성하고, 개방된 주변 영역에 도전형 불순물을 이온주입하여 상기 로직회로의 게이트전극과 소자분리막 사이의 기판 내에 로직회로의 소스/드레인 영역을 형성함과 동시에 소자분리막 사이의 기판 내에 도전형 불순물 이온 주입 공정에 의해 불순물이 주입된 기판 영역인 아날로그 커패시터의 하부 전극을 형성하는 단계;

   상기 기판 전면에 산화물로 된 제 2절연막을 증착하는 단계;

   상기 셀 영역의 제 2절연막 및 제 1절연막을 식각해서 셀 게이트전극의 측벽에 스페이서를 형성하고, 개방된 셀 영역에 도전형 불순물을 이온주입하여 상기 게이트전극 사이의 기판 또는 게이트전극과 소자분리막 사이의 기판 내에 셀 트랜지스터의 소스/드레인 영역을 형성하는 단계; 및

   상기 기판 전면에 도프트 폴리실리콘으로된 도전막을 증착한 후에 플러그 폴리용 셀프얼라인 콘택 마스크 및 아날로그 커패시터 상부전극의 마스크를 이용한 사진 공정 및 식각 공정을 진행하여 상기 도전막을 선택식각하여 상기 셀 영역의 스페이서 사이에 드러난 기판에 연결되는 비트라인 및 셀 커패시터의 콘택전극을 형성함과 동시에 주변 영역의 제 2절연막 상부에 상부전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 복합 반도체장치의 아날로그 커패시터 제조 방법.
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5. 제 1항에 있어서, 상기 도전막을 증착하기 이전에 선 세정 공정을 실시하되, 그 시간을 조절하여 이후 아날로그 커패시터의 유전체막으로 이용될 제 2절연막의 두께를 결정하는 것을 특징으로 하는 복합 반도체장치의 아날로그 커패시터 제조 방법.
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