KR20040030930A - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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KR20040030930A
KR20040030930A KR10-2004-7001770A KR20047001770A KR20040030930A KR 20040030930 A KR20040030930 A KR 20040030930A KR 20047001770 A KR20047001770 A KR 20047001770A KR 20040030930 A KR20040030930 A KR 20040030930A
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Abstract

메모리영역에는 메모리셀 트랜지스터와 트렌치형 커패시터가 형성되며, 논리회로영역에는 CMOS의 각 트랜지스터가 형성된다. 비트선콘택트(31)와, 층간절연막(30) 상으로 연장되는 비트선(31)이 형성된다. 메모리셀 트랜지스터에 있어서, 소스확산층(18)은 2 개의 절연막측벽(25a, 25b)으로 피복되며, 소스확산층(18) 상에는 실리사이드층은 형성되지 않는다. 또 층간절연막(30)을 관통하여 실드선(33)과 플레이트전극(16b)을 접속하는 플레이트콘택트(31)가 형성되며, 이 실드선(33)이 비트선(32)과 동일 배선층에 형성된다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD}
최근 소형화와 대용량 메모리용량과 고속의 데이터 전송속도가 요구되는 멀티미디어 기기에 맞는 고성능 논리회로와 DRAM메모리부를 혼합 탑재한 DRAM 혼재 디바이스가 실용화되고 있다. DRAM 혼재 디바이스는 DRAM 메모리셀의 정보기억부인 커패시터가 반도체기판의 트렌치 내에 형성된 트렌치 커패시터형과, 반도체기판 주면의 위쪽에 커패시터나 전극이 3 차원적으로 적재된 스택 커패시터형으로 크게 나눌 수 있다.
한편, 보다 간편하게 메모리셀을 형성할 수 있는 디바이스로서, 게이트절연막을 용량절연막으로서 이용하며, 게이트전극을 플레이트전극으로 이용하는, 소위 플래너형(MOS구조)의 DRAM 및 논리회로를 혼합 탑재한 디바이스가 최근 크게 주목받고 있다.
[해결과제]
그러나 상기 종래의 DRAM혼재 논리 디바이스에 대해서는, 각각 다음과 같은문제가 있다.
상기 트렌치 커패시터형이나 스택형의 DRAM 혼재 디바이스를 제조하기 위한 프로세스에서는, 메모리셀 트랜지스터와 더불어 메모리셀 커패시터를 형성하기 위해 복잡한 공정이 추가된다. 그 결과, 설계변경 등을 위한 개발기간이나, 디바이스 제조에 필요한 기간이 장기화되는 위에, 디바이스의 수율향상이 점점 더 어려워져, 제조원가도 높아진다는 문제가 있다.
또 플래너형의 DRAM 혼재 디바이스에 대해서는, 이를 제조하기 위한 공정은 짧고 단순하지만 메모리셀의 크기가 스택커패시터형이나 트렌치커패시터형보다 커져버리기 때문에, 대용량의 DRAM을 논리회로에 혼합 탑재하면서 고밀도화된 반도체장치를 얻기가 어려워져버린다는 문제가 있다.
본 발명은 반도체기억장치 및 그 제조방법에 관하며, 특히 DRAM을 논리칩에 탑재하는 소위 DRAM 혼재 논리LSI에 적용되는 것이다.
도 1은 본 발명의 제 1 실시형태에 관한 반도체장치 중 메모리부 구성을 나타내는 평면도.
도 2의 (a), (b)는 각각, 도 1에 나타내는 IIa-IIa선에서의 단면도 및 IIb-IIb선에서의 단면도.
도 3의 (a)~(e)는 제 1 실시형태에서 반도체장치의 제조공정 중 전반 부분을 나타내는 단면도.
도 4의 (a)~(d)는 제 1 실시형태에서 반도체장치의 제조공정 중 후반 부분을 나타내는 단면도.
도 5의 (a)~(c)는 본 발명의 제 2 실시형태에서 반도체장치의 제조공정 중 전반 부분을 나타내는 단면도.
도 6의 (a)~(c)는 제 2 실시형태에서 반도체장치의 제조공정 중 후반 부분을 나타내는 단면도.
본 발명의 목적은 복잡한 공정을 추가하는 일없이, 간편하게 원하는 용량의 DRAM을 논리회로에 혼합 탑재시킨 디바이스를 실현하기 위한 반도체장치 및 그 제조방법을 제공하는 데 있다.
본 발명의 반도체장치는, 반도체층에, 메모리셀 트랜지스터와 커패시터를 갖는 DRAM 메모리셀을 형성시켜 이루어지는 반도체장치이며, 상기 메모리셀 트랜지스터는, 상기 반도체층 상에 형성된 게이트절연막과, 상기 게이트절연막 상에 형성된 게이트전극과, 상기 반도체층 내에서 상기 게이트전극 양 측방에 형성된 소스확산층 및 드레인확산층과, 상기 게이트전극의 측면을 피복하는 제 1 측벽을 가지며, 상기 커패시터는 상기 반도체층에 홈을 내 형성된 커패시터용 트렌치를 메우는 하부와, 상기 게이트전극과 대향하는 상부를 갖는 플레이트전극과, 상기 커패시터용 트렌치 벽면을 따라 상기 플레이트전극 하방에 형성되고 상기 플레이트전극 하부와 상기 반도체층 사이에 개재하는 용량절연막과, 상기 플레이트전극 상부 측면을 피복하는 절연막으로 된 제 2 측벽을 구비하며, 상기 제 1 및 제 2 측벽에 의해 상기 소스확산층 전체가 피복된다.
이로써 기판 상의 단차가 작은 트렌치 커패시터 구조를 가지면서, 소면적으로 대용량을 갖는 DRAM메모리셀이 얻어진다. 더구나 제 1 및 제 2 측벽으로 소스확산층이 피복되므로, 소스확산층의 실리사이드화나 불순물 침입이 억제되어, 메모리셀의 리크전류를 억제할 수 있게된다.
상기 반도체층 내에서 상기 커패시터용 트렌치의 벽면을 따라, 상기 용량절연막을 개재하고 상기 플레이트전극의 하부와 대향하도록 형성된 축적노드용 확산층을 구비해도 된다.
상기 드레인확산층은, 상기 게이트전극에 자기정합적으로 형성된 제 1 불순물확산층과, 상기 제 1 측벽에 자기정합적으로 형성되며, 상기 제 1 불순물확산층보다 고농도의 불순물을 함유하는 제 2 불순물확산층을 갖고, 상기 소스확산층은, 상기 게이트전극에 자기정합적으로 형성된 제 1 불순물확산층을 가짐으로써, 메모리셀 트랜지스터 동작 시에 드레인확산층에서 전계 완화에 따른 신뢰성 향상 등의 효과를 얻을 수 있다.
상기 메모리셀 트랜지스터의 상기 드레인확산층의 적어도 일부 위에는 실리사이드층이 형성되며, 상기 메모리셀 트랜지스터의 상기 소스확산층 상에는 실리사이드층이 형성되지 않음으로써, 드레인 접촉저항의 저감을 도모하면서 리크 저감을 도모할 수 있다.
상기 메모리셀 트랜지스터 및 상기 메모리셀 커패시터를 피복하는 층간절연막과, 상기 층간절연막 상에 형성된 복수의 비트선과, 상기 층간절연막 상에서 상기 복수 비트선끼리의 사이에 개재하는, 상기 비트선과는 공통 도체막으로 형성된 실드선과, 상기 층간절연막을 관통하고, 상기 실드선과 상기 플레이트전극을 서로 접속하는 접속부재를 구비함으로써, 실드선이 플레이트 접촉에 의해 플레이트전극에 접속되므로, 실드선을 통해 플레이트전극의 전위를 고정시킬 수 있게 된다. 따라서 플레이트전극 전위가 빈번히 변화되는 것을 억제할 수 있어, 용량절연막으로의 전하유지능력을 높일 수 있다. 더구나 실드선은 비트선과 공통 도체막으로 형성되므로, 이 구조를 채용함으로써 제조공정의 증대를 초래하는 일은 없다.
상기 커패시터의 플레이트전극과 상기 메모리셀 트랜지스터의 게이트전극은, 공통 도체막으로 형성됨으로써 제조공정의 간소화에 따른 제조원가의 저감과, 메모리사이즈의 축소가 가능해진다.
상기 반도체층 상에 형성된 게이트전극과, 상기 반도체층 내에 형성된 소스 ·드레인영역을 갖는 논리트랜지스터를 구비하며, 상기 논리트랜지스터의 게이트전극은, 상기 커패시터의 플레이트전극 및 상기 메모리셀 트랜지스터의 게이트전극과 공통 도체막으로 형성됨으로써, 이른바, DRAM ·논리 혼재형 반도체장치를 저가로 제공할 수 있다.
상기 게이트절연막과 상기 용량절연막은, 공통 절연막을 사용하여 형성됨으로써 제조원가의 저감을 도모할 수 있다.
본 발명의 반도체장치 제조방법은, 게이트절연막, 게이트전극, 소스확산층 및 드레인확산층을 갖는 메모리셀 트랜지스터와, 플레이트전극 및 용량절연막을 갖는 커패시터를 구비하는 반도체장치의 제조방법이며, 상기 반도체층 일부를 에칭하여 커패시터용 트렌치를 형성하는 공정(a)과, 상기 공정(a) 후, 상기 커패시터용 트렌치를 메우는, 열산화막으로 된 바탕 산화막 및 에칭마스크막을 이용하여, 상기 반도체층 일부를 에칭하여 분리용 트렌치를 형성한 다음, 상기 분리용 트렌치 내에 절연막을 매입시켜 트렌치분리를 형성하는 공정(b)과, 상기 공정(b) 후, 상기 에칭마스크막 및 상기 바탕 산화막을 각각 제거하는 공정(c)과, 상기 공정(c) 후에, 상기 커패시터용 트렌치의 벽면 상에 용량절연막을 형성하는 공정(d)과, 상기 공정(d) 후에, 상기 커패시터용 트렌치 내 및 상기 반도체층의 상면 상에 걸쳐 도체막을 형성하는 공정(e)과, 상기 도체막을 패터닝하여, 활성영역 상에 상기 메모리셀 트랜지스터의 게이트전극을 형성함과 동시에, 상기 커패시터용 트렌치를 메우는 커패시터 플레이트전극을 형성하는 공정(f)을 포함한다.
이 방법으로써, 2회의 산화막 형성 및 제거에 의해 커패시터용 트렌치 벽면, 즉 축적노드 확산층의 표면이 청정화 및 평활화되므로, 비교적 두께가 균일한 용량절연막을 가지면서, 안정된 용량특성을 갖는 커패시터를 얻을 수 있다.
상기 공정(f) 후에, 상기 게이트전극을 마스크로 상기 활성영역 내에 불순물이온을 주입시켜, 상기 반도체층 내의 상기 게이트전극 양 측방에 위치하는 영역에 2 개의 제 1 불순물확산층을 형성하는 공정(g)과, 상기 공정(g) 후에 상기 게이트전극 및 상기 플레이트전극의 각 측면을 각각 피복함과 동시에, 상기 2 개의 제 1 불순물확산층 중 상기 게이트전극-플레이트전극간에 위치하는 한쪽의 제 1 불순물확산층을 전체적으로 피복하는 제 1, 제 2 절연막측벽을 형성하는 공정(h)을 추가로 포함함으로써, 소스확산층이 될 한쪽의 제 1 불순물확산층에, 그 뒤의 공정에서 실리사이트층이 형성되거나, 불순물이 침입하는 것을 억제할 수 있다.
상기 공정(h) 후에 상기 게이트전극 및 제 1, 제 2 측벽을 마스크로 상기 활성영역에 불순물이온을 주입하고, 상기 2 개의 제 1 불순물확산층 중 다른 쪽의 제 1 불순물확산층 내에 상기 공정(g)에서보다 고농도의 불순물이온을 주입하여, 제 2 불순물확산층을 형성하는 공정(i)을 추가로 포함함으로써, 메모리셀 트랜지스터의 드레인확산층이 제 1, 제 2 불순물확산층에 의해 구성되므로, 동작 시에 전계의 완화기능이 높은 메모리셀 트랜지스터가 형성된다.
상기 공정(i) 후에, 상기 제 2 불순물확산층 상부를 실리사이드화시켜, 실리사이드층을 형성하는 공정(j)을 추가로 포함함으로써, 드레인 접촉저항이 작으면서 리크가 작은 메모리셀이 형성된다.
상기 플레이트전극 및 게이트전극을 피복하는 층간절연막을 형성하는 공정(k)과, 상기 층간절연막을 관통하여 상기 드레인확산층에 접속되는 비트선콘택트 및 비트선과, 상기 층간절연막을 관통하여 상기 플레이트전극에 접속되는 플레이트콘택트 및 실드배선을 형성하는 공정(l)을 포함함으로써, 제조공정 수의 증대를 초래하는 일없이 플레이트전극의 전위변동을 억제하는 기능이 높고, 전하유지능력이 높은 커패시터가 형성된다.
상기 공정 (a) 후이며 또 상기 공정(c) 전에, 열산화법으로 상기 커패시터용 트렌치의 벽면 상에 주입보호용 산화막을 형성한 후, 상기 반도체층 중 상기 주입보호용 산화막 하방에 위치하는 영역에 불순물을 도입하여, 축적노드용 확산층을 형성하는 공정과, 상기 축적노드용 확산층을 형성한 후, 상기 주입보호용 산화막을 제거하는 공정을 추가로 포함해도 된다.
상기 축적노드용 확산층을 형성하는 공정에서는, 상기 주입보호용 산화막 상방으로부터 상기 불순물 이온주입 또는 플라즈마 도핑을 실시할 수 있다.
상기 반도체장치는, 게이트전극 및 소스 ·드레인 확산층을 갖는 논리트랜지스터를 추가로 구비하며, 상기 공정(b)에서는 상기 논리트랜지스터 형성영역에서도 트렌치분리를 형성하고, 상기 공정(e)에서는 상기 논리트랜지스터 형성영역에도 상기 도체막을 형성하며, 상기 공정(f)에서는 상기 도체막으로 상기 논리트랜지스터의 게이트전극을 형성함으로써, DRAM ·논리 혼재형 반도체장치를 간소한 공정으로 형성할 수 있다.
상기 공정(d)에서는 상기 메모리셀 트랜지스터 활성영역 상에, 상기 용량절연막과 공통 막을 이용하여 상기 게이트절연막을 형성함으로써, 제조원가 저감을 도모할 수 있다.
(제 1 실시형태)
도 1은, 본 발명의 제 1 실시형태에 관한 반도체장치 중 메모리부 구성을 나타내는 평면도이다. 도 2의 (a), (b)는 각각, 도 1에 나타내는 IIa-IIa선에서의 단면도 및 IIb-IIb선에서의 단면도이다. 여기서 도 2의 (a)에서는 반도체장치의 메모리영역(Rmemo) 및 논리회로영역(Rlogc)에서의 단면구조를 나타내지만, 도 1 및 도 2의 (b)에서는 논리회로영역(Rlogc)에서의 단면구조 도시를 생략한다.
도 1 및 도 2의 (a), (b)에 나타내는 바와 같이 본 실시형태의 반도체장치는, p형 실리콘기판(10)과, 실리콘기판(10)의 메모리영역(Rmemo)에 형성된 p웰(11a)과, 실리콘기판(10)의 논리회로영역(Rlogc)에 형성된 n웰(11b) 및 p웰(11c)과, 메모리영역(Rmemo)의 p웰(11a) 저부를 둘러싸는 심부(深部) n웰(11d)을 구비하는, 이른바 3중 웰 구조를 갖는다. 또 메모리영역(Rmemo)의 활성영역을 구획하는 얕은 트렌치분리(12a)와, 논리회로영역(Rlogc)의 활성영역을 구획하는 얕은 트렌치분리(12b)를 구비한다.
그리고 메모리영역(Rmemo)에서는, p웰(11a) 상에 게이트전극(16a), 게이트절연막(14a), 절연막측벽(25a), 저농도 n형 불순물을 포함하는 저농도 드레인확산층(17b), 고농도 n형 불순물을 포함하는 고농도 드레인확산층(17a), 소스확산층(18) 및 실리사이드층(16d)을 갖는 메모리셀 트랜지스터(Trm)와, 플레이트전극(16b), 축적노드로서 기능하는 n형 확산층(19), 용량절연막(15) 및 절연막측벽(25b)을 갖는 트렌치형 커패시터(Cpt)가 구성된다. 여기서 고농도 드레인확산층(17a) 및 저농도 드레인확산층(17b)에 의해 드레인확산층이 구성되며, 고농도 드레인확산층(17a), 저농도 드레인확산층(17b) 및 실리사이드층(16d)에 의해 메모리셀 트랜지스터의 드레인영역이 구성된다. 한편, 소스확산층(18)은, 전체적으로 저농도의 n형 불순물을 포함하는 저농도 불순물확산층만으로 구성된다. 또 소스확산층(18)은, 2 개의 절연막측벽(25a, 25b)으로 피복됨으로써, 소스확산층(18) 상에는 실리사이드층이 형성되지 않으므로 소스영역은 소스확산층(18) 만으로 구성된다.
또 논리회로영역(Rlogc)에서는, 게이트전극(16c), 게이트절연막(14b), 절연막측벽(26) 및 p형 소스드레인 확산층(21)을 구비하는 p채널형 MIS트랜지스터(pMIS)와, 게이트전극(16c), 게이트절연막(14b), 절연막측벽(26) 및 n형 소스 ·드레인 확산층(20)을 구비하는 n채널형 MIS트랜지스터(nMIS)가 구성된다.
그리고 기판 전체에는 층간절연막(30)이 퇴적되며, 층간절연막(30)을 관통하여 메모리영역(Rmemo)의 메모리셀 트랜지스터(Trm)의 고농도 드레인확산층(17a)에 접속되는 비트선 콘택트(31)와, 비트선 콘택트(31)에 접속되고 층간절연막(30) 상으로 연장되는 비트선(32)이 형성된다. 이 메모리영역(Rmemo)의 구조는, 이른바 오픈비트선 구조이다.
또한 논리회로영역(Rlogc)에서도, 층간절연막(30)을 관통하여 소스드레인 확산층(21, 20)에 도달하는 소스콘택트 및 드레인콘택트나, 층간절연막(30)을 관통하여 게이트전극(16c)과 접촉하는 게이트콘택트 등이 형성되지만, 이들 부재는 본 발명의 본질에 관한 부분이 아니므로 도시가 생략된다.
여기서 본 실시형태의 제 1 특징은, 소스확산층(18)이 2 개의 측벽(25a, 25b)으로 피복되는 점, 그리고 그 결과, 소스확산층(18) 상에는 실리사이드층이 형성되지 않는 점, 소스영역에는 고농도 드레인확산층(17a)과 같은 정도로 고농도의 불순물을 함유하는 확산층은 존재하지 않으며, 저농도 드레인확산층(17b)과 같은 정도로 저농도의 불순물을 함유하는 소스확산층(18) 만이 존재하는 점이다. 또 본 실시형태의 제 2 특징은, 메모리영역(Rmemo)의 층간절연막(30) 상에, 비트선(32)과 거의 평행하게 연장되는 실드선(33)과, 층간절연막(30)을 관통하여 실드선(33)과 플레이트전극(16b)을 접속하는 플레이트콘택트(34)가 형성되며, 이 실드선(33)이 비트선(32)과 동일 배선층에 형성되는 점이다. 그리고 실드선(33)은 그 위의 상층 배선(도시 생략)에 접속되며, 이 상층의 배선으로부터 실드선(33)을 통해 플레이트전극(16b)으로, 전원전압(VDD)과 접지전압(Vss) 사이의 중간전압(예를 들어 VDD/2)을 인가하도록 구성된다. 실드선(33)은 특히 오픈비트선 구조에서 필요한 부재이며, 원래 양쪽 비트선(32)끼리의 전기적 신호 간섭을 억제하기 위해 형성된다.
본 실시형태에서는, 소스확산층(18)이 2 개의 측벽(25a, 25b)으로 피복되므로, 측벽 형성 후의 공정에서, 소스확산층(18)이 실리사이드화되거나 각종 불순물이 소스확산층(18)으로 침입하는 것을 억제할 수 있다. 그리고 이 각종 불순물의 침입을 억제할 수 있거나, 소스확산층(18) 상에는 실리사이드층이 형성되지 않음으로써, 소스확산층(18)을 통하는 리크가 저감된다.
또 실드선(33)이 플레이트 콘택트(34)에 의해 플레이트전극(16b)에 접속되고, 실드선(33)을 통해 플레이트전극(16b)의 전위가 고정된다. 즉 본 실시형태에 의해, 플레이트전극(16b)의 전위가 빈번히 변화하는 것을 억제할 수 있어, 용량절연막에의 전하유지능력을 높일 수 있다. 그리고 이 실드선(33)은, 후술하는 바와 같이, 비트선(32)과 동일 도체막으로 패터닝되는 것이므로, 이 구조를 채용함으로써 제조공정의 증대를 초래하는 일은 없다. 따라서 본 실시형태에 의해, 이른바 오픈비트선 방식의 배치를 취하면서, 플레이트전극(16b)의 전위가 빈번히 변화하는 것을 억제할 수 있다. 또 플레이트전극(16b)이 메모리셀 트랜지스터의 게이트전극(16a)과 공통 도체막으로 형성되므로, 메모리셀 크기의 축소가 가능해진다.
다음으로, 본 발명의 제 1 실시형태의 반도체장치의 제조방법에 대하여 설명하기로 한다. 도 3의 (a)~(e) 및 도 4의 (a)~(d)는 본 실시형태에서 반도체장치의제 1 제조방법을 나타내는 단면도이다. 단 도 3의 (a)~(c) 및 도 4의 (a)~(d)에서는, 메모리영역(Rmemo)만을 도시하며, 논리회로영역(Rlogc)의 도시는 생략한다.
우선 도 3의 (a)에 나타내는 공정에서, p형 실리콘기판(10) 상에, 예를 들어 두께 200nm의 SiO2막을 형성한 후, 커패시터용 트렌치를 형성하고자 하는 영역을 개구한 레지스트마스크(도시 생략)를 형성한다. 그리고 레지스트마스크를 이용하여 SiO2막을 패터닝함으로써, 산화막마스크(51)를 형성한다. 또 산화막마스크(51)를 이용한 드라이에칭으로써 실리콘기판(10)에 커패시터용 트렌치(52)를 형성한다.
다음에 도 3의 (b)에 나타내는 공정에서 열산화에 의해, 실리콘기판(10) 중 노출된 부분(커패시터용 트렌치(52)의 벽면) 상에, 두께 약 20nm의 주입보호용 산화막(53)을 형성한다. 이 주입보호용 산화막(53)은, 커패시터용 트렌치(52)의 에지부를 둥글림과 동시에, 그 표면을 청정화, 평활화시키기 위한 것이다. 다음, 산화막마스크(51)를 주입마스크로 이용, 비소이온(As+)을 주입하여 축적노드가 될 n형 확산층(19)을 형성한다.
다음으로, 도 3의 (c)에 나타내는 공정에서, 산화막마스크(51) 및 주입보호용 산화막(53)을 제거한 후, 기판 상에 두께 20nm의 열산화막인 실리콘산화막(55)과, 두께 95nm의 실리콘질화막(54)을 순차 형성한 후, 실리콘질화막(54) 중 트렌치 상방에 위치하는 부분을 평탄하게 한다.
다음에, 도 3의 (d)에 나타내는 공정에서, 실리콘질화막(54) 상에 얕은 트렌치를 형성하고자 하는 영역을 개구시킨 레지스트마스크(도시 생략)를 형성하고, 레지스트마스크를 이용하여 드라이에칭을 실시하고, 질화막마스크(54a) 및 받침산화막(55a)을 형성한다. 또한 질화막마스크(54a) 등을 마스크로 이용하여 드라이에칭을 실시함으로써, 실리콘기판(10)에 얕은 트렌치(56)를 형성한다. 이 때 도시하지는 않지만, 논리회로영역(Rlogc)에서도 얕은 트렌치를 형성한다.
다음, 도 3의 (e)에 나타내는 공정에서, 기판 상에 실리콘산화막(도시 생략)을 퇴적시킨 후, CMP로 실리콘산화막과 질화막마스크(54a)를 평탄화한다. 이로써 얕은 트렌치(56) 내에 실리콘산화막이 매입되어 얕은 트렌치분리(12a)가 형성된다. 이 때 논리회로영역(Rlogc)에도 도 2의 (a)에 나타내는 바와 같은 얕은 트렌치분리(12b)가 형성된다. 그 후, 습식에칭에 의해 질화막마스크(54a)를 선택적으로 제거한 후, 다시 습식에칭에 의해 받침산화막(55a)을 제거한다. 이 때 얕은 트렌치분리(12a)의 표면부도 에칭되지만, 전체 두께에 비해 매우 약간의 두께량이 에칭될 뿐이다. 또한 논리회로영역(Rlogc)의 일부를 피복하는 레지스트마스크(도시 생략)를 이용하여, 실리콘기판(10) 중 메모리영역(Rmemo)과 논리회로영역(Rlogc) 일부에 인 이온(P+)을 주입하고, 메모리영역(Rmemo)과 논리회로영역(Rlogc) 일부에 걸쳐 심부n웰(11d)(도 2의 (a) 참조)을 형성한다. 그리고 논리회로영역(Rlogc)의 p채널형 트랜지스터 형성영역을 피복하는 레지스트마스크(도시 생략)를 이용하여, 실리콘기판(10) 중 메모리영역(Rmemo)과, 논리회로영역(Rlogc) 일부에 붕소이온(B+) 주입을 하여, 메모리영역(Rmemo)의 p웰(11a)과, 논리회로영역(Rlogc)의 p웰(11c)(도 2의 (a) 참조)을 형성한다. 또 메모리영역(Rmemo)과, 논리회로영역(Rlogc)의 n채널형 트랜지스터 형성영역을 피복하는 레지스트마스크(도시 생략)를 이용해 인 이온(P+) 주입을 하여, 논리회로영역(Rlogc)에 n웰(11b)(도 2의 (a) 참조)을 형성한다. 여기서 도 2의 (a)에는 도시되지 않지만, 메모리영역(Rmemo) 및 논리회로영역(Rlogc)에서, 얕은 트렌치분리(12a, 12b)의 바로 아래쪽에는 채널스토퍼용 불순물이 주입되며, 트랜지스터의 채널영역 하방에는 펀치스루 스토퍼용 불순물이 주입된다.
여기서 본 실시형태에서는, 얕은 트렌치분리(12a)를 형성한 후에, 심부n웰(11d), p웰(11a, 11c) 및 n웰(11b)을 형성하지만, 도 3의 (a)에 나타내는 커패시터용 트렌치(52)를 형성하기 전에 이들 각 웰을 형성해도 된다.
다음으로 도 4의 (a)에 나타내는 공정에서, 메모리영역(Rmemo)의 용량절연막(15) 및 게이트절연막(14a), 논리회로영역(Rlogc)의 게이트절연막(14b)이 될 두께 2~6nm의 열산화막을 형성한 후, 그 위에 두께 200nm의 폴리실리콘막(16)을 퇴적시킨다. 그 다음 폴리실리콘막 및 열산화막을 패터닝 함으로써, 메모리영역(Rmemo)에, 트렌치형 커패시터의 용량절연막(15) 및 플레이트전극(16b)과, 메모리셀 트랜지스터의 게이트절연막(14a) 및 게이트전극(16a)을 형성한다. 또 도 4의 (a)에는 도시되지 않지만, 논리회로영역(Rlogc)에는 p채널형 MIS트랜지스터 및 n채널형 MIS트랜지스터의 게이트절연막(14b) 및 게이트전극(16c)을 형성한다(도 2의 (a) 참조). 여기서 폴리실리콘막의 패터닝에 앞서, 폴리실리콘막 중 p채널형 MIS트랜지스터 및 n채널형 MIS트랜지스터의 쌍방, 혹은 p채널형 MIS트랜지스터의 게이트전극이 될 부분에, 게이트전극 저항을 내리기 위한 불순물이온 주입을 실시해도 된다.
그 후, 메모리영역(Rmemo)의 메모리셀 트랜지스터 및 논리회로영역(Rlogc)의 n채널형 MIS트랜지스터에 익스텐션용 농도의 비소이온을 주입한다. 이로써 메모리영역(Rmemo)에서는 저농도 드레인확산층(17b) 및 소스확산층(18)이 형성되고, 논리회로영역(Rlogc)에서는 n채널형 MIS트랜지스터의 익스텐션영역이 형성된다. 이 때 메모리셀 트랜지스터의 소스확산층(18)은, 축적노드인 n형 확산층(19)과 중첩되도록 형성된다. 또 도시되지는 않지만, 논리회로영역(Rlogc)에는 p채널형 MIS트랜지스터의 익스텐션용 농도의 불화붕소이온을 주입시켜 p채널형 MIS트랜지스터의 익스텐션영역을 형성한다.
다음에, 도 4의 (b)에 나타내는 공정에서, 기판 상 전면에 실리콘산화막 및 실리콘질화막을 순차 퇴적시킨 후 이방성에칭을 실시하여, 메모리셀 트랜지스터의 게이트전극(16a) 측면 상에 절연막측벽(25a)을 형성한다. 이 때 트렌치형 커패시터의 플레이트전극(16b) 측면 상에도, 절연막측벽(25b)이 형성된다. 그리고 메모리셀 트랜지스터의 소스확산층(18)은, 2 개의 절연막측벽(25a, 25b)에 의해 피복된다. 또 논리회로영역(Rlogc)에서, p채널형 MIS트랜지스터 및 n채널형 MIS트랜지스터의 각 게이트전극(16c) 측면 상에도 절연막측벽(26)이 형성된다(도 2의 (a) 참조). 그 후 게이트전극(16c) 및 절연막측벽(25a, 25b)을 마스크로 비소이온(As+)을 주입하고, 메모리영역(Rmemo)의 저농도 드레인확산층(17b) 및 그 하방영역에 고농도 드레인확산층(17a)을 형성한다. 단 메모리셀 트랜지스터의 소스확산층(18)은 2 개의 절연막측벽(25a, 25b)으로 피복되므로, 이 공정에서 소스확산층(18)에는 고농도의 n형 불순물이 도핑되지 않아, 고농도 소스확산층은 형성되지 않는다.
또 논리회로영역(Rlogc)에서도, p채널형 MIS트랜지스터 및 n채널형 MIS트랜지스터의 고농도 소스 ·드레인 확산층용 불순물이온을 주입하여, 소스 ·드레인 확산층(21, 20)(도 2의 (a) 참조)을 형성한다.
다음, 도 4의 (c)에 나타내는 공정에서, 각 층의 저 저항화를 위한 실리사이드공정을 실시한다. 이 때 메모리영역(Rmemo)에서, 게이트전극(16a), 플레이트전극(16b) 상부가 코발트 실리사이드층이 되고, 드레인확산층(17a) 상부가 코발트 실리사이드층(16d)이 된다. 또 도 2의 (a)에 나타내는 바와 같이, 논리회로영역(Rlogc)에서, 게이트전극(16a) 및 소스 ·드레인 확산층(21, 20) 상부도 코발트 실리사이드층이 된다. 한편, 메모리셀 트랜지스터의 소스확산층(18)은 2 개의 절연막측벽(25a, 25b)으로 피복되므로, 이 공정에서 소스확산층(18) 상에 실리사이드층은 형성되지 않는다.
다음으로, 도 4의 (d)에 나타내는 공정에서, 기판 상에 두께 900nm의 실리콘산화막을 퇴적시킨 후, CMP로 평탄화를 실시하여 층간절연막(30)을 형성한다. 또한 층간절연막(30)을 관통하여, 메모리영역(Rmemo)의 고농도 드레인확산층(17a) 상의 코발트 실리사이드층(16d), 플레이트전극(16b)(의 실리사이드층)에 각각 도달하는 콘택트홀을 형성한 후, 각 콘택트홀을 텅스텐 등으로 메움으로써 비트선콘택트(31) 및 플레이트콘택트(34)를 형성한다. 또 논리회로영역(Rlogc)에서도 소스 ·드레인콘택트가 형성된다(도 2의 (a)에 도시 생략). 그 후, 층간절연막(30) 상에, 두께 400nm의 알루미늄 합금막(또는 구리 합금막)을 퇴적시킨 다음, 이를 패터닝 함으로써 비트선(32) 및 실드선(33)을 형성한다. 이로써 도 1 및 도 2의 (a), (b)에 나타내는 반도체장치의 구조가 얻어진다.
그리고 본 실시형태에서는 게이트절연막(14a) 및 용량절연막(15)으로 열산화막을 이용하여 설명하지만, 예를 들어 산화막, 산질화막, 산화막/질화막의 적층막인 ON막, 산화막/질화막/산화막의 적층막인 ONO막, 고유전체막인 HfO2막, ZrO2막 등을 공통 절연막으로 이용할 수 있다. 또 논리회로영역(Rlogc)에서는, 트랜지스터의 종류에 따라 게이트절연막의 두께가 2 종류, 3 종류 등, 복수종류 형성되는 경우가 많다. 그리고 논리회로영역(Rlogc)의 각 트랜지스터 게이트절연막(14b)도, 산화막만이 아닌 산질화막, 산화막/질화막의 적층막인 ON막, 산화막/질화막/산화막의 적층막인 ONO막, 고유전체막인 HfO2막, ZrO2막 등이라도 된다.
본 실시형태의 제조방법에 의하면, 도 3의 (a)에 나타내는 얕은 트렌치를 형성하는 공정 후, 도 4의 (a)에 나타내는 용량절연막(15)을 형성하는 공정까지, 도 3의 (b)에 나타내는 공정과 도 3의 (c)에 나타내는 공정에 있어서, 2회의 산화공정과 2회의 산화막 제거공정을 실시하기 때문에, 커패시터용 트렌치의 코너부 형상을 쉽게 둥글리기가 가능해짐과 동시에, 트렌치 벽면이 청정화, 평활화되므로, 후에 형성되는 용량절연막(15) 특성이 향상된다. 이 특성 향상이란, 예를 들어 막 두께가 거의 균일화되어, 용량절연막(15)을 통하는 리크가 저감되거나, 용량 값의 편차가 작아짐으로써, 전하유지기능이 안정됨을 의미한다.
또 소스확산층(18)이 2 개의 절연막측벽(25a, 25b)으로 피복되므로, 측벽 형성 후의 공정에서 소스확산층(18)이 실리사이드화되거나, 각종 불순물이 소스확산층(18)에 침입하는 것을 억제할 수 있다. 그리고 이 각종 불순물의 침입을 억제할 수 있거나, 소스확산층(18) 상에는 실리사이드층이 형성되지 않으므로써 소스확산층(18)을 통하는 리크가 저감된다.
또한 본 실시형태의 제조방법에 의하면, 층간절연막(30)을 관통하는 비트선콘택트(31) 및 플레이트콘택트(34)를 공통 공정에서 형성할 수 있으며, 또 비트선(32) 및 실드선(33)도 공통 금속막으로 동시에 형성할 수 있다. 따라서 공정 수의 증대를 초래하는 일없이, 플레이트전극(16d)의 전위 안정화를 위한 구조를 실현할 수 있다.
특히, 논리회로영역(Rlogc)의 MIS트랜지스터의 게이트절연막을 형성하기 전에, 메모리영역(Rmemo)의 커패시터용 트렌치(52)를 형성할 수 있으므로, 논리회로영역(Rlogc)의 소스 ·드레인 확산층의 불순물 확산 등에 기인하는 트랜지스터 성능을 악화시키는 일없이, 트렌치형 커패시터를 구비하는 DRAM 혼재형 논리LSI를 저가로 제조할 수 있다.
또 트렌치형 커패시터의 플레이트전극(16b)이, 메모리셀 트랜지스터의 게이트전극(16a)이나, 논리회로영역(Rlogc)의 MIS트랜지스터의 게이트전극(16c)과, 동일 도체막(폴리실리콘막)으로 형성되므로, 공정의 간소화를 도모할 수 있다.
(제 2 실시형태)
다음으로, 본 발명 제 2 실시형태의 반도체장치 제조방법에 대하여 설명하기로 한다. 본 실시형태에 있어서도, 형성되는 반도체장치의 구조는, 도 1 및 도 2의 (a), (b)에 나타내는 구조와 같지만, 공정 순서가 다르다. 도 5의 (a)~(c) 및 도 6의 (a)~(c)는, 본 실시형태의 반도체장치 제조방법을 나타내는 단면도이다. 단 도 5의 (a)~(c) 및 도 6의 (a)~(c)에서는 메모리영역(Rmemo)만을 도시하며, 논리회로영역(Rlogc)의 도시는 생략한다. 그리고 본 실시형태에 있어서도, 각 요소의 두께나 불순물농도는 제 1 실시형태와 동일하므로 그 기재를 생략한다.
우선 도 5의 (a)에 나타내는 공정에서, p형 실리콘기판(10) 상에, 예를 들어 두께 200nm의 SiO2막을 형성한 후, 커패시터용 트렌치를 형성하고자 하는 영역을 개구한 레지스트마스크(도시 생략)를 형성한다. 그리고 레지스트마스크를 이용하여 SiO2막을 패터닝함으로써, 산화막마스크(51)를 형성한다. 또 산화막마스크(51)를 이용한 드라이에칭으로써 실리콘기판(10)에 커패시터용 트렌치(52)를 형성한다.
다음으로, 도 5의 (b)에 나타내는 공정에서, 산화막마스크(51)를 제거한 후, 커패시터용 트렌치(52) 내 및 실리콘기판(10) 상에, 두께 20nm의 실리콘산화막(55)과, 두께 95nm의 실리콘질화막(54)을 순차 형성하고, 예를 들어 CMP로 실리콘질화막(54)을 평탄화시킨다.
다음에, 도 5의 (c)에 나타내는 공정에서, 실리콘질화막(54) 상에 얕은 트렌치를 형성하고자 하는 영역을 개구시킨 레지스트마스크(도시 생략)를 형성하고, 레지스트마스크를 이용하여 드라이에칭을 실시하고, 질화막마스크(54a) 및 받침산화막(55a)을 형성한다. 또한 질화막마스크(54a) 등을 마스크로 이용하여 드라이에칭을 실시함으로써, 실리콘기판(10)에 얕은 트렌치(56)를 형성한다. 이 때 도시하지는 않지만, 논리회로영역(Rlogc)에서도 얕은 트렌치를 형성한다.
다음, 도 6의 (a)에 나타내는 공정에서, 제 1 실시형태 도 3의 (e)에 나타내는 공정과 마찬가지 처리를 하여, 기판상에 실리콘산화막(도시 생략)을 퇴적시킨 후, CMP로 실리콘산화막과 질화막마스크(54a)를 평탄화한다. 이로써 얕은 트렌치(56) 내에 실리콘산화막이 매입되어 얕은 트렌치분리(12a)가 형성된다. 이 때 논리회로영역(Rlogc)에도 도 2의 (a)에 나타내는 바와 같은 얕은 트렌치분리(12b)가 형성된다. 그 후, 습식에칭에 의해 질화막마스크(54a)를 선택적으로 제거한 후, 다시 습식에칭에 의해 받침산화막(55a)을 제거한다.
그 후, 커패시터용 트렌치(52) 내 및 실리콘기판(10) 상에, 주입보호용 산화막(53)을 형성하고, 또 주입보호용 산화막(53) 상에 레지스트마스크(58)를 형성하며, 이 레지스트마스크(58)를 주입마스크로 이용하고 비소이온(As+)을 주입하여, 축적노드가 될 n형 확산층(19)을 형성한다. 이 때 나중에 형성될 메모리셀 트랜지스터의 소스확산층과 n형 확산층(19)이 중첩되도록, 레지스트마스크(58)의 횡방향 치수에 마진이 설정된다.
다음으로, 도 6의 (b)에 나타내는 공정에서, 레지스트마스크(58)를 제거한 후, 습식에칭으로 주입보호용 산화막(53)을 제거한다. 또한 논리회로영역(Rlogc)의 일부를 피복하는 레지스트마스크(도시 생략)를 이용하여, 실리콘기판(10) 중 메모리영역(Rmemo)과 논리회로영역(Rlogc) 일부에 인 이온(P+)을 주입하고, 메모리영역(Rmemo)과 논리회로영역(Rlogc) 일부에 걸쳐 심부n웰(11d)(도 2의 (a) 참조)을 형성한다. 그리고 논리회로영역(Rlogc)의 p채널형 트랜지스터 형성영역을 피복하는 레지스트마스크(도시 생략)를 이용하여, 실리콘기판(10) 중 메모리영역(Rmemo)과, 논리회로영역(Rlogc) 일부에 붕소이온(B+) 주입을 하여, 메모리영역(Rmemo)의 p웰(11a)과, 논리회로영역(Rlogc)의 p웰(11c)(도 2의 (a) 참조)을 형성한다. 또 메모리영역(Rmemo)과, 논리회로영역(Rlogc)의 n채널형 트랜지스터 형성영역을 피복하는 레지스트마스크(도시 생략)를 이용해 인 이온(P+) 주입을 하여, 논리회로영역(Rlogc)에 n웰(11b)(도 2의 (a) 참조)을 형성한다. 또한 도 2의 (a)에는 도시되지 않지만, 메모리영역(Rmemo) 및 논리회로영역(Rlogc)에서, 얕은 트렌치분리(12a, 12b)의 바로 아래쪽에는 채널스토퍼용 불순물이 주입되며, 트랜지스터의 채널영역 하방에는 펀치스루 스토퍼용 불순물이 주입된다.
여기서 본 실시형태에서는, 얕은 트렌치분리(12a, 12b)를 형성한 후에, 심부n웰(11d), p웰(11a, 11c) 및 n웰(11b)을 형성하지만, 도 3의 (a)에 나타내는 커패시터용 트렌치(52)를 형성하기 전에 이들 각 웰을 형성해도 된다.
다음으로 도 6의 (c)에 나타내는 공정에서, 메모리영역(Rmemo)의 용량절연막(15), 게이트절연막(14a) 및 논리회로영역(Rlogc)의 게이트절연막(14b)이 될 열산화막을 형성한 후, 그 위에 두께 200nm의 폴리실리콘막(16)을 퇴적시킨다. 그 다음 폴리실리콘막 및 열산화막을 패터닝 함으로써, 메모리영역(Rmemo)에,트렌치형 커패시터의 용량절연막(15) 및 플레이트전극(16b)과, 메모리셀 트랜지스터의 게이트절연막(14a) 및 게이트전극(16a)을 형성한다. 또 도 6의 (c)에는 도시되지 않지만, 논리회로영역(Rlogc)에는 p채널형 MIS트랜지스터 및 n채널형 MIS트랜지스터의 게이트절연막(14b) 및 게이트전극(16c)을 형성한다(도 2의 (a) 참조). 여기서 폴리실리콘막의 패터닝에 앞서, 폴리실리콘막 중 p채널형 MIS트랜지스터 및 n채널형 MIS트랜지스터의 쌍방, 혹은 p채널형 MIS트랜지스터의 게이트전극이 될 부분에, 게이트전극 저항을 내리기 위한 불순물이온 주입을 실시해도 된다.
그 후, 메모리영역(Rmemo)의 메모리셀 트랜지스터 및 논리회로영역(Rlogc)의 n채널형 MIS트랜지스터에 익스텐션용 농도의 비소이온을 주입한다. 이로써 메모리영역(Rmemo)에서는 저농도 드레인확산층(17b) 및 소스확산층(18)이 형성되고, 논리회로영역(Rlogc)에서는 n채널형 MIS트랜지스터의 익스텐션영역이 형성된다. 이 때 메모리셀 트랜지스터의 소스확산층(18)은, 축적노드인 n형 확산층(19)과 중첩되도록 형성된다. 또 도시되지는 않지만, 논리회로영역(Rlogc)에는 p채널형 MIS트랜지스터의 익스텐션용 농도의 불화붕소이온을 주입시켜 p채널형 MIS트랜지스터의 익스텐션영역을 형성한다.
그 후 공정의 도시는 생략하지만, 제 1 실시형태에서의 도 4의 (b)~도 4의 (d)에 나타내는 공정과 마찬가지 공정을 실시한다. 이로써 도 1 및 도 2의 (a), (b)에 나타내는 반도체장치의 구조가 얻어진다. 그리고 본 실시형태에 있어서도, 메모리셀 트랜지스터의 소스확산층(18)은 2 개의 절연막측벽(25a, 25b)(도 2의 (a) 참조)으로 피복되므로, 소스확산층에는 고농도의 n형 불순물이 도핑되지 않아 고농도 소스확산층은 형성되지 않으며, 또 소스확산층(18) 상에는 실리사이드층이 형성되지 않는다.
그리고 본 실시형태에서는 게이트절연막(14a) 및 용량절연막(15)으로 열산화막을 이용하여 설명하지만, 예를 들어 산화막, 산질화막, 산화막/질화막의 적층막인 ON막, 산화막/질화막/산화막의 적층막인 ONO막, 고유전체막인 HfO2막, ZrO2막 등을 공통 절연막으로 이용할 수 있다. 또 논리회로영역(Rlogc)에서는, 트랜지스터의 종류에 따라 게이트절연막의 두께가 2 종류, 3 종류 등, 복수종류 형성되는 경우가 많다. 그리고 논리회로영역(Rlogc)의 각 트랜지스터 게이트절연막(14b)도, 산화막만이 아닌 산질화막, 산화막/질화막의 적층막인 ON막, 산화막/질화막/산화막의 적층막인 ONO막, 고유전체막인 HfO2막, ZrO2막 등이라도 된다.
본 실시형태의 제조방법에 의하면, 도 5의 (b)에 나타내는 공정에서 도 6의 (b)에 나타내는 공정까지, 2회의 산화공정과 2회의 산화막 제거공정을 실시하기 때문에, 트렌치의 코너부 형상을 쉽게 둥글리기가 가능해짐과 동시에, 트렌치 벽면이 청정화, 평활화 되므로, 후에 형성되는 용량절연막(15) 특성이 향상된다. 이 특성 향상이란, 예를 들어 막 두께가 거의 균일화되어, 용량절연막(15)을 통하는 리크가 저감되거나, 용량 값의 편차가 작아짐으로써, 전하유지기능이 안정됨을 의미한다.
또 소스확산층(18)이 2 개의 절연막측벽(25a, 25b)으로 피복되므로, 측벽 형성 후의 공정에서 소스확산층(18)이 실리사이드화 되거나, 각종 불순물이 소스확산층(18)에 침입하는 것을 억제할 수 있다. 그리고 이 각종 불순물의 침입을 억제할수 있거나, 소스확산층(18) 상에는 실리사이드층이 형성되지 않음으로써 소스확산층(18)을 통하는 리크가 저감된다.
또한 본 실시형태의 제조방법에 의하면 제 1 실시형태와 마찬가지로, 층간절연막(30)을 관통하는 비트선콘택트(31) 및 플레이트콘택트(34)를 공통 공정에서 형성할 수 있으며, 또 비트선(32) 및 실드선(33)도 공통 금속막으로 동시에 형성할 수 있다. 따라서 공정 수의 증대를 초래하는 일없이, 플레이트전극(16d)의 전위 안정화를 위한 구조를 실현할 수 있다.
또, 논리회로영역(Rlogc)의 MIS트랜지스터의 게이트절연막을 형성하기 전에, 메모리영역(Rmemo)의 커패시터용 트렌치(52)를 형성할 수 있으므로, 논리회로영역(Rlogc)의 소스 ·드레인 확산층의 불순물 확산 등에 기인하는 트랜지스터 성능을 악화시키는 일없이, 트렌치형 커패시터를 구비하는 DRAM 혼재형 논리LSI를 저가로 제조할 수 있다.
(그 밖의 실시형태)
상기 각 실시형태에서는 본 발명을, 메모리영역과 논리회로영역을 구비하는 DRAM ·논리 혼재형 반도체장치에 적용한 예에 대하여 설명했지만, 본 발명의 반도체장치는 논리회로영역을 갖지 않는 DRAM만의 반도체장치에도 적용할 수 있다.
상기 각 실시형태에서는 본 발명을, 트렌치형 기억용량부를 구비한 메모리디바이스에 적용시킨 예에 대해 설명했지만, 본 발명은 이러한 실시형태에 한정되는 것이 아닌, 플래너형 기억용량부나 스택형 기억용량부를 구비한 메모리디바이스 및 RAM ·논리 혼재형 반도체장치에도 적용할 수 있다.
또 상기 각 실시형태에서는, 메모리셀 트랜지스터를 n채널형 트랜지스터로 했지만, 메모리셀 트랜지스터는 p채널형 트랜지스터라도 된다. 메모리셀 트랜지스터를 p채널형 트랜지스터로 함으로써, 삼중 웰 구조를 취하지 않아도 되므로, 제조공정에서의 마스크 수를 저감시킬 수 있는 이점이 있다. 이 경우는 p웰(11a) 대신 n웰을, n형 확산층(19) 대신 p형 확산층을, 고농도 드레인확산층(17a) 대신 고농도 p형 확산층을 형성하고, 메모리셀 트랜지스터의 소스확산층(18) 및 저농도 드레인확산층(17b)을 모두 p형 영역으로 할 필요가 있다. 그리고 심부n웰(11d)에 상당하는 웰은 필요 없다.
또한 상기 실시형태의 도 3의 (b), 도 6의 (a)에 나타내는 공정에서는, 산화막마스크를 이용한 이온주입으로써, 축적노드가 될 n형 확산층을 형성했지만, 이온주입법 대신 플라즈마 도핑법을 이용할 수 있다.
또 상기 각 실시형태에서는 용량절연막과 게이트절연막을 공통(동일) 절연막을 패터닝하여 형성했지만, 이들을 서로 다른 막으로 각각 형성해도 된다.
그리고 상기 각 실시형태에서는, 트렌치형 커패시터(Cpt)의 커패시터용 트렌치(52) 표면부에 축적노드로서 기능하는 n형 확산층(19)을 형성했지만, 반드시 축적노드로서 기능하는 확산층을 형성할 필요는 없다. 이와 같이 축적노드로서 기능하는 확산층을 형성하지 않는 경우에는, 플레이트전극에 전위을 인가함으로써, 용량절연막 하방의 기판 표면에 반전층이 형성되고, 이 반전층이 소스확산층에 전기적으로 접속되게 되어 축적노드 전극으로서의 기능이 수행된다.
본 발명의 반도체장치는, DRAM이나, DRAM ·논리 혼재 디바이스 등에 이용할 수 있다.

Claims (17)

  1. 반도체층에, 메모리셀 트랜지스터와 커패시터를 갖는 DRAM 메모리셀을 형성시켜 이루어지는 반도체장치이며,
    상기 메모리셀 트랜지스터는,
    상기 반도체층 상에 형성된 게이트절연막과,
    상기 게이트절연막 상에 형성된 게이트전극과,
    상기 반도체층 내에서 상기 게이트전극 양 측방에 형성된 소스확산층 및 드레인확산층과,
    상기 게이트전극의 측면을 피복하는 제 1 측벽을 가지며,
    상기 커패시터는,
    상기 반도체층에 홈을 내 형성된 커패시터용 트렌치를 메우는 하부와, 상기 게이트전극과 대향하는 상부를 갖는 플레이트전극과,
    상기 커패시터용 트렌치 벽면을 따라 상기 플레이트전극 하방에 형성되고 상기 플레이트전극 하부와 상기 반도체층 사이에 개재하는 용량절연막과,
    상기 플레이트전극 상부 측면을 피복하는 절연막으로 된 제 2 측벽을 구비하며,
    상기 제 1 및 제 2 측벽에 의해 상기 소스확산층 전체가 피복되는, 반도체장치.
  2. 제 1 항에 있어서,
    상기 반도체층 내에서 상기 커패시터용 트렌치의 벽면을 따라, 상기 용량절연막을 개재하고 상기 플레이트전극의 하부와 대향하도록 형성된 축적노드용 확산층을 구비하는, 반도체장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 드레인확산층은, 상기 게이트전극에 자기정합적으로 형성된 제 1 불순물확산층과, 상기 제 1 측벽에 자기정합적으로 형성되며, 상기 제 1 불순물확산층보다 고농도의 불순물을 함유하는 제 2 불순물확산층을 갖고,
    상기 소스확산층은, 상기 게이트전극에 자기정합적으로 형성되는, 반도체장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 메모리셀 트랜지스터의 상기 드레인확산층의 적어도 일부 위에는 실리사이드층이 형성되며,
    상기 메모리셀 트랜지스터의 상기 소스확산층 상에는 실리사이드층이 형성되지 않는, 반도체장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 메모리셀 트랜지스터 및 상기 메모리셀 커패시터를 피복하는 층간절연막과,
    상기 층간절연막 상에 형성된 복수의 비트선과,
    상기 층간절연막 상에서 상기 복수 비트선끼리의 사이에 개재하는, 상기 비트선과는 공통 도체막으로 형성된 실드선과,
    상기 층간절연막을 관통하고, 상기 실드선과 상기 플레이트전극을 서로 접속하는 접속부재를 구비하는, 반도체장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 커패시터의 플레이트전극과 상기 메모리셀 트랜지스터의 게이트전극은, 공통 도체막으로 형성되는, 반도체장치.
  7. 제 6 항에 있어서,
    상기 반도체층 상에 형성된 게이트전극과, 상기 반도체층 내에 형성된 소스 ·드레인영역을 갖는 논리트랜지스터를 구비하며,
    상기 논리트랜지스터의 게이트전극은, 상기 커패시터의 플레이트전극 및 상기 메모리셀 트랜지스터의 게이트전극과 공통 도체막으로 형성되는, 반도체장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 게이트절연막과 상기 용량절연막은, 공통 절연막을 사용하여 형성되는 반도체장치.
  9. 게이트절연막, 게이트전극, 소스확산층 및 드레인확산층을 갖는 메모리셀 트랜지스터와, 플레이트전극 및 용량절연막을 갖는 커패시터를 구비하는 반도체장치의 제조방법이며,
    상기 반도체층 일부를 에칭하여 커패시터용 트렌치를 형성하는 공정(a)과,
    상기 공정(a) 후, 상기 커패시터용 트렌치를 메우는, 열산화막으로 된 받침산화막 및 에칭마스크막을 이용하여, 상기 반도체층 일부를 에칭하여 분리용 트렌치를 형성한 다음, 상기 분리용 트렌치 내에 절연막을 매입시켜 트렌치분리를 형성하는 공정(b)과,
    상기 공정(b) 후, 상기 에칭마스크막 및 상기 받침산화막을 각각 제거하는 공정(c)과,
    상기 공정(c) 후에, 상기 커패시터용 트렌치의 벽면 상에 용량절연막을 형성하는 공정(d)과,
    상기 공정(d) 후에, 상기 커패시터용 트렌치 내 및 상기 반도체층의 상면 상에 걸쳐 도체막을 형성하는 공정(e)과,
    상기 도체막을 패터닝하여, 활성영역 상에 상기 메모리셀 트랜지스터의 게이트전극을 형성함과 동시에, 상기 커패시터용 트렌치를 메우는 커패시터 플레이트전극을 형성하는 공정(f)을 포함하는, 반도체장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 공정(f) 후에, 상기 게이트전극을 마스크로 상기 활성영역 내에 불순물이온을 주입시켜, 상기 반도체층 내의 상기 게이트전극 양 측방에 위치하는 영역에 2 개의 제 1 불순물확산층을 형성하는 공정(g)과,
    상기 공정(g) 후에 상기 게이트전극 및 상기 플레이트전극의 각 측면을 각각 피복함과 동시에, 상기 2 개의 제 1 불순물확산층 중 상기 게이트전극-플레이트전극간에 위치하는 한쪽의 제 1 불순물확산층을 전체적으로 피복하는 제 1, 제 2 절연막측벽을 형성하는 공정(h)을 추가로 포함하는, 반도체장치의 제조방법.
  11. 제 10 항에 있어서,
    상기 공정(h) 후에 상기 게이트전극 및 제 1, 제 2 측벽을 마스크로 상기 활성영역에 불순물이온을 주입하고, 상기 2 개의 제 1 불순물확산층 중 다른 쪽의 제 1 불순물확산층 내에 상기 공정(g)에서보다 고농도의 불순물이온을 주입하여, 제 2 불순물확산층을 형성하는 공정(i)을 추가로 포함하는, 반도체장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 공정(i) 후에, 상기 제 2 불순물확산층 상부를 실리사이드화시켜, 실리사이드층을 형성하는 공정(j)을 추가로 포함하는, 반도체장치의 제조방법.
  13. 제 9 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 플레이트전극 및 게이트전극을 피복하는 층간절연막을 형성하는공정(k)과,
    상기 층간절연막을 관통하여 상기 드레인확산층에 접속되는 비트선콘택트 및 비트선과, 상기 층간절연막을 관통하여 상기 플레이트전극에 접속되는 플레이트콘택트 및 실드배선을 형성하는 공정(l)을 포함하는, 반도체장치의 제조방법.
  14. 제 9 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 공정 (a) 후이며 또 상기 공정(c) 전에, 열산화법으로 상기 커패시터용 트렌치의 벽면 상에 주입보호용 산화막을 형성한 후, 상기 반도체층 중 상기 주입보호용 산화막 하방에 위치하는 영역에 불순물을 도입하여, 축적노드용 확산층을 형성하는 공정과,
    상기 축적노드용 확산층을 형성한 후, 상기 주입보호용 산화막을 제거하는 공정을 추가로 포함하는, 반도체장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 축적노드용 확산층을 형성하는 공정에서는, 상기 주입보호용 산화막 상방으로부터 상기 불순물 이온주입 또는 플라즈마 도핑을 실시하는, 반도체장치의 제조방법.
  16. 제 9 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 반도체장치는, 게이트전극 및 소스 ·드레인 확산층을 갖는 논리트랜지스터를 추가로 구비하며,
    상기 공정(b)에서는 상기 논리트랜지스터 형성영역에서도 트렌치분리를 형성하고,
    상기 공정(e)에서는 상기 논리트랜지스터 형성영역에도 상기 도체막을 형성하며,
    상기 공정(f)에서는 상기 도체막으로 상기 논리트랜지스터의 게이트전극을 형성하는, 반도체장치의 제조방법.
  17. 제 9 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 공정(d)에서는 상기 메모리셀 트랜지스터 활성영역 상에, 상기 용량절연막과 공통 막을 이용하여 상기 게이트절연막을 형성하는, 반도체장치의 제조방법.
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