JPH1098164A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1098164A JPH1098164A JP8252580A JP25258096A JPH1098164A JP H1098164 A JPH1098164 A JP H1098164A JP 8252580 A JP8252580 A JP 8252580A JP 25258096 A JP25258096 A JP 25258096A JP H1098164 A JPH1098164 A JP H1098164A
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Abstract
(57)【要約】
【課題】 複数のＭＯＳトランジスタおよび複数のキャ
パシタを高密度大規模に集積することのできる半導体装
置およびその製造方法を提供する。 【解決手段】 半導体基板１０の主表面にＭＯＳトラン
ジスタＱ1 〜Ｑ4 とトレンチキャパシタＣ1 ，Ｃ2 とが
形成され、ＭＯＳ型トランジスタ間およびトレンチキャ
パシタ間がフィールドシールド構造の絶縁分離領域ＦＳ
1 ，ＦＳ2 によって相互に絶縁分離される半導体装置に
おいて、フィールドシールド構造を構成するフィールド
シールド電極２２ａ，２２ｂと、トレンチキャパシタＣ
1 ，Ｃ2 のゲート電極とを同一の導電層で形成する。フ
ィールドシールド電極２２ａは、孔部１３，１４内を含
むトレンチキャパシタＣ1 ，Ｃ2 および絶縁分離領域Ｆ
Ｓ1を覆うように選択的に形成された絶縁膜２１ａ上に
形成する。
パシタを高密度大規模に集積することのできる半導体装
置およびその製造方法を提供する。 【解決手段】 半導体基板１０の主表面にＭＯＳトラン
ジスタＱ1 〜Ｑ4 とトレンチキャパシタＣ1 ，Ｃ2 とが
形成され、ＭＯＳ型トランジスタ間およびトレンチキャ
パシタ間がフィールドシールド構造の絶縁分離領域ＦＳ
1 ，ＦＳ2 によって相互に絶縁分離される半導体装置に
おいて、フィールドシールド構造を構成するフィールド
シールド電極２２ａ，２２ｂと、トレンチキャパシタＣ
1 ，Ｃ2 のゲート電極とを同一の導電層で形成する。フ
ィールドシールド電極２２ａは、孔部１３，１４内を含
むトレンチキャパシタＣ1 ，Ｃ2 および絶縁分離領域Ｆ
Ｓ1を覆うように選択的に形成された絶縁膜２１ａ上に
形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、複数のＭＯＳ型
トランジスと複数のキャパシタ（容量素子）とを半導体
基板の主表面に設けてなる半導体装置およびその製造方
法に関する。
トランジスと複数のキャパシタ（容量素子）とを半導体
基板の主表面に設けてなる半導体装置およびその製造方
法に関する。
【０００２】
【従来の技術】従来より、複数のＭＯＳトランジスタと
複数のキャパシタとを半導体基板の主表面に集積して形
成した半導体装置においては、これらの回路素子間の絶
縁分離を行う方法として、所謂ＬＯＣＯＳ(Local Oxida
tion Of Silicon)構造による分離法、フィールドシール
ド構造による分離法、あるいは溝構造によるトレンチ分
離法等の各種の方法が用いられている。このうち、ＬＯ
ＣＯＳ構造による分離法は、例えば特公昭５０−１３７
９号（特願昭４３−４４３０９号）公報に詳述されてい
るように、膜厚の厚いフィールド酸化膜で素子間を絶縁
分離する方法であり、また、フィールドシールド構造に
よる分離法は、例えば日経マイクロ・デバイス１９９２
年６月号第８４−８８頁に記載されているように、ＭＯ
Ｓ構造を構成するシールド電極を基準電位に固定して寄
生ＭＯＳトランジスタを遮断状態として絶縁分離する方
法である。また、溝構造によるトレンチ分離法は、各回
路素子を形成する活性領域間の半導体基板の主表面に溝
を設け、溝の内部を絶縁物で充填して絶縁分離する方法
である。
複数のキャパシタとを半導体基板の主表面に集積して形
成した半導体装置においては、これらの回路素子間の絶
縁分離を行う方法として、所謂ＬＯＣＯＳ(Local Oxida
tion Of Silicon)構造による分離法、フィールドシール
ド構造による分離法、あるいは溝構造によるトレンチ分
離法等の各種の方法が用いられている。このうち、ＬＯ
ＣＯＳ構造による分離法は、例えば特公昭５０−１３７
９号（特願昭４３−４４３０９号）公報に詳述されてい
るように、膜厚の厚いフィールド酸化膜で素子間を絶縁
分離する方法であり、また、フィールドシールド構造に
よる分離法は、例えば日経マイクロ・デバイス１９９２
年６月号第８４−８８頁に記載されているように、ＭＯ
Ｓ構造を構成するシールド電極を基準電位に固定して寄
生ＭＯＳトランジスタを遮断状態として絶縁分離する方
法である。また、溝構造によるトレンチ分離法は、各回
路素子を形成する活性領域間の半導体基板の主表面に溝
を設け、溝の内部を絶縁物で充填して絶縁分離する方法
である。
【０００３】
【発明が解決しようとする課題】これらの絶縁分離技術
によって高密度大規模集積回路を実現しようとした場合
には、それぞれ次のような問題があった。すなわち、ま
ず、ＬＯＣＯＳ構造によって充分な性能の絶縁分離を実
現するためには、厚いフィールド酸化膜を形成する必要
があるが、このフィールド酸化膜を厚くした場合には、
バーズ・ビークと呼ばれる酸化膜端部の拡がりによる影
響や、フィールド酸化膜の下面から活性領域に拡散する
高濃度不純物の影響によって狭チャネル効果が生じ、活
性領域の回路素子機能が低下する。したがって、ＬＯＣ
ＯＳ構造によって、高密度化を図りつつ充分な性能の絶
縁分離を実現しようとすることは容易でない。また、従
来のフィールド構造による絶縁分離法では、フィールド
シールド構造自体がＭＯＳ構造を有しているため、短チ
ャネル効果が生じ、このため縮小化・微細化には一定の
限界がある。特に、ＤＲＡＭのように多数個のキャパシ
タを含んで構成される半導体装置では、極微小漏洩電流
路の形成を避けてキャパシタ間相互を絶縁分離しなけれ
ばならないことから、絶縁分離幅の縮小が困難であっ
た。さらに、溝構造による絶縁分離法では、基板表面の
広範囲への溝形成が必要であり、また、絶縁膜充填工程
での欠陥率の増大および溝底面付近での機械歪みに起因
する漏洩路の形成によって集積回路の電気特性が劣化す
るという問題がある。
によって高密度大規模集積回路を実現しようとした場合
には、それぞれ次のような問題があった。すなわち、ま
ず、ＬＯＣＯＳ構造によって充分な性能の絶縁分離を実
現するためには、厚いフィールド酸化膜を形成する必要
があるが、このフィールド酸化膜を厚くした場合には、
バーズ・ビークと呼ばれる酸化膜端部の拡がりによる影
響や、フィールド酸化膜の下面から活性領域に拡散する
高濃度不純物の影響によって狭チャネル効果が生じ、活
性領域の回路素子機能が低下する。したがって、ＬＯＣ
ＯＳ構造によって、高密度化を図りつつ充分な性能の絶
縁分離を実現しようとすることは容易でない。また、従
来のフィールド構造による絶縁分離法では、フィールド
シールド構造自体がＭＯＳ構造を有しているため、短チ
ャネル効果が生じ、このため縮小化・微細化には一定の
限界がある。特に、ＤＲＡＭのように多数個のキャパシ
タを含んで構成される半導体装置では、極微小漏洩電流
路の形成を避けてキャパシタ間相互を絶縁分離しなけれ
ばならないことから、絶縁分離幅の縮小が困難であっ
た。さらに、溝構造による絶縁分離法では、基板表面の
広範囲への溝形成が必要であり、また、絶縁膜充填工程
での欠陥率の増大および溝底面付近での機械歪みに起因
する漏洩路の形成によって集積回路の電気特性が劣化す
るという問題がある。
【０００４】このように、従来の絶縁分離法では、複数
のＭＯＳトランジスタと複数のキャパシタとを集積した
半導体装置であって、極微小漏洩路の形成を伴うことな
く絶縁分離幅を縮小することのできる半導体集積回路を
実現することが困難であった。
のＭＯＳトランジスタと複数のキャパシタとを集積した
半導体装置であって、極微小漏洩路の形成を伴うことな
く絶縁分離幅を縮小することのできる半導体集積回路を
実現することが困難であった。
【０００５】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、複数のＭＯＳトランジスタおよび複
数のキャパシタを高密度大規模に集積することのできる
半導体装置およびその製造方法を提供することにある。
ので、その目的は、複数のＭＯＳトランジスタおよび複
数のキャパシタを高密度大規模に集積することのできる
半導体装置およびその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】請求項１記載の半導体装
置は、半導体基板の主表面に複数のＭＯＳ型トランジス
タと複数のトレンチキャパシタとが形成されると共に、
主表面においてＭＯＳ型トランジスタ間およびトレンチ
キャパシタ間がフィールドシールド構造の絶縁分離領域
によって相互に絶縁分離された半導体装置であって、フ
ィールドシールド構造を構成するフィールドシールド電
極とトレンチキャパシタの電極とを同一導電層で形成し
たものである。
置は、半導体基板の主表面に複数のＭＯＳ型トランジス
タと複数のトレンチキャパシタとが形成されると共に、
主表面においてＭＯＳ型トランジスタ間およびトレンチ
キャパシタ間がフィールドシールド構造の絶縁分離領域
によって相互に絶縁分離された半導体装置であって、フ
ィールドシールド構造を構成するフィールドシールド電
極とトレンチキャパシタの電極とを同一導電層で形成し
たものである。
【０００７】この半導体装置では、ＭＯＳトランジスタ
間およびトレンチキャパシタ間を主表面において相互に
絶縁分離するフィールドシールド構造のフィールドシー
ルド電極とトレンチキャパシタの電極（ゲート電極）と
を、同一工程で形成した導電層で構成しているため、集
積回路の縦構造が簡素化されて層間干渉による特性劣化
もなく、製造工程が簡易化される。また、基板内部に容
量を形成するトレンチ構造のキャパシタであるため、高
密度集積に有利である。また、ＭＯＳトランジスタ間の
絶縁分離はフィールドシールド構造によって行っている
ため、溝構造による絶縁分離の場合に比べて欠陥率の増
大もなく、また、ＬＯＣＯＳ構造に比べて絶縁分離幅を
小さくできる。
間およびトレンチキャパシタ間を主表面において相互に
絶縁分離するフィールドシールド構造のフィールドシー
ルド電極とトレンチキャパシタの電極（ゲート電極）と
を、同一工程で形成した導電層で構成しているため、集
積回路の縦構造が簡素化されて層間干渉による特性劣化
もなく、製造工程が簡易化される。また、基板内部に容
量を形成するトレンチ構造のキャパシタであるため、高
密度集積に有利である。また、ＭＯＳトランジスタ間の
絶縁分離はフィールドシールド構造によって行っている
ため、溝構造による絶縁分離の場合に比べて欠陥率の増
大もなく、また、ＬＯＣＯＳ構造に比べて絶縁分離幅を
小さくできる。
【０００８】請求項２記載の半導体装置は、請求項１記
載のものにおいて、各トレンチキャパシタが、それぞれ
のトレンチ部分を挟んで形成されて半導体基板とは逆導
電型を有する第１の不純物領域と、この第１の不純物領
域の外側領域に形成されて半導体基板と同一の導電型を
有する第２の不純物領域とからなる２重の領域を有する
ように構成したものである。
載のものにおいて、各トレンチキャパシタが、それぞれ
のトレンチ部分を挟んで形成されて半導体基板とは逆導
電型を有する第１の不純物領域と、この第１の不純物領
域の外側領域に形成されて半導体基板と同一の導電型を
有する第２の不純物領域とからなる２重の領域を有する
ように構成したものである。
【０００９】この半導体装置では、各トレンチキャパシ
タにおける第１の不純物領域はトレンチキャパシタのゲ
ート電極に対向する対向電極として機能し、第２導電型
領域は、各トレンチキャパシタ間を絶縁分離する領域と
して機能する。このため、より絶縁分離幅を縮小しても
充分な絶縁分離性能が得られ、極微小電流漏洩を回避で
きる。
タにおける第１の不純物領域はトレンチキャパシタのゲ
ート電極に対向する対向電極として機能し、第２導電型
領域は、各トレンチキャパシタ間を絶縁分離する領域と
して機能する。このため、より絶縁分離幅を縮小しても
充分な絶縁分離性能が得られ、極微小電流漏洩を回避で
きる。
【００１０】請求項３記載の半導体装置は、請求項１記
載のものにおいて、複数のトレンチキャパシタ間におけ
る半導体基板表面の不純物濃度を、複数のＭＯＳトラン
ジスタ間における半導体基板表面の不純物濃度よりも高
くすると共に、複数のトレンチキャパシタ間におけるフ
ィールドシールド構造の絶縁分離領域幅を、ＭＯＳトラ
ンジスタ間のフィールドシールド構造の絶縁分離領域幅
よりも狭く構成したものである。
載のものにおいて、複数のトレンチキャパシタ間におけ
る半導体基板表面の不純物濃度を、複数のＭＯＳトラン
ジスタ間における半導体基板表面の不純物濃度よりも高
くすると共に、複数のトレンチキャパシタ間におけるフ
ィールドシールド構造の絶縁分離領域幅を、ＭＯＳトラ
ンジスタ間のフィールドシールド構造の絶縁分離領域幅
よりも狭く構成したものである。
【００１１】この半導体装置では、トレンチキャパシタ
間における半導体基板表面の不純物濃度を、複数のＭＯ
Ｓトランジスタ間における半導体基板表面の不純物濃度
よりも高くすることにより、デザイン・ルールの高密度
化が望まれるトレンチキャパシタ間におけるフィールド
シールド構造の絶縁分離幅をＭＯＳトランジスタ間の絶
縁分離幅より相当小さくしても、充分な絶縁分離性能が
得られ、極微小電流漏洩を回避できる。
間における半導体基板表面の不純物濃度を、複数のＭＯ
Ｓトランジスタ間における半導体基板表面の不純物濃度
よりも高くすることにより、デザイン・ルールの高密度
化が望まれるトレンチキャパシタ間におけるフィールド
シールド構造の絶縁分離幅をＭＯＳトランジスタ間の絶
縁分離幅より相当小さくしても、充分な絶縁分離性能が
得られ、極微小電流漏洩を回避できる。
【００１２】請求項４記載の半導体装置は、請求項１記
載のものにおいて、複数のトレンチキャパシタ間におけ
るフィールドシールド構造の絶縁分離領域幅が、ＭＯＳ
トランジスタ間のフィールドシールド構造の絶縁分離領
域幅の３分の２以下となるように構成したものである。
載のものにおいて、複数のトレンチキャパシタ間におけ
るフィールドシールド構造の絶縁分離領域幅が、ＭＯＳ
トランジスタ間のフィールドシールド構造の絶縁分離領
域幅の３分の２以下となるように構成したものである。
【００１３】請求項５記載の半導体装置は、請求項２な
いし請求項４のいずれか１に記載のものにおいて、半導
体基板を、高い不純物濃度を有する半導体基体と、この
半導体基体の表面に形成された低い不純物濃度の半導体
層とにより構成し、この半導体層の主表面にＭＯＳトラ
ンジスタおよびトレンチキャパシタを設けるようにして
構成したものである。
いし請求項４のいずれか１に記載のものにおいて、半導
体基板を、高い不純物濃度を有する半導体基体と、この
半導体基体の表面に形成された低い不純物濃度の半導体
層とにより構成し、この半導体層の主表面にＭＯＳトラ
ンジスタおよびトレンチキャパシタを設けるようにして
構成したものである。
【００１４】請求項６記載の半導体装置は、請求項５記
載のものにおいて、トレンチキャパシタの孔部が半導体
基体に到達するように構成したものである。
載のものにおいて、トレンチキャパシタの孔部が半導体
基体に到達するように構成したものである。
【００１５】請求項７記載の半導体装置は、請求項３ま
たは請求項４に記載のものにおいて、トレンチキャパシ
タ間におけるフィールドシールド構造を構成するフィー
ルドシールド電極と主表面との間に設けられた絶縁膜が
二酸化シリコンを含むように構成したものである。
たは請求項４に記載のものにおいて、トレンチキャパシ
タ間におけるフィールドシールド構造を構成するフィー
ルドシールド電極と主表面との間に設けられた絶縁膜が
二酸化シリコンを含むように構成したものである。
【００１６】請求項８記載の半導体装置は、請求項３ま
たは請求項４に記載の半導体装置において、トレンチキ
ャパシタ間におけるフィールドシールド構造を構成する
フィールドシールド電極と主表面との間に設けられた絶
縁膜が窒化シリコンを含むように構成したものである。
たは請求項４に記載の半導体装置において、トレンチキ
ャパシタ間におけるフィールドシールド構造を構成する
フィールドシールド電極と主表面との間に設けられた絶
縁膜が窒化シリコンを含むように構成したものである。
【００１７】請求項９記載の半導体装置は、請求項３ま
たは請求項４に記載の半導体装置において、トレンチキ
ャパシタ間におけるフィールドシールド構造を構成する
フィールドシールド電極と主表面との間に設けられた絶
縁膜が二酸化シリコンと窒化シリコンとを含むように構
成したものである。
たは請求項４に記載の半導体装置において、トレンチキ
ャパシタ間におけるフィールドシールド構造を構成する
フィールドシールド電極と主表面との間に設けられた絶
縁膜が二酸化シリコンと窒化シリコンとを含むように構
成したものである。
【００１８】請求項１０記載の半導体装置は、請求項３
または請求項４に記載の半導体装置において、トレンチ
キャパシタ間におけるフィールドシールド構造を構成す
るフィールドシールド電極と主表面との間に設けられた
絶縁膜が、窒化シリコン膜と、これを上下から挟む二酸
化シリコン膜とを含むように構成したものである。
または請求項４に記載の半導体装置において、トレンチ
キャパシタ間におけるフィールドシールド構造を構成す
るフィールドシールド電極と主表面との間に設けられた
絶縁膜が、窒化シリコン膜と、これを上下から挟む二酸
化シリコン膜とを含むように構成したものである。
【００１９】請求項１１記載の半導体装置の製造方法
は、第１導電型の半導体基板の主表面に複数のＭＯＳ型
トランジスタと複数のトレンチキャパシタとが形成され
ると共に、主表面においてＭＯＳ型トランジスタ間およ
びトレンチキャパシタ間がフィールドシールド構造の絶
縁分離領域によって相互に絶縁分離された半導体装置の
製造方法であって、半導体基板におけるトレンチキャパ
シタ形成部分に複数の孔部を形成する工程と、各孔部か
ら半導体基板中に第２導電型の不純物を拡散させて、孔
部の周囲領域にトレンチキャパシタの対向電極となる第
１の不純物拡散領域を形成する工程と、孔部の内側面を
含むトレンチキャパシタ形成部分の半導体基板上に、ト
レンチキャパシタの誘電体およびフィールドシールド構
造のフィールドシールド電極として機能する絶縁膜を選
択的に形成する工程と、この絶縁膜上に、トレンチキャ
パシタのゲート電極およびフィールドシールド構造のフ
ィールドシールド電極として機能する導電膜を選択的に
形成する工程とを含み、トレンチキャパシタのゲート電
極と、各トレンチキャパシタ間を絶縁分離するフィール
ドシールド構造のフィールドシールド電極とが同一工程
で形成されるように構成したものである。
は、第１導電型の半導体基板の主表面に複数のＭＯＳ型
トランジスタと複数のトレンチキャパシタとが形成され
ると共に、主表面においてＭＯＳ型トランジスタ間およ
びトレンチキャパシタ間がフィールドシールド構造の絶
縁分離領域によって相互に絶縁分離された半導体装置の
製造方法であって、半導体基板におけるトレンチキャパ
シタ形成部分に複数の孔部を形成する工程と、各孔部か
ら半導体基板中に第２導電型の不純物を拡散させて、孔
部の周囲領域にトレンチキャパシタの対向電極となる第
１の不純物拡散領域を形成する工程と、孔部の内側面を
含むトレンチキャパシタ形成部分の半導体基板上に、ト
レンチキャパシタの誘電体およびフィールドシールド構
造のフィールドシールド電極として機能する絶縁膜を選
択的に形成する工程と、この絶縁膜上に、トレンチキャ
パシタのゲート電極およびフィールドシールド構造のフ
ィールドシールド電極として機能する導電膜を選択的に
形成する工程とを含み、トレンチキャパシタのゲート電
極と、各トレンチキャパシタ間を絶縁分離するフィール
ドシールド構造のフィールドシールド電極とが同一工程
で形成されるように構成したものである。
【００２０】請求項１２記載の半導体装置の製造方法
は、請求項１１記載の半導体装置の製造方法において、
孔部の形成後、第１の不純物拡散領域の形成工程の前
に、さらに、各孔部から半導体基板中に第１導電型の不
純物を拡散させてトレンチキャパシタの絶縁分離領域と
なる第２の不純物拡散領域を第１の不純物拡散領域の外
側領域に形成する工程を含むように構成したものであ
る。
は、請求項１１記載の半導体装置の製造方法において、
孔部の形成後、第１の不純物拡散領域の形成工程の前
に、さらに、各孔部から半導体基板中に第１導電型の不
純物を拡散させてトレンチキャパシタの絶縁分離領域と
なる第２の不純物拡散領域を第１の不純物拡散領域の外
側領域に形成する工程を含むように構成したものであ
る。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して具体的に説明する。
を参照して具体的に説明する。
【００２２】図１は本発明の一実施の形態に係る半導体
装置の断面構造を表すものである。この半導体装置は、
単結晶基体１１と、この単結晶基体１１上にエピタキシ
ャル成長により形成されたエピタキシャル層１２とから
なる半導体基板１０を備え、２つのトレンチキャパシタ
Ｃ1 ，Ｃ2 と、これらのトレンチキャパシタＣ1 ，Ｃ2
間を絶縁分離する絶縁分離領域ＦＳ1 と、ＭＯＳトラン
ジスタＱ1 〜Ｑ4 と、ＭＯＳトランジスタＱ2 ，Ｑ3 間
を絶縁分離する絶縁分離領域ＦＳ2 とを含んで構成され
ている。
装置の断面構造を表すものである。この半導体装置は、
単結晶基体１１と、この単結晶基体１１上にエピタキシ
ャル成長により形成されたエピタキシャル層１２とから
なる半導体基板１０を備え、２つのトレンチキャパシタ
Ｃ1 ，Ｃ2 と、これらのトレンチキャパシタＣ1 ，Ｃ2
間を絶縁分離する絶縁分離領域ＦＳ1 と、ＭＯＳトラン
ジスタＱ1 〜Ｑ4 と、ＭＯＳトランジスタＱ2 ，Ｑ3 間
を絶縁分離する絶縁分離領域ＦＳ2 とを含んで構成され
ている。
【００２３】トレンチキャパシタ部Ｃ1 は、エピタキシ
ャル層１２に形成した孔部１３を挟んで形成されたＮ型
拡散領域１７と、そのすぐ外側に形成されたＰ型拡散領
域１５と、孔部１３の内面を覆うように形成された絶縁
膜２１ａと、孔部１３内の絶縁膜２１ａの内側の隙間空
間にまで侵入するように形成されたフィールドシールド
電極２２ａの一部とから構成されている。同様に、トレ
ンチキャパシタ部Ｃ2は、エピタキシャル層１２に形成
した孔部１４を挟んで形成されたＮ型拡散領域１８と、
そのすぐ外側に形成されたＰ型拡散領域１６と、孔部１
４の内面を覆うように形成された絶縁膜２１ａと、孔部
１４内の絶縁膜２１ａの内側の隙間空間にまで侵入する
ように形成されたフィールドシールド電極２２ａの一部
とから構成されている。孔部１３、１４の底部分は基体
１１の内部に到達している。基体１１が高濃度であるた
め、トレンチキャパシタの一方の電極として動作するＮ
型拡散領域１７、１８はエピタキシャル層１２を貫通す
る円筒状を成している。
ャル層１２に形成した孔部１３を挟んで形成されたＮ型
拡散領域１７と、そのすぐ外側に形成されたＰ型拡散領
域１５と、孔部１３の内面を覆うように形成された絶縁
膜２１ａと、孔部１３内の絶縁膜２１ａの内側の隙間空
間にまで侵入するように形成されたフィールドシールド
電極２２ａの一部とから構成されている。同様に、トレ
ンチキャパシタ部Ｃ2は、エピタキシャル層１２に形成
した孔部１４を挟んで形成されたＮ型拡散領域１８と、
そのすぐ外側に形成されたＰ型拡散領域１６と、孔部１
４の内面を覆うように形成された絶縁膜２１ａと、孔部
１４内の絶縁膜２１ａの内側の隙間空間にまで侵入する
ように形成されたフィールドシールド電極２２ａの一部
とから構成されている。孔部１３、１４の底部分は基体
１１の内部に到達している。基体１１が高濃度であるた
め、トレンチキャパシタの一方の電極として動作するＮ
型拡散領域１７、１８はエピタキシャル層１２を貫通す
る円筒状を成している。
【００２４】絶縁膜２１ａはトレンチキャパシタＣ1 ，
Ｃ2 で共通であり、トレンチキャパシタＣ1 ，Ｃ2 およ
び絶縁分離領域ＦＳ1 におけるエピタキシャル層１２の
表面をも覆っている。この絶縁膜２１ａは、例えば、窒
化シリコン膜を上下の二酸化シリコン膜で挟んだ３層構
造膜として形成される。フィールドシールド電極２２ａ
もまたトレンチキャパシタＣ1 ，Ｃ2 で共通であり、ト
レンチキャパシタＣ1，Ｃ2 および絶縁分離領域ＦＳ1
における絶縁膜２１ａ上に形成されている。また、トレ
ンチキャパシタＣ1 ，Ｃ2 間におけるＰ型拡散領域１５
とＰ型拡散領域１６とは連結している。これらのＰ型拡
散領域１５，１６は、トレンチキャパシタＣ1 ，Ｃ2 の
相互間を絶縁分離すると共に、トレンチキャパシタ
Ｃ1 ，Ｃ2 と他の回路構成素子との間を絶縁分離する役
割を有している。そして、フィールドシールド電極２２
ａの上には、層間絶縁膜２３ａが形成されている。
Ｃ2 で共通であり、トレンチキャパシタＣ1 ，Ｃ2 およ
び絶縁分離領域ＦＳ1 におけるエピタキシャル層１２の
表面をも覆っている。この絶縁膜２１ａは、例えば、窒
化シリコン膜を上下の二酸化シリコン膜で挟んだ３層構
造膜として形成される。フィールドシールド電極２２ａ
もまたトレンチキャパシタＣ1 ，Ｃ2 で共通であり、ト
レンチキャパシタＣ1，Ｃ2 および絶縁分離領域ＦＳ1
における絶縁膜２１ａ上に形成されている。また、トレ
ンチキャパシタＣ1 ，Ｃ2 間におけるＰ型拡散領域１５
とＰ型拡散領域１６とは連結している。これらのＰ型拡
散領域１５，１６は、トレンチキャパシタＣ1 ，Ｃ2 の
相互間を絶縁分離すると共に、トレンチキャパシタ
Ｃ1 ，Ｃ2 と他の回路構成素子との間を絶縁分離する役
割を有している。そして、フィールドシールド電極２２
ａの上には、層間絶縁膜２３ａが形成されている。
【００２５】トレンチキャパシタＣ1 ，Ｃ2 において、
フィールドシールド電極２２ａは各トランチキャパシタ
におけるゲート電極として機能し、Ｎ型拡散領域１７，
１８は各トランチキャパシタにおける対向電極として機
能し、絶縁膜２１ａは両電極間の誘電体として機能する
ようになっている。そして、トレンチキャパシタＣ1，
Ｃ2 間は、絶縁分離領域ＦＳ1 におけるＰ型拡散領域１
５，１６と、絶縁膜２１ａおよびフィールドシールド電
極２２ａからなるフィールドシールド構造とによって相
互に絶縁分離されている。
フィールドシールド電極２２ａは各トランチキャパシタ
におけるゲート電極として機能し、Ｎ型拡散領域１７，
１８は各トランチキャパシタにおける対向電極として機
能し、絶縁膜２１ａは両電極間の誘電体として機能する
ようになっている。そして、トレンチキャパシタＣ1，
Ｃ2 間は、絶縁分離領域ＦＳ1 におけるＰ型拡散領域１
５，１６と、絶縁膜２１ａおよびフィールドシールド電
極２２ａからなるフィールドシールド構造とによって相
互に絶縁分離されている。
【００２６】トレンチキャパシタＣ1 ，Ｃ2 の両外側に
隣接したエピタキシャル層１２には、低濃度のＮ型拡散
領域３９ａ，３９ｃが形成されている。このうちＮ型拡
散領域３９ａは外側のＮ型拡散領域１７に連結し、これ
と電気的に接続されている。一方、Ｎ型拡散領域３９ｃ
は外側のＮ型拡散領域１８に連結し、これと電気的に接
続されている。また、トレンチキャパシタＣ1 ，Ｃ2 に
おける絶縁膜２１ａ、フィールドシールド電極２２ａお
よび層間絶縁膜２３ａからなる積層構造の側面は、二酸
化シリコン膜からなるサイドウォールスペーサ２４ａ，
２４ｂによってそれぞれ被覆されている。
隣接したエピタキシャル層１２には、低濃度のＮ型拡散
領域３９ａ，３９ｃが形成されている。このうちＮ型拡
散領域３９ａは外側のＮ型拡散領域１７に連結し、これ
と電気的に接続されている。一方、Ｎ型拡散領域３９ｃ
は外側のＮ型拡散領域１８に連結し、これと電気的に接
続されている。また、トレンチキャパシタＣ1 ，Ｃ2 に
おける絶縁膜２１ａ、フィールドシールド電極２２ａお
よび層間絶縁膜２３ａからなる積層構造の側面は、二酸
化シリコン膜からなるサイドウォールスペーサ２４ａ，
２４ｂによってそれぞれ被覆されている。
【００２７】エピタキシャル層１２の活性領域には、４
つのＭＯＳトランジスタＱ1 〜Ｑ4が形成されている。
このうち、ＭＯＳトランジスタＱ1 はトレンチキャパシ
タ部Ｃ1 に隣接した領域に形成され、ＭＯＳトランジス
タＱ2 はトレンチキャパシタ部Ｃ2 に隣接した領域に形
成されている。
つのＭＯＳトランジスタＱ1 〜Ｑ4が形成されている。
このうち、ＭＯＳトランジスタＱ1 はトレンチキャパシ
タ部Ｃ1 に隣接した領域に形成され、ＭＯＳトランジス
タＱ2 はトレンチキャパシタ部Ｃ2 に隣接した領域に形
成されている。
【００２８】ＭＯＳトランジスタＱ1 は、エピタキシャ
ル層１２上に形成された二酸化シリコンからなるゲート
絶縁膜３１ａと、このゲート絶縁膜３１ａ上に形成され
たゲート電極３５ａと、ソース領域としてのＮ型拡散領
域３９ａと、ドレイン領域としてのＮ型拡散領域３９ｂ
とからなり、さらにゲート電極３５ａの上には、キャッ
プ膜としての二酸化シリコン膜４５ａが形成されてい
る。ゲート絶縁膜３１ａ、ゲート電極３５ａおよび二酸
化シリコン膜４５ａからなる積層構造の側面は、二酸化
シリコン膜からなるサイドウォールスペーサ５１ａ，５
１ｂによって被覆されている。このうちサイドウォール
スペーサ５１ａは、サイドウォールスペーサ２４ａと共
にＮ型拡散領域３９ａの表面を完全に覆っており、製造
工程途中におけるＮ型拡散領域３９ａの表面露呈を防い
でいる。
ル層１２上に形成された二酸化シリコンからなるゲート
絶縁膜３１ａと、このゲート絶縁膜３１ａ上に形成され
たゲート電極３５ａと、ソース領域としてのＮ型拡散領
域３９ａと、ドレイン領域としてのＮ型拡散領域３９ｂ
とからなり、さらにゲート電極３５ａの上には、キャッ
プ膜としての二酸化シリコン膜４５ａが形成されてい
る。ゲート絶縁膜３１ａ、ゲート電極３５ａおよび二酸
化シリコン膜４５ａからなる積層構造の側面は、二酸化
シリコン膜からなるサイドウォールスペーサ５１ａ，５
１ｂによって被覆されている。このうちサイドウォール
スペーサ５１ａは、サイドウォールスペーサ２４ａと共
にＮ型拡散領域３９ａの表面を完全に覆っており、製造
工程途中におけるＮ型拡散領域３９ａの表面露呈を防い
でいる。
【００２９】同様に、ＭＯＳトランジスタＱ2 は、エピ
タキシャル層１２上に形成された二酸化シリコンからな
るゲート絶縁膜３１ｂと、このゲート絶縁膜３１ｂ上に
形成されたゲート電極３５ｂと、ソース領域としてのＮ
型拡散領域３９ｃと、ドレイン領域としてのＮ型拡散領
域３９ｄとからなり、さらにゲート電極３５ｂの上に
は、キャップ膜としての二酸化シリコン膜４５ｂが形成
されている。ゲート絶縁膜３１ｂ、ゲート電極３５ｂお
よび二酸化シリコン膜４５ｂからなる積層構造の側面
は、二酸化シリコンからなるサイドウォールスペーサ５
１ｃ，５１ｄによって被覆されている。このうちサイド
ウォールスペーサ５１ｃは、サイドウォールスペーサ２
４ｂと共にＮ型拡散領域３９ｃの表面を完全に覆ってお
り、製造工程途中におけるＮ型拡散領域３９ｃの表面露
呈を防いでいる。
タキシャル層１２上に形成された二酸化シリコンからな
るゲート絶縁膜３１ｂと、このゲート絶縁膜３１ｂ上に
形成されたゲート電極３５ｂと、ソース領域としてのＮ
型拡散領域３９ｃと、ドレイン領域としてのＮ型拡散領
域３９ｄとからなり、さらにゲート電極３５ｂの上に
は、キャップ膜としての二酸化シリコン膜４５ｂが形成
されている。ゲート絶縁膜３１ｂ、ゲート電極３５ｂお
よび二酸化シリコン膜４５ｂからなる積層構造の側面
は、二酸化シリコンからなるサイドウォールスペーサ５
１ｃ，５１ｄによって被覆されている。このうちサイド
ウォールスペーサ５１ｃは、サイドウォールスペーサ２
４ｂと共にＮ型拡散領域３９ｃの表面を完全に覆ってお
り、製造工程途中におけるＮ型拡散領域３９ｃの表面露
呈を防いでいる。
【００３０】ＭＯＳトランジスタＱ3 は、ＭＯＳトラン
ジスタＱ2 に隣接する絶縁分離領域ＦＳ2 によって隔て
られたエピタキシャル層１２上に形成されている。この
ＭＯＳトランジスタＱ3 は、エピタキシャル層１２上に
形成された二酸化シリコンからなるゲート絶縁膜３１ｃ
と、このゲート絶縁膜３１ｃ上に形成されたゲート電極
３５ｃと、ドレイン領域としてのＮ型拡散領域３９ｅ
と、ソース領域としてのＮ型拡散領域３９ｆとからな
り、さらにゲート電極３５ｃの上にはキャップ膜として
の二酸化シリコン膜４５ｃが形成されている。ゲート絶
縁膜３１ｃ、ゲート電極３５ｃおよび二酸化シリコン膜
４５ｃからなる積層構造の側面は、二酸化シリコンから
なるサイドウォールスペーサ５１ｅ，５１ｆによって被
覆されている。
ジスタＱ2 に隣接する絶縁分離領域ＦＳ2 によって隔て
られたエピタキシャル層１２上に形成されている。この
ＭＯＳトランジスタＱ3 は、エピタキシャル層１２上に
形成された二酸化シリコンからなるゲート絶縁膜３１ｃ
と、このゲート絶縁膜３１ｃ上に形成されたゲート電極
３５ｃと、ドレイン領域としてのＮ型拡散領域３９ｅ
と、ソース領域としてのＮ型拡散領域３９ｆとからな
り、さらにゲート電極３５ｃの上にはキャップ膜として
の二酸化シリコン膜４５ｃが形成されている。ゲート絶
縁膜３１ｃ、ゲート電極３５ｃおよび二酸化シリコン膜
４５ｃからなる積層構造の側面は、二酸化シリコンから
なるサイドウォールスペーサ５１ｅ，５１ｆによって被
覆されている。
【００３１】絶縁分離領域ＦＳ2 には、絶縁膜２１ｂ、
フィールドシールド電極２２ｂおよび層間絶縁膜２３ｂ
を積層してなるフィールドシールド構造が形成され、こ
の積層構造の側面は、二酸化シリコン膜からなるサイド
ウォールスペーサ２４ｃ，２４ｄによって被覆されてい
る。絶縁膜２１ｂ、フィールドシールド電極２２ｂおよ
び層間絶縁膜２３ｂは、それぞれ、トレンチキャパシタ
Ｃ1 ，Ｃ2 および絶縁分離領域ＦＳ1 における絶縁膜２
１ａ、フィールドシールド電極２２ａおよび層間絶縁膜
２３ａと同一工程で形成されたものである。
フィールドシールド電極２２ｂおよび層間絶縁膜２３ｂ
を積層してなるフィールドシールド構造が形成され、こ
の積層構造の側面は、二酸化シリコン膜からなるサイド
ウォールスペーサ２４ｃ，２４ｄによって被覆されてい
る。絶縁膜２１ｂ、フィールドシールド電極２２ｂおよ
び層間絶縁膜２３ｂは、それぞれ、トレンチキャパシタ
Ｃ1 ，Ｃ2 および絶縁分離領域ＦＳ1 における絶縁膜２
１ａ、フィールドシールド電極２２ａおよび層間絶縁膜
２３ａと同一工程で形成されたものである。
【００３２】ＭＯＳトランジスタＱ4 は、ＭＯＳトラン
ジスタＱ1 と隣接した領域に形成されている。このＭＯ
ＳトランジスタＱ4 は、エピタキシャル層１２上に形成
された二酸化シリコンからなるゲート絶縁膜３１ｄと、
このゲート絶縁膜３１ｄ上に形成されたゲート電極３５
ｄと、ドレイン領域としてのＮ型拡散領域３９ｂと、ソ
ース領域としての図示しないＮ型拡散領域とからなり、
さらにゲート電極３５ｄの上にはキャップ膜としての二
酸化シリコン膜４５ｄが形成されている。ゲート絶縁膜
３１ｄ、ゲート電極３５ｄおよび二酸化シリコン膜４５
ｄからなる積層構造の側面は、二酸化シリコンからなる
サイドウォールスペーサ５１ｇ等によって被覆されてい
る。
ジスタＱ1 と隣接した領域に形成されている。このＭＯ
ＳトランジスタＱ4 は、エピタキシャル層１２上に形成
された二酸化シリコンからなるゲート絶縁膜３１ｄと、
このゲート絶縁膜３１ｄ上に形成されたゲート電極３５
ｄと、ドレイン領域としてのＮ型拡散領域３９ｂと、ソ
ース領域としての図示しないＮ型拡散領域とからなり、
さらにゲート電極３５ｄの上にはキャップ膜としての二
酸化シリコン膜４５ｄが形成されている。ゲート絶縁膜
３１ｄ、ゲート電極３５ｄおよび二酸化シリコン膜４５
ｄからなる積層構造の側面は、二酸化シリコンからなる
サイドウォールスペーサ５１ｇ等によって被覆されてい
る。
【００３３】ＭＯＳトランジスタＱ2 のドレイン領域と
してのＮ型拡散領域３９ｄの表面近傍には、低抵抗化の
ための高濃度のＮ型拡散領域６２ｄが形成されている。
そして、このＮ型拡散領域６２ｄ上からサイドウォール
スペーサ２４ｃ，５１ｄ上にかけて、電極取り出し用の
多結晶シリコンからなる導電体５８ｂが選択的に形成さ
れている。同様に、ＭＯＳトランジスタＱ3 のドレイン
領域としてのＮ型拡散領域３９ｅの表面近傍には高濃度
のＮ型拡散領域６２ｅが形成され、このＮ型拡散領域６
２ｅ上からサイドウォールスペーサ２４ｄ，５１ｅ上に
かけて、電極取り出し用の導電体５８ｃが選択的に形成
されている。同様に、ＭＯＳトランジスタＱ3 のソース
領域としてのＮ型拡散領域３９ｆの表面近傍には、高濃
度のＮ型拡散領域６２ｆが形成され、このＮ型拡散領域
６２ｆ上からサイドウォールスペーサ５８ｆ上にかけ
て、電極取り出し用の導電体５８ｄが選択的に形成され
ている。同様に、ＭＯＳトランジスタＱ4 のドレイン領
域としてのＮ型拡散領域３９ｂの表面近傍には高濃度の
Ｎ型拡散領域６２ｂが形成され、このＮ型拡散領域６２
ｂ上からサイドウォールスペーサ５８ｂ，５１ｇ上にか
けて、電極取り出し用の導電体５８ａが選択的に形成さ
れている。
してのＮ型拡散領域３９ｄの表面近傍には、低抵抗化の
ための高濃度のＮ型拡散領域６２ｄが形成されている。
そして、このＮ型拡散領域６２ｄ上からサイドウォール
スペーサ２４ｃ，５１ｄ上にかけて、電極取り出し用の
多結晶シリコンからなる導電体５８ｂが選択的に形成さ
れている。同様に、ＭＯＳトランジスタＱ3 のドレイン
領域としてのＮ型拡散領域３９ｅの表面近傍には高濃度
のＮ型拡散領域６２ｅが形成され、このＮ型拡散領域６
２ｅ上からサイドウォールスペーサ２４ｄ，５１ｅ上に
かけて、電極取り出し用の導電体５８ｃが選択的に形成
されている。同様に、ＭＯＳトランジスタＱ3 のソース
領域としてのＮ型拡散領域３９ｆの表面近傍には、高濃
度のＮ型拡散領域６２ｆが形成され、このＮ型拡散領域
６２ｆ上からサイドウォールスペーサ５８ｆ上にかけ
て、電極取り出し用の導電体５８ｄが選択的に形成され
ている。同様に、ＭＯＳトランジスタＱ4 のドレイン領
域としてのＮ型拡散領域３９ｂの表面近傍には高濃度の
Ｎ型拡散領域６２ｂが形成され、このＮ型拡散領域６２
ｂ上からサイドウォールスペーサ５８ｂ，５１ｇ上にか
けて、電極取り出し用の導電体５８ａが選択的に形成さ
れている。
【００３４】以上の素子構成全体を覆うようにして、Ｂ
ＰＳＧ（ボロン・リン・シリケート・ガラス）からなる
層間絶縁膜６６が形成され、その表面が平坦化されてい
る。この層間絶縁膜６６には、導電体５８ａ，５８ｂ，
５８ｃ，５８ｄに達するコンタクト孔が開口形成され、
これらの各コンタクト孔によって、層間絶縁膜６６上に
形成された金属配線Ｍ１〜Ｍ４と導電体５８ａ，５８
ｂ，５８ｃ，５８ｄとがそれぞれ接続されている。層間
絶縁膜６６にはまた、絶縁分離領域ＦＳ2 におけるフィ
ールドシールド電極２２ｂに達するコンタクト孔も形成
され、このコンタクト孔によって、層間絶縁膜６６上に
形成された金属配線Ｍ５とフィールドシールド電極２２
ｂとが接続されている。
ＰＳＧ（ボロン・リン・シリケート・ガラス）からなる
層間絶縁膜６６が形成され、その表面が平坦化されてい
る。この層間絶縁膜６６には、導電体５８ａ，５８ｂ，
５８ｃ，５８ｄに達するコンタクト孔が開口形成され、
これらの各コンタクト孔によって、層間絶縁膜６６上に
形成された金属配線Ｍ１〜Ｍ４と導電体５８ａ，５８
ｂ，５８ｃ，５８ｄとがそれぞれ接続されている。層間
絶縁膜６６にはまた、絶縁分離領域ＦＳ2 におけるフィ
ールドシールド電極２２ｂに達するコンタクト孔も形成
され、このコンタクト孔によって、層間絶縁膜６６上に
形成された金属配線Ｍ５とフィールドシールド電極２２
ｂとが接続されている。
【００３５】このように、本実施の形態に係る半導体装
置では、トレンチキャパシタＣ1 ，Ｃ2 におけるゲート
電極でもあるフィールドシールド電極２２ａが、ＭＯＳ
トランジスタＱ2 ，Ｑ3 間の絶縁分離領域ＦＳ2 のフィ
ールドシールド構造におけるフィールドシールド電極２
２ｂと同一層で構成されているため、集積回路の縦構造
が簡素化されて層間干渉による特性劣化もなく、製造工
程が簡易化され、また、高密度集積化も容易である。し
かも、ＭＯＳキャパシタであるトレンチキャパシタ
Ｃ1 ，Ｃ2 はトレンチ構造として形成されており、基板
内部に容量を形成するものであるため、この点でも高密
度集積化を図る上で有利である。
置では、トレンチキャパシタＣ1 ，Ｃ2 におけるゲート
電極でもあるフィールドシールド電極２２ａが、ＭＯＳ
トランジスタＱ2 ，Ｑ3 間の絶縁分離領域ＦＳ2 のフィ
ールドシールド構造におけるフィールドシールド電極２
２ｂと同一層で構成されているため、集積回路の縦構造
が簡素化されて層間干渉による特性劣化もなく、製造工
程が簡易化され、また、高密度集積化も容易である。し
かも、ＭＯＳキャパシタであるトレンチキャパシタ
Ｃ1 ，Ｃ2 はトレンチ構造として形成されており、基板
内部に容量を形成するものであるため、この点でも高密
度集積化を図る上で有利である。
【００３６】また、各ＭＯＳトランジスタ間の絶縁分離
はフィールドシールド構造によって行われているため、
従来の溝構造による絶縁分離の場合に比して欠陥率の増
大もなく、また、ＬＯＣＯＳ構造に比較すると絶縁分離
幅が小さくなる。しかも、孔部１３，１４の加工後にこ
こから二重拡散を行い、トレンチキャパシタＣ1 ，Ｃ2
におけるゲート電極（フィールドシールド電極２２ａ）
の対向電極であるＮ型拡散領域１７，１８の外側をＰ型
拡散領域１５，１６によって覆うことにより、従来より
絶縁分離幅を縮小しても充分な絶縁分離性能を得ること
ができ、極微小電流漏洩を回避することができる。更
に、本実施の形態では、トレンチ構造の孔部１３，１４
の底面が、高濃度でＰ型のシリコン基体１１に到達し、
孔部角部にキャパシタの電荷蓄積部が無いため、トレン
チ構造で問題となる電荷漏洩を防止して高歩留りで動作
の安定した円筒状のキャパシタを得ることができる。
はフィールドシールド構造によって行われているため、
従来の溝構造による絶縁分離の場合に比して欠陥率の増
大もなく、また、ＬＯＣＯＳ構造に比較すると絶縁分離
幅が小さくなる。しかも、孔部１３，１４の加工後にこ
こから二重拡散を行い、トレンチキャパシタＣ1 ，Ｃ2
におけるゲート電極（フィールドシールド電極２２ａ）
の対向電極であるＮ型拡散領域１７，１８の外側をＰ型
拡散領域１５，１６によって覆うことにより、従来より
絶縁分離幅を縮小しても充分な絶縁分離性能を得ること
ができ、極微小電流漏洩を回避することができる。更
に、本実施の形態では、トレンチ構造の孔部１３，１４
の底面が、高濃度でＰ型のシリコン基体１１に到達し、
孔部角部にキャパシタの電荷蓄積部が無いため、トレン
チ構造で問題となる電荷漏洩を防止して高歩留りで動作
の安定した円筒状のキャパシタを得ることができる。
【００３７】また、トレンチキャパシタＣ1 ，Ｃ2 間の
Ｐ型拡散領域１５，１６の表面濃度は周辺回路のトラン
ジスタ間の基板表面濃度（エピタキシャル層１２表面の
不純物濃度）より一桁以上高いことが望ましく、これに
より、トレンチキャパシタＣ1 ，Ｃ2 間のフィールドシ
ールド構造の絶縁分離幅（絶縁分離領域ＦＳ1 の幅）を
トランジスタ間の絶縁分離幅（絶縁分離領域ＦＳ2 の
幅）の２／３以下とすることができ、キャパシタの高密
度形成が可能となる。
Ｐ型拡散領域１５，１６の表面濃度は周辺回路のトラン
ジスタ間の基板表面濃度（エピタキシャル層１２表面の
不純物濃度）より一桁以上高いことが望ましく、これに
より、トレンチキャパシタＣ1 ，Ｃ2 間のフィールドシ
ールド構造の絶縁分離幅（絶縁分離領域ＦＳ1 の幅）を
トランジスタ間の絶縁分離幅（絶縁分離領域ＦＳ2 の
幅）の２／３以下とすることができ、キャパシタの高密
度形成が可能となる。
【００３８】次に、図２〜図４を参照して以上のような
構成の半導体装置の製造方法を説明する。
構成の半導体装置の製造方法を説明する。
【００３９】まず、図２に示したように、比抵抗０．０
１０〜０．０３０Ωcmの高濃度Ｐ型シリコン単結晶基体
１１（以下、単に単結晶基体１１という。）の一主表面
に、厚さ２〜８μｍ、比抵抗１〜５Ωcmの低濃度Ｐ型シ
リコン・エピタキシャル層（以下、単にエピタキシャル
層という。）１２を成長形成し、これを半導体基板１０
として用いる。エピタキシャル層１２には、その１主表
面から単結晶基体１１にまで達する複数の孔部１３，１
４が形成され、ここに以後の工程でトレンチキャパシタ
が形成される。孔部１３，１４間の最少間隔は０．２５
μｍ程度であり、また、孔部１３，１４の口径は約０．
２μｍである。孔部１３，１４の底面は基体１１の内部
に到達し、エピタキシャル層１２を孔部１３，１４が貫
通している。
１０〜０．０３０Ωcmの高濃度Ｐ型シリコン単結晶基体
１１（以下、単に単結晶基体１１という。）の一主表面
に、厚さ２〜８μｍ、比抵抗１〜５Ωcmの低濃度Ｐ型シ
リコン・エピタキシャル層（以下、単にエピタキシャル
層という。）１２を成長形成し、これを半導体基板１０
として用いる。エピタキシャル層１２には、その１主表
面から単結晶基体１１にまで達する複数の孔部１３，１
４が形成され、ここに以後の工程でトレンチキャパシタ
が形成される。孔部１３，１４間の最少間隔は０．２５
μｍ程度であり、また、孔部１３，１４の口径は約０．
２μｍである。孔部１３，１４の底面は基体１１の内部
に到達し、エピタキシャル層１２を孔部１３，１４が貫
通している。
【００４０】次に、同図に示したように、既知の二重拡
散法により、孔部１３，１４の内側面からエピタキシャ
ル層１２内に、Ｐ型不純物である例えばボロン（Ｂ）を
約０．２μｍ程度侵入拡散させ、不純物濃度が１０16〜
１０18／cm3 程度の高濃度のＰ型拡散領域１５，１６を
形成する。さらに、孔部１３，１４の内側面からエピタ
キシャル層１２内に、Ｎ型不純物である例えば砒素（Ａ
ｓ）または燐（Ｐ）を約０．１μｍ程度侵入拡散させ
て、Ｐ型拡散領域１５，１６の内側に、高濃度の（不純
物濃度が１０16〜１０20／cm3 程度の）Ｎ型拡散領域１
７，１８をそれぞれ設ける。図示のように、最少間隔で
隣接する孔部１３，１４の間の領域では、Ｐ型領域１５
および１６は相互に連結している。孔部１３，１４底部
分は高濃度の基体１１の内部に到るためＮ型拡散領域１
７，１８は形成されない。
散法により、孔部１３，１４の内側面からエピタキシャ
ル層１２内に、Ｐ型不純物である例えばボロン（Ｂ）を
約０．２μｍ程度侵入拡散させ、不純物濃度が１０16〜
１０18／cm3 程度の高濃度のＰ型拡散領域１５，１６を
形成する。さらに、孔部１３，１４の内側面からエピタ
キシャル層１２内に、Ｎ型不純物である例えば砒素（Ａ
ｓ）または燐（Ｐ）を約０．１μｍ程度侵入拡散させ
て、Ｐ型拡散領域１５，１６の内側に、高濃度の（不純
物濃度が１０16〜１０20／cm3 程度の）Ｎ型拡散領域１
７，１８をそれぞれ設ける。図示のように、最少間隔で
隣接する孔部１３，１４の間の領域では、Ｐ型領域１５
および１６は相互に連結している。孔部１３，１４底部
分は高濃度の基体１１の内部に到るためＮ型拡散領域１
７，１８は形成されない。
【００４１】次に、図２に示したように、半導体基板１
０の表面に絶縁膜、フィールドシールド電極膜、および
層間絶縁膜を順次積層したのち、これらを選択にエッチ
ングする。これにより、孔部１３を中心とするトレンチ
キャパシタ部Ｃ1 と孔部１４を中心とするトレンチキャ
パシタ部Ｃ2 との間の絶縁分離領域ＦＳ1 に、絶縁膜２
１ａ、フィールドシールド電極２２ａおよび層間絶縁膜
２３ａからなるフィールドシールド構造が形成されると
共に、回路素子間の絶縁分離領域ＦＳ2 に、絶縁膜２１
ｂ、フィールドシールド電極２２ｂおよび層間絶縁膜２
３ｂからなるフィールドシールド構造が形成される。こ
の状態では、後にＭＯＳトランジスタが形成される部分
のエピタキシャル層１２の表面は露出状態になってい
る。
０の表面に絶縁膜、フィールドシールド電極膜、および
層間絶縁膜を順次積層したのち、これらを選択にエッチ
ングする。これにより、孔部１３を中心とするトレンチ
キャパシタ部Ｃ1 と孔部１４を中心とするトレンチキャ
パシタ部Ｃ2 との間の絶縁分離領域ＦＳ1 に、絶縁膜２
１ａ、フィールドシールド電極２２ａおよび層間絶縁膜
２３ａからなるフィールドシールド構造が形成されると
共に、回路素子間の絶縁分離領域ＦＳ2 に、絶縁膜２１
ｂ、フィールドシールド電極２２ｂおよび層間絶縁膜２
３ｂからなるフィールドシールド構造が形成される。こ
の状態では、後にＭＯＳトランジスタが形成される部分
のエピタキシャル層１２の表面は露出状態になってい
る。
【００４２】絶縁膜２１ａ，２１ｂは、基板表面の熱酸
化成長で得られる膜厚約３０Åの二酸化シリコン膜と、
気相成長で得られる膜厚約５０Åの窒化シリコン膜と、
窒化シリコン膜の熱酸化で得られる膜厚約３０Åの二酸
化シリコン膜から成る３層構造膜として形成する。この
とき絶縁膜２１ａは、孔部１３，１４の内面をも被覆す
る。ＭＯＳキャパシタに用いる欠陥率の低い誘電体とし
ては、例えば特公昭５９−９７７号（特願昭５１−１１
９９１号）公報に詳述され、また、絶縁分離特性の良
い、欠陥率の低いフィールドシールド構造が得られる誘
電体としては、例えば特開平０６−２６８０５８号（特
願平０５−８１３１９号）公報に記載されている。
化成長で得られる膜厚約３０Åの二酸化シリコン膜と、
気相成長で得られる膜厚約５０Åの窒化シリコン膜と、
窒化シリコン膜の熱酸化で得られる膜厚約３０Åの二酸
化シリコン膜から成る３層構造膜として形成する。この
とき絶縁膜２１ａは、孔部１３，１４の内面をも被覆す
る。ＭＯＳキャパシタに用いる欠陥率の低い誘電体とし
ては、例えば特公昭５９−９７７号（特願昭５１−１１
９９１号）公報に詳述され、また、絶縁分離特性の良
い、欠陥率の低いフィールドシールド構造が得られる誘
電体としては、例えば特開平０６−２６８０５８号（特
願平０５−８１３１９号）公報に記載されている。
【００４３】フィールドシールド電極２２ａ，２２ｂ
は、例えば燐を含有する厚さ１５００Å程度の多結晶シ
リコン膜によって形成する。このうち、フィールドシー
ルド電極２２ａは、孔部１３，１４にも侵入し、トレン
チキャパシタＣ1 ，Ｃ2 の各一方の電極として機能す
る。層間絶縁膜２３ａ，２３ｂは、フィールドシールド
電極２２ａ，２２ｂの熱成長によって形成される二酸化
シリコンで構成する。その膜厚は、例えば２０００Å程
度とする。
は、例えば燐を含有する厚さ１５００Å程度の多結晶シ
リコン膜によって形成する。このうち、フィールドシー
ルド電極２２ａは、孔部１３，１４にも侵入し、トレン
チキャパシタＣ1 ，Ｃ2 の各一方の電極として機能す
る。層間絶縁膜２３ａ，２３ｂは、フィールドシールド
電極２２ａ，２２ｂの熱成長によって形成される二酸化
シリコンで構成する。その膜厚は、例えば２０００Å程
度とする。
【００４４】次に、気相成長法により、全面に２０００
Åの膜厚の二酸化シリコン膜を形成したのち、ＲＩＥ
（反応性イオンエッチング）等の異方性エッチング法に
よりエッチングを行い、絶縁膜２１、フィールドシール
ド電極２２および層間絶縁膜２３からなるフィールドシ
ールド構造（絶縁分離領域ＦＳ1 ，ＦＳ2 ）の各側面
に、二酸化シリコンからなるサイドウォールスペーサ２
４ａ，２４ｂ，２４ｃ，２４ｄを形成する。
Åの膜厚の二酸化シリコン膜を形成したのち、ＲＩＥ
（反応性イオンエッチング）等の異方性エッチング法に
よりエッチングを行い、絶縁膜２１、フィールドシール
ド電極２２および層間絶縁膜２３からなるフィールドシ
ールド構造（絶縁分離領域ＦＳ1 ，ＦＳ2 ）の各側面
に、二酸化シリコンからなるサイドウォールスペーサ２
４ａ，２４ｂ，２４ｃ，２４ｄを形成する。
【００４５】このようにして、孔部１３，１４が形成さ
れた２個のトレンチキャパシタＣ1，Ｃ2 は、エピタキ
シャル層１２のＰ型拡散領域１５，１６と、エピタキシ
ャル層１２表面の絶縁膜２１およびフィールドシールド
電極２２からなるフィールドシールド構造とによって、
半導体基板１０の１主表面において絶縁分離されること
となる。
れた２個のトレンチキャパシタＣ1，Ｃ2 は、エピタキ
シャル層１２のＰ型拡散領域１５，１６と、エピタキシ
ャル層１２表面の絶縁膜２１およびフィールドシールド
電極２２からなるフィールドシールド構造とによって、
半導体基板１０の１主表面において絶縁分離されること
となる。
【００４６】次に、図３に示したように、膜厚８５Å程
度の二酸化シリコンを半導体基板１０表面に熱酸化成長
させたのち、リンを含有する多結晶シリコン膜を気相成
長させ、さらにこの多結晶シリコン膜を熱酸化により成
長させて１０００Å程度の膜厚の二酸化シリコン膜を形
成する。そして、これらの膜を選択にエッチングするこ
とにより、各活性領域のＭＯＳトランジスタＱ1 〜Ｑ4
をそれぞれ構成することとなるゲート絶縁膜３１ａ，３
１ｂ，３１ｃ，３１ｄ、ゲート電極３５ａ，３５ｂ，３
５ｃ，３５ｄ、および二酸化シリコン膜４５ａ，４５
ｂ，４５ｃ，４５ｄを形成する。
度の二酸化シリコンを半導体基板１０表面に熱酸化成長
させたのち、リンを含有する多結晶シリコン膜を気相成
長させ、さらにこの多結晶シリコン膜を熱酸化により成
長させて１０００Å程度の膜厚の二酸化シリコン膜を形
成する。そして、これらの膜を選択にエッチングするこ
とにより、各活性領域のＭＯＳトランジスタＱ1 〜Ｑ4
をそれぞれ構成することとなるゲート絶縁膜３１ａ，３
１ｂ，３１ｃ，３１ｄ、ゲート電極３５ａ，３５ｂ，３
５ｃ，３５ｄ、および二酸化シリコン膜４５ａ，４５
ｂ，４５ｃ，４５ｄを形成する。
【００４７】次に、同図に示したように、絶縁分離領域
ＦＳ1 およびトレンチキャパシタＣ1 ，Ｃ2 における絶
縁膜２１ａ、フィールドシールド電極２２ａ、層間絶縁
膜２３ａ、サイドウォールスペーサ２４ａ，２４ｂと、
絶縁分離領域ＦＳ2 における絶縁膜２１ｂ、フィールド
シールド電極２２ｂ、層間絶縁膜２３ｂ、サイドウォー
ルスペーサ２４ｃ，２４ｄと、各ＭＯＳトランジスタＱ
1 〜Ｑ4 を構成するゲート絶縁膜３１ａ，３１ｂ，３１
ｃ，３１ｄ、ゲート電極３５ａ，３５ｂ，３５ｃ，３５
ｄ、および二酸化シリコン膜４５ａ，４５ｂ，４５ｃ，
４５ｄとをマスクとして、リンもしくは砒素をイオン注
入し、さらにその熱拡散を行う。これにより、エピタキ
シャル層１２の内部に、ＰＮ接合深さが０．１μｍ程度
の低濃度のＮ型拡散領域３９ａ，３９ｂ，３９ｃ，３９
ｄ，３９ｅ，３９ｆが形成される。
ＦＳ1 およびトレンチキャパシタＣ1 ，Ｃ2 における絶
縁膜２１ａ、フィールドシールド電極２２ａ、層間絶縁
膜２３ａ、サイドウォールスペーサ２４ａ，２４ｂと、
絶縁分離領域ＦＳ2 における絶縁膜２１ｂ、フィールド
シールド電極２２ｂ、層間絶縁膜２３ｂ、サイドウォー
ルスペーサ２４ｃ，２４ｄと、各ＭＯＳトランジスタＱ
1 〜Ｑ4 を構成するゲート絶縁膜３１ａ，３１ｂ，３１
ｃ，３１ｄ、ゲート電極３５ａ，３５ｂ，３５ｃ，３５
ｄ、および二酸化シリコン膜４５ａ，４５ｂ，４５ｃ，
４５ｄとをマスクとして、リンもしくは砒素をイオン注
入し、さらにその熱拡散を行う。これにより、エピタキ
シャル層１２の内部に、ＰＮ接合深さが０．１μｍ程度
の低濃度のＮ型拡散領域３９ａ，３９ｂ，３９ｃ，３９
ｄ，３９ｅ，３９ｆが形成される。
【００４８】Ｎ型拡散領域３９ａ，３９ｂは、ＭＯＳト
ランジスタＱ1 のドレイン・ソース領域となるもので、
このうちＮ型拡散領域３９ａは、トレンチキャパシタＣ
1 のフィールドシールド電極２２ａの対向導電体である
Ｎ型拡散領域１７に連結し、電気的に接続される。
ランジスタＱ1 のドレイン・ソース領域となるもので、
このうちＮ型拡散領域３９ａは、トレンチキャパシタＣ
1 のフィールドシールド電極２２ａの対向導電体である
Ｎ型拡散領域１７に連結し、電気的に接続される。
【００４９】Ｎ型拡散領域３９ｃ，３９ｄは、ＭＯＳト
ランジスタＱ2 のドレイン・ソース領域となるもので、
このうちＮ型拡散領域３９ｃはトレンチキャパシタＣ2
のフィールドシールド電極２２ａの対向導電体であるＮ
型拡散領域１８に連結し、電気的に接続される。
ランジスタＱ2 のドレイン・ソース領域となるもので、
このうちＮ型拡散領域３９ｃはトレンチキャパシタＣ2
のフィールドシールド電極２２ａの対向導電体であるＮ
型拡散領域１８に連結し、電気的に接続される。
【００５０】Ｎ型拡散領域３９ｅ，３９ｆは、ＭＯＳト
ランジスタＱ3 のドレイン・ソース領域となるものであ
る。ＭＯＳトランジスタＱ2 とＭＯＳトランジスタＱ3
とは、絶縁分離領域ＦＳ2 のフィールドシールド構造に
よって主表面上で絶縁分離される。また、ＭＯＳトラン
ジスタＱ1 とＭＯＳトランジスタＱ4 とは、Ｎ型拡散領
域３９ｂを共通のドレイン領域として共有することとな
る。
ランジスタＱ3 のドレイン・ソース領域となるものであ
る。ＭＯＳトランジスタＱ2 とＭＯＳトランジスタＱ3
とは、絶縁分離領域ＦＳ2 のフィールドシールド構造に
よって主表面上で絶縁分離される。また、ＭＯＳトラン
ジスタＱ1 とＭＯＳトランジスタＱ4 とは、Ｎ型拡散領
域３９ｂを共通のドレイン領域として共有することとな
る。
【００５１】次に、図４に示したように、ＭＯＳトラン
ジスタＱ1 〜Ｑ4 の各ゲート構造の側面に、上記したフ
ィールドシールド構造におけるサイドウォールスペーサ
２４ａ，２４ｂ，２４ｃ，２４ｄの形成と同様の工程に
より、二酸化シリコン膜からなるサイドウォールスペー
サ５１ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅ，５１ｆ，
５１ｇを形成する。このとき、図示のように、Ｎ型拡散
領域３９ａの表面はサイドウォールスペーサ２４ａおよ
び５１ａによって完全に覆われ、また、Ｎ型拡散領域３
９ｃの表面はサイドウォールスペーサ２４ｂおよび５１
ｃによって完全に覆われる。このため、以後の工程で外
部からＮ型拡散領域３９ａ、３９ｃに不純物が侵入する
のを防止することができ、低濃度状態を保つことができ
る。
ジスタＱ1 〜Ｑ4 の各ゲート構造の側面に、上記したフ
ィールドシールド構造におけるサイドウォールスペーサ
２４ａ，２４ｂ，２４ｃ，２４ｄの形成と同様の工程に
より、二酸化シリコン膜からなるサイドウォールスペー
サ５１ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅ，５１ｆ，
５１ｇを形成する。このとき、図示のように、Ｎ型拡散
領域３９ａの表面はサイドウォールスペーサ２４ａおよ
び５１ａによって完全に覆われ、また、Ｎ型拡散領域３
９ｃの表面はサイドウォールスペーサ２４ｂおよび５１
ｃによって完全に覆われる。このため、以後の工程で外
部からＮ型拡散領域３９ａ、３９ｃに不純物が侵入する
のを防止することができ、低濃度状態を保つことができ
る。
【００５２】一方、Ｎ型拡散領域３９ｄ，３９ｅ，３９
ｆ，３９ｂの各表面は、サイドウォールスペーサ５１
ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅ，５１ｆ，５１ｇ
の形成後においてもこれらによって完全には覆われず、
一部が露呈している。
ｆ，３９ｂの各表面は、サイドウォールスペーサ５１
ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅ，５１ｆ，５１ｇ
の形成後においてもこれらによって完全には覆われず、
一部が露呈している。
【００５３】次に、全面に、高濃度のリンもしくは砒素
を含有する厚さ２０００Å程度の多結晶シリコン膜を形
成後、これを選択的にエッチングし、Ｎ型拡散領域３９
ｂ，３９ｄ，３９ｅ，３９ｆの各表面に接続された電極
取り出し用の導電体５８ａ，５８ｂ，５８ｃ，５８ｄを
形成する。これらの導電体５８ａ，５８ｂ，５８ｃ，５
８ｄに含まれる不純物（リンもしくは砒素）は、低濃度
のＮ型拡散領域３９ｂ，３９ｄ，３９ｅ，３９ｆの内部
に侵入し、深さ０．０５μｍ程度の高濃度のＮ型拡散領
域６２ｂ，６２ｄ，６２ｅ，６２ｆを形成する。これら
は、ＭＯＳトランジスタのソース抵抗の減少に寄与す
る。なお、この多結晶シリコンから基板への高濃度不純
物導入によるＭＯＳ型集積回路については、例えば特公
昭４９−１４７９２号（特願昭４５−２４３１１号）も
しくは特公昭６１−２８２３１号（特願昭５２−９８３
９７号）公報に詳述されている。
を含有する厚さ２０００Å程度の多結晶シリコン膜を形
成後、これを選択的にエッチングし、Ｎ型拡散領域３９
ｂ，３９ｄ，３９ｅ，３９ｆの各表面に接続された電極
取り出し用の導電体５８ａ，５８ｂ，５８ｃ，５８ｄを
形成する。これらの導電体５８ａ，５８ｂ，５８ｃ，５
８ｄに含まれる不純物（リンもしくは砒素）は、低濃度
のＮ型拡散領域３９ｂ，３９ｄ，３９ｅ，３９ｆの内部
に侵入し、深さ０．０５μｍ程度の高濃度のＮ型拡散領
域６２ｂ，６２ｄ，６２ｅ，６２ｆを形成する。これら
は、ＭＯＳトランジスタのソース抵抗の減少に寄与す
る。なお、この多結晶シリコンから基板への高濃度不純
物導入によるＭＯＳ型集積回路については、例えば特公
昭４９−１４７９２号（特願昭４５−２４３１１号）も
しくは特公昭６１−２８２３１号（特願昭５２−９８３
９７号）公報に詳述されている。
【００５４】次に、同図に示したように、全面にボロン
−リン−シリケートガラス（ＢＰＳＧ）を形成後、リフ
ローによる平坦化を行い、層間絶縁膜６６を形成する。
そして、導電体５８ａ，５８ｂ，５８ｃ，５８ｄに達す
るコンタクト孔を層間絶縁膜６６に開口したのち、アル
ミニウムもしくはアルミニウムを主成分とする合金から
なる金属膜を形成したのち、これをパターニングし、金
属配線Ｍ１、Ｍ２、Ｍ３、Ｍ４を形成する。これと同時
に、絶縁分離領域ＦＳ2 に開孔を形成し、ここにフィー
ルドシールド電極２２ａに接続する金属配線Ｍ５を形成
する。この金属配線Ｍ５は電源の基準電位（ＧＮＤ）も
しくは単結晶基体１１に接続する。その後、パッシベー
ション膜の形成等を行い、製造工程を完了する。
−リン−シリケートガラス（ＢＰＳＧ）を形成後、リフ
ローによる平坦化を行い、層間絶縁膜６６を形成する。
そして、導電体５８ａ，５８ｂ，５８ｃ，５８ｄに達す
るコンタクト孔を層間絶縁膜６６に開口したのち、アル
ミニウムもしくはアルミニウムを主成分とする合金から
なる金属膜を形成したのち、これをパターニングし、金
属配線Ｍ１、Ｍ２、Ｍ３、Ｍ４を形成する。これと同時
に、絶縁分離領域ＦＳ2 に開孔を形成し、ここにフィー
ルドシールド電極２２ａに接続する金属配線Ｍ５を形成
する。この金属配線Ｍ５は電源の基準電位（ＧＮＤ）も
しくは単結晶基体１１に接続する。その後、パッシベー
ション膜の形成等を行い、製造工程を完了する。
【００５５】このように、本実施の形態によれば、フィ
ールドシールド構造の形成工程でトレンチキャパシタＣ
1 ，Ｃ2 の電極と、これらのＭＯＳキャパシタおよびＭ
ＯＳトランジスタＱ2 ，Ｑ3 の絶縁分離工程を同時に形
成することができ、簡易な製造工程のＭＯＳ型集積回路
が得られる。また、集積回路内の周辺回路部で配置され
るＭＯＳトランジスタＱ2 ，Ｑ3 の絶縁分離であるフィ
ールドシールド構造に比較して、中心部の高密度大規模
に集積されるトレンチキャパシタＣ1 ，Ｃ2 の部分の絶
縁分離のフィールドシールド構造の絶縁分離幅はトレン
チ部から拡散侵入する高濃度Ｐ型領域１５、１６の表面
濃度が高いため、小とすることができる。ＤＲＡＭのよ
うに中心部の集積密度が集積回路のチップ面積に顕著に
影響するデバイスでは、絶縁分離幅の縮小はデバイスの
製造コストを著しく引下げ、収益性の向上に効果が大で
ある。更に、この実施の形態のＭＯＳ型集積回路は、従
来のフィールドシールド構造を用いるＤＲＡＭに比べ
て、１６Ｍビット以上の集積度において充分なキャパシ
タの電荷蓄積能力を確保し、且つ、表面構造が平坦で信
頼性の高いデバイスを実現する。
ールドシールド構造の形成工程でトレンチキャパシタＣ
1 ，Ｃ2 の電極と、これらのＭＯＳキャパシタおよびＭ
ＯＳトランジスタＱ2 ，Ｑ3 の絶縁分離工程を同時に形
成することができ、簡易な製造工程のＭＯＳ型集積回路
が得られる。また、集積回路内の周辺回路部で配置され
るＭＯＳトランジスタＱ2 ，Ｑ3 の絶縁分離であるフィ
ールドシールド構造に比較して、中心部の高密度大規模
に集積されるトレンチキャパシタＣ1 ，Ｃ2 の部分の絶
縁分離のフィールドシールド構造の絶縁分離幅はトレン
チ部から拡散侵入する高濃度Ｐ型領域１５、１６の表面
濃度が高いため、小とすることができる。ＤＲＡＭのよ
うに中心部の集積密度が集積回路のチップ面積に顕著に
影響するデバイスでは、絶縁分離幅の縮小はデバイスの
製造コストを著しく引下げ、収益性の向上に効果が大で
ある。更に、この実施の形態のＭＯＳ型集積回路は、従
来のフィールドシールド構造を用いるＤＲＡＭに比べ
て、１６Ｍビット以上の集積度において充分なキャパシ
タの電荷蓄積能力を確保し、且つ、表面構造が平坦で信
頼性の高いデバイスを実現する。
【００５６】即ち、この発明によれば、簡易な製造工程
により電気的特性が良好で信頼性が高く経済効果も有る
集積回路が得られる。
により電気的特性が良好で信頼性が高く経済効果も有る
集積回路が得られる。
【００５７】以上、実施の形態を挙げて本発明を説明し
たが、本発明はこの実施の形態に限定されるものではな
く、その均等の範囲で種々変形可能である。例えば、上
記の実施の形態においてはＮチャネル型のＭＯＳトラン
ジスタを集積した例について説明したが、エピタキシャ
ル層および各導電領域の導電型を逆転してＰチャネル型
のＭＯＳトランジスタおよびキャパシタを集積するよう
にしてもよく、さらに基体の一部にウェル領域を設けて
その内外に相補型のＭＯＳトランジスタをそれぞれ設け
るＣＭＯＳ構造の集積回路としてもよい。また、各絶縁
膜材料は必要に応じて変更可能であり、上記実施の形態
で説明したものには限定されない。
たが、本発明はこの実施の形態に限定されるものではな
く、その均等の範囲で種々変形可能である。例えば、上
記の実施の形態においてはＮチャネル型のＭＯＳトラン
ジスタを集積した例について説明したが、エピタキシャ
ル層および各導電領域の導電型を逆転してＰチャネル型
のＭＯＳトランジスタおよびキャパシタを集積するよう
にしてもよく、さらに基体の一部にウェル領域を設けて
その内外に相補型のＭＯＳトランジスタをそれぞれ設け
るＣＭＯＳ構造の集積回路としてもよい。また、各絶縁
膜材料は必要に応じて変更可能であり、上記実施の形態
で説明したものには限定されない。
【００５８】
【発明の効果】以上説明したように、請求項１ないし請
求項１０のいずれか１に記載の半導体装置または請求項
１１もしくは請求項１２に記載の半導体装置の製造方法
によれば、ＭＯＳトランジスタ間およびトレンチキャパ
シタ間を主表面において相互に絶縁分離するフィールド
シールド構造のフィールドシールド電極とトレンチキャ
パシタの電極（ゲート電極）とを、同一工程で形成した
導電層によって構成するようにしたので、集積回路の縦
構造が簡素化されて層間干渉による特性劣化もなく、ま
た、製造工程が簡易化されるという効果がある。さら
に、基板内部に容量を形成するトレンチ構造のキャパシ
タであるため、高密度化が容易である。また、ＭＯＳト
ランジスタ間の絶縁分離はフィールドシールド構造によ
って行っているため、溝構造による絶縁分離の場合に比
べて欠陥率の増大もなく、また、ＬＯＣＯＳ構造に比べ
て絶縁分離幅を小さくできるという効果もある。
求項１０のいずれか１に記載の半導体装置または請求項
１１もしくは請求項１２に記載の半導体装置の製造方法
によれば、ＭＯＳトランジスタ間およびトレンチキャパ
シタ間を主表面において相互に絶縁分離するフィールド
シールド構造のフィールドシールド電極とトレンチキャ
パシタの電極（ゲート電極）とを、同一工程で形成した
導電層によって構成するようにしたので、集積回路の縦
構造が簡素化されて層間干渉による特性劣化もなく、ま
た、製造工程が簡易化されるという効果がある。さら
に、基板内部に容量を形成するトレンチ構造のキャパシ
タであるため、高密度化が容易である。また、ＭＯＳト
ランジスタ間の絶縁分離はフィールドシールド構造によ
って行っているため、溝構造による絶縁分離の場合に比
べて欠陥率の増大もなく、また、ＬＯＣＯＳ構造に比べ
て絶縁分離幅を小さくできるという効果もある。
【００５９】特に、請求項２記載の半導体装置によれ
ば、各トレンチキャパシタごとに、それぞれのトレンチ
部分を挟んで形成されて半導体基板とは逆導電型を有す
る第１の不純物拡散領域と、この第１の不純物拡散領域
の外側領域に形成されて半導体基板と同一の導電型を有
する第２の不純物拡散領域とを形成し、第１の不純物拡
散領域を、トレンチキャパシタのゲート電極に対向する
対向電極として機能させる一方、第２導電型拡散領域
を、各トレンチキャパシタ間を絶縁分離する領域として
機能させるようにしたので、より絶縁分離幅を縮小して
も充分な絶縁分離性能が得られ、極微小電流漏洩を回避
できる。したがって、トレンチキャパシタの形成におい
てより一層の高集積化が可能になるという効果がある。
ば、各トレンチキャパシタごとに、それぞれのトレンチ
部分を挟んで形成されて半導体基板とは逆導電型を有す
る第１の不純物拡散領域と、この第１の不純物拡散領域
の外側領域に形成されて半導体基板と同一の導電型を有
する第２の不純物拡散領域とを形成し、第１の不純物拡
散領域を、トレンチキャパシタのゲート電極に対向する
対向電極として機能させる一方、第２導電型拡散領域
を、各トレンチキャパシタ間を絶縁分離する領域として
機能させるようにしたので、より絶縁分離幅を縮小して
も充分な絶縁分離性能が得られ、極微小電流漏洩を回避
できる。したがって、トレンチキャパシタの形成におい
てより一層の高集積化が可能になるという効果がある。
【００６０】また、請求項３記載の半導体装置によれ
ば、トレンチキャパシタ間における半導体基板表面の不
純物濃度を、ＭＯＳトランジスタ間における半導体基板
表面の不純物濃度よりも高くするようにしたので、トレ
ンチキャパシタ間におけるフィールドシールド構造の絶
縁分離幅をＭＯＳトランジスタ間の絶縁分離幅より相当
小さくしても充分な絶縁分離性能が得られ、極微小電流
漏洩を回避できる。このため、トレンチキャパシタの形
成において、より一層の高集積化が可能になるという効
果がある。
ば、トレンチキャパシタ間における半導体基板表面の不
純物濃度を、ＭＯＳトランジスタ間における半導体基板
表面の不純物濃度よりも高くするようにしたので、トレ
ンチキャパシタ間におけるフィールドシールド構造の絶
縁分離幅をＭＯＳトランジスタ間の絶縁分離幅より相当
小さくしても充分な絶縁分離性能が得られ、極微小電流
漏洩を回避できる。このため、トレンチキャパシタの形
成において、より一層の高集積化が可能になるという効
果がある。
【図１】本発明の一実施の形態に係る半導体装置の構造
を表す断面図である。
を表す断面図である。
【図２】この半導体装置の製造方法における１工程を表
す素子断面図である。
す素子断面図である。
【図３】図２に続く工程を表す素子断面図である。
【図４】図３に続く工程を表す素子断面図である。
１０ 半導体基板 １１ 単結晶基体 １２ エピタキシャル層 １３，１４ 孔部 １５，１６ Ｐ型拡散領域 １７，１８ Ｎ型拡散領域 ２１ａ，２１ｂ 絶縁膜 ２２ａ，２２ｂ フィールドシールド電極 ２３ａ，２３ｂ 層間絶縁膜 ３１ａ〜３１ｄ ゲート絶縁膜 ３５ａ〜３５ｄ ゲート電極 ３９ａ〜３９ｆ Ｎ型拡散領域 ４５ａ〜４５ｄ 二酸化シリコン膜 ５８ａ，５８ｂ，５８ｃ，５８ｄ 導電体 ６２ｂ，６２ｄ，６２ｅ，６２ｆ （高濃度）Ｎ型拡散
領域 ６６ 層間絶縁膜 ＦＳ1 ，ＦＳ2 絶縁分離領域 Ｃ1 ，Ｃ2 トレンチキャパシタ Ｑ1 〜Ｑ4 ＭＯＳトランジスタ Ｍ１〜Ｍ５ 金属配線
領域 ６６ 層間絶縁膜 ＦＳ1 ，ＦＳ2 絶縁分離領域 Ｃ1 ，Ｃ2 トレンチキャパシタ Ｑ1 〜Ｑ4 ＭＯＳトランジスタ Ｍ１〜Ｍ５ 金属配線
Claims (12)
- 【請求項１】 半導体基板の主表面に複数のＭＯＳ型ト
ランジスタと複数のトレンチキャパシタとが形成される
と共に、前記主表面において前記ＭＯＳ型トランジスタ
間および前記トレンチキャパシタ間がフィールドシール
ド構造の絶縁分離領域によって相互に絶縁分離された半
導体装置であって、 前記フィールドシールド構造を構成するフィールドシー
ルド電極と前記トレンチキャパシタの電極とが同一導電
層で形成されていることを特徴とする半導体装置。 - 【請求項２】 前記各トレンチキャパシタは、それぞれ
のトレンチ部分を挟んで形成されて前記半導体基板とは
逆の導電型を有する第１の不純物領域と、この第１の不
純物領域の外側領域に形成されて前記半導体基板と同一
の導電型を有する第２の不純物領域とからなる２重の不
純物領域を有することを特徴とする請求項１記載の半導
体装置。 - 【請求項３】 前記複数のトレンチキャパシタ間におけ
る半導体基板表面の不純物濃度を、前記複数のＭＯＳト
ランジスタ間における半導体基板表面の不純物濃度より
も高くすると共に、前記複数のトレンチキャパシタ間に
おけるフィールドシールド構造の絶縁分離領域幅を、前
記ＭＯＳトランジスタ間のフィールドシールド構造の絶
縁分離領域幅よりも狭くしたことを特徴とする請求項１
記載の半導体装置。 - 【請求項４】 前記複数のトレンチキャパシタ間におけ
るフィールドシールド構造の絶縁分離領域幅は、前記Ｍ
ＯＳトランジスタ間のフィールドシールド構造の絶縁分
離領域幅の３分の２以下であることを特徴とする請求項
３記載の半導体装置。 - 【請求項５】 前記半導体基板は、高い不純物濃度を有
する半導体基体と、この半導体基体の表面に形成された
低い不純物濃度の半導体層とからなり、この半導体層の
主表面に前記ＭＯＳトランジスタおよび前記トレンチキ
ャパシタが設けられていることを特徴とする請求項２な
いし請求項４のいずれか１に記載の半導体装置。 - 【請求項６】 前記トレンチキャパシタの孔部が前記半
導体基体に到達していることを特徴とする請求項５記載
の半導体装置。 - 【請求項７】 前記トレンチキャパシタ間におけるフィ
ールドシールド構造を構成するフィールドシールド電極
と前記主表面との間に設けられた絶縁膜は、二酸化シリ
コンを含んで形成されていることを特徴とする請求項３
または請求項４記載の半導体装置。 - 【請求項８】 前記トレンチキャパシタ間におけるフィ
ールドシールド構造を構成するフィールドシールド電極
と前記主表面との間に設けられた絶縁膜は、窒化シリコ
ンを含んで構成されていることを特徴とする請求項３ま
たは請求項４記載の半導体装置。 - 【請求項９】 前記トレンチキャパシタ間におけるフィ
ールドシールド構造を構成するフィールドシールド電極
と前記主表面との間に設けられた絶縁膜は、二酸化シリ
コンと窒化シリコンとを含んで構成されていることを特
徴とする請求項３または請求項４記載の半導体装置。 - 【請求項１０】 前記トレンチキャパシタ間におけるフ
ィールドシールド構造を構成するフィールドシールド電
極と前記主表面との間に設けられた絶縁膜は、窒化シリ
コン膜と、これを上下から挟む二酸化シリコン膜とを含
んで構成されていることを特徴とする請求項３または請
求項４記載の半導体装置。 - 【請求項１１】 第１導電型の半導体基板の主表面に複
数のＭＯＳ型トランジスタと複数のトレンチキャパシタ
とが形成されると共に、前記主表面において前記ＭＯＳ
型トランジスタ間および前記トレンチキャパシタ間がフ
ィールドシールド構造の絶縁分離領域によって相互に絶
縁分離された半導体装置の製造方法であって、 前記半導体基板におけるトレンチキャパシタ形成部分に
複数の孔部を形成する工程と、 前記各孔部から前記半導体基板中に第２導電型の不純物
を拡散させて、孔部の周囲領域にトレンチキャパシタの
対向電極となる第１の不純物領域を形成する工程と、 前記孔部の内側面を含むトレンチキャパシタ形成部分の
半導体基板上に、トレンチキャパシタの誘電体およびフ
ィールドシールド構造のフィールドシールド電極として
機能する絶縁膜を選択的に形成する工程と、 この絶縁膜上に、トレンチキャパシタのゲート電極およ
びフィールドシールド構造のフィールドシールド電極と
して機能する導電膜を選択的に形成する工程とを含み、 前記トレンチキャパシタのゲート電極と、各トレンチキ
ャパシタ間を絶縁分離するフィールドシールド構造のフ
ィールドシールド電極とを同一工程で形成するようにし
たことを特徴とする半導体装置の製造方法。 - 【請求項１２】 前記孔部の形成後、前記第１の不純物
領域の形成工程の前に、更に、 前記各孔部から前記半導体基板中に第１導電型の不純物
を拡散させて、トレンチキャパシタの絶縁分離領域とな
る第２の不純物領域を前記第１の不純物領域の外側領域
に形成する工程を含むことを特徴とする請求項１０記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8252580A JPH1098164A (ja) | 1996-09-25 | 1996-09-25 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8252580A JPH1098164A (ja) | 1996-09-25 | 1996-09-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1098164A true JPH1098164A (ja) | 1998-04-14 |
Family
ID=17239355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8252580A Pending JPH1098164A (ja) | 1996-09-25 | 1996-09-25 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1098164A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003069675A1 (fr) * | 2002-02-14 | 2003-08-21 | Matsushita Electric Industrial Co., Ltd. | Dispositif a semi-conducteurs et procede de fabrication |
| TWI459561B (zh) * | 2008-07-09 | 2014-11-01 | Fairchild Semiconductor | 用以形成具有其中含有低ｋ介電體之極間電極介電體之屏蔽閘極溝渠場效電晶體（ｆｅｔ）的結構及方法 |
-
1996
- 1996-09-25 JP JP8252580A patent/JPH1098164A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003069675A1 (fr) * | 2002-02-14 | 2003-08-21 | Matsushita Electric Industrial Co., Ltd. | Dispositif a semi-conducteurs et procede de fabrication |
| US6974987B2 (en) | 2002-02-14 | 2005-12-13 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| TWI459561B (zh) * | 2008-07-09 | 2014-11-01 | Fairchild Semiconductor | 用以形成具有其中含有低ｋ介電體之極間電極介電體之屏蔽閘極溝渠場效電晶體（ｆｅｔ）的結構及方法 |
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