KR20000016967A - 에프이티를포함하는아이씨칩및그형성방법 - Google Patents

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콜트존지쥬니어
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포만 제프리 엘
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Abstract

본 발명은 하나 이상의 반도체 소자가 동일한 회로 내에서 다른 반도체 소자의 벌크 효과로부터 완전히 격리된 집적 회로 칩과 집적 회로 칩을 제조하는 방법에 관한 것이다. 소자는 저항과 같은 수동 소자, 또는 다이오드, 바이폴라 트랜지스터 또는 전계 효과 트랜지스터(field effect transistor: FET)와 같은 능동 소자일 수 있다. 다층 반도체 본체는 바람직하게 실리콘 및 실리콘 이산화물로 형성된다. 하나 이상의 층 내에 도전성 영역 또는 채널이 형성된다. FET일 경우, 채널 영역 위와 아래의 실리콘은 수직으로 대칭인 소자 특성을 가진 제어 가능한 게이트를 제공한다. 개별 소자의 하부 게이트를 서로로부터 격리시키며 격리된 다중(multiple)의 수직으로 적층된 소자를 생성하기 위하여 매립 절연층이 부가될 수도 있다. 공핍 및 축적 모드 모두에서 PFET 및 NFET 소자 모두가 독자적인 도핑 프로파일을 사용하여 만들어질 수 있다.

Description

에프이티를 포함하는 아이씨 칩 및 그 형성 방법{DOUBLE SILICON-ON- INSULATOR DEVICE AND METHOD THEREFOR}
본 발명은 전반적으로 반도체 소자에 관한 것으로써, 보다 구체적으로는 실리콘 온 인슐레이터(silicon on insulator: SOI) 기술로 형성된 실리콘 정션 소자에 관한 것이다.
실리콘 웨이퍼 상에 형성된 다이오드, 전계 효과 트랜지스터(field effect transitor: FET), 바이폴라 트랜지스터와 같은 전형적인 종래의 벌크(bulk) 실리콘은 다른 근접 벌크 소자와 수직 구조상 비대칭성으로 인한 기생 효과(parasitic effect)를 겪게된다. 이러한 기생 효과는 전압 제한(voltage limitation) 및 교차된 소자 간섭(cross-device interference)을 포함한다.
따라서, 전형적인 벌크 반도체 공정, 특히 p-형 FET(PFET)와 n-형 FET(NFET)를 포함하며 일반적으로 CMOS로 지칭되는 FET 공정은 기생 효과를 국부화(localize)시키고 감소시키기 위한 전용 구조를 필요로 한다. 이러한 전용 구조는 보호링(guard ring)으로 지칭되는 표면 확산부, 개별적으로 도핑된 웰(n-웰 및/또는 p-웰), 매립 절연체를 포함한다.
개별 소자(discrete device), 즉 개별적으로 형성되고 패키징된 트랜지스터 또는 다이오드는 이러한 기생 효과로부터 보통은 자유롭다. 이러한 개별 소자의 일예가 개별 JFET이다. 바(bar)의 마주하고 있는 단부에 콘택트와 단부 사이에 반대 도펀트 유형의 확산링을 형성함으로써 도핑된 실리콘 바 내에 개별 JFET가 형성될 수 있다. 하지만, 이러한 개별 소자는 응용 분야기 제한되며 모노리딕 집적회로의 어떠한 이점도 갖지 못한다.
따라서, 단일 칩 상의 단일 회로 안으로 집적될 수 있는 반도체 소자를 개별적으로 격리할 필요가 있다.
따라서, 본 발명의 목적은 실리콘 소자 격리를 향상시키는 것이다.
본 발명의 다른 목적은 집적 회로 소자 격리를 향상시키는 것이다.
본 발명의 또 다른 목적은 소자 집적도를 손상시키지 않고 집적 회로 소자 격리를 향상시키는 것이다.
본 발명은 하나 이상의 반도체 소자가 동일한 회로 내의 다른 반도체 소자의 벌크 효과로부터 완전히 격리되는 집적 회로 칩과 집적 회로 칩을 제조하는 방법이다. 소자는 저항과 같은 수동 소자 또는 다이오드, 바이폴라 트랜지스터 또는 FET와 같은 능동 소자일 수 있다. 다층 반도체 본체는 바람직하게 실리콘과 실리콘 이산화물로 형성된다. 하나 이상의 층 내에 도전 영역 또는 채널이 형성된다. FET일 경우, 채널 영역 위와 아래의 실리콘은 수직으로 대칭인 소자 특성을 가진 제어 가능한 게이트를 제공한다. 개별 소자의 하부 게이트(lower gate)를 서로로부터 격리시키며 다중의 수직으로 적층된 소자를 생성하기 위하여 매립 절연층이 부가될 수도 있다.
공핍형 및 축적형 모두에서 PFET와 NFET 소자가 독자적인 도핑 프로파일을 사용하여 만들어질 수 있다.
도 1은 바람직한 실시예인 다층 반도체 구조의 단면도,
도 2a 및 2b는 도 1의 적층된 구조 내에 형성된 바람직한 실시예인 다이오드를 도시한 단면도,
도 3a 및 3b는 도 1의 적층된 구조 내에 형성된 바람직한 실시예인 바이폴라 트랜지스터를 도시한 단면도,
도 4a 및 4b는 도 1의 적층된 구조(100) 내에 형성된 바람직한 실시예인 FET를 도시한 단면도,
도 5a 내지 5e는 적어도 하나의 부가 매립 산화물 층 및 적어도 하나의 부가 실리콘 층을 포함하는 바람직한 실시예인 FET를 형성하는 제 1 대체 실시 방법을 도시한 단면도,
도 6a 내지 6e는 바람직한 실시예인 FET를 형성하는 제 2 대체 실시 방법을 도시한 단면도.
도면의 주요 부분에 대한 부호의 설명
100 : 반도체 웨이퍼 102, 104 : 매립 산화물 층
106, 108, 110 : 개별 실리콘 층 120, 138 : 얕은 트렌치
122, 124, 132, 152 : 깊은 트렌치 126, 134 : 부분
128 : 측벽 130, 150 : 한쌍의 얕은 트렌치
136 : 에미터 또는 콜렉터 영역 140 : 베이스 콘택트
154 : 채널부
156 : 하부 게이트 콘택트 깊은 트렌치
158 : 소스/드레인 확산부 160 : 상부 게이트 콘택트
162 : 상부 게이트 세그먼트 164 : 소스/드레인 콘택트
166 : 하부 게이트 콘택트
첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 이하에서 상세하게 기술한 명세서로부터 전술한 목적, 특징, 이점 및 다른 목적, 특징, 이점을 보다 잘 이해할 수 있을 것이다.
이제 도면, 보다 구체적으로 도 1을 참조하면, 바람직하게 실리콘인 반도체 웨이퍼(100) 내에 산소를 주입하여 바람직한 실시예인 구조를 형성하며 후속 어닐링 동안 산소는 실리콘과 반응하여 매립 산화물(SiO2) 층(102, 104)을 형성한다. 따라서, 개별 실리콘 층(106, 108, 110)을 형성하고 산화물 층(102, 104)에 의하여 서로로부터 격리한다.
비록 세 개의 개별 실리콘 층을 규정하는 두 개의 매립 산화물 층(102, 104)을 포함하는 것으로 도 1의 구조를 도시하였지만, 다중 산소 주입을 사용하여 임의의 수의 매립층(102, 104)을 형성함으로써 다층 구조를 형성할 수도 있다. 즉, n 산소 층을 주입함으로써 n+1 실리콘 층을 규정하며, 여기서 n은 양의 정수이다.
더욱이, 비록 도 1의 다층 구조(100)를 형성하는 바람직한 방법이 실리콘 안으로 산소를 주입하는 것이지만, 임의의 적절한 방식으로 다층 구조(100)를 형성할 수도 있다. 따라서, 예를 들면 두 개 이상의 실리콘 웨이퍼 표면 상에 단일 절연체(SiO2) 층을 형성할 수도 있다. 그리고 나서, 이렇게 산화된 웨이퍼를 함께 결합하고, 두 개의 두꺼운 실리콘 층(106, 108) 사이에 산화물(102) 층을 개재할 수도 있다. 하나의 실리콘 층(108)을 원하는 두께로 연마하고 연마된 표면(도시하지 않음)을 산화한다. 새롭게 형성된 산화물에 제 3 산화된 웨이퍼를 결합함으로써 제 2 산화물 층(104)을 형성한다. 제 2 산화물 층(104) 상에 실리콘 층(110)을 원하는 두께로 연마하여 도 1의 다층 웨이퍼(100)를 형성한다.
적층된 구조(100)를 준비함으로써, 도 2a 및 2b에 도시한 바와 같이 웨이퍼(100) 상에 바람직한 실시예인 다이오드를 형성할 수 있다. 즉, 도 2a에서, 표면 실리콘 층(110)에서 매립 산화물 층(104)까지 얕은 트렌치(120)를 개방한다. 바람직하게는, 트렌치(120)를 에칭하는 동안 매립 산화물 층(104)이 에칭 방지층(etch stop)으로 작용한다. 이어서, 산화물로 트렌치(120)를 충진하고 산화물을 평탄화한다.
그리고 나서, 얕은 트렌치(120)의 양쪽 단부에 도 2b의 깊은 트렌치(122, 124)를 형성한다. 매립 산화물 층(104)과 매립 실리콘 층(108)을 통하여 제 2 매립 산화물 층(102)까지 깊은 트렌치(122, 124)를 연장함으로써, 부분(126)을 격리한다. 바람직하게는, p-형 또는 n-형 중 어느 하나로 매립층(108)을 약도핑한다. 다-단계 에칭을 사용하여 깊은 트렌치(122, 124)를 에칭하며, 실리콘 층(110, 108) 각각을 에칭하는데 각각의 매립 산화물 층(104, 102)이 에칭 방지층으로 작용한다.
도전성 재료로 충진된 깊은 트렌치(122, 124) 사이의 부분(126) 내에 다이오드 정션을 형성한다. 하나의 바람직한 실시예에서, 격리부(126)와 동일한 도펀트 유형인 예를 들면 p-형으로 하나의 깊은 트렌치(122)를 강도핑된 폴리실리콘으로 충진한다. 그리고 나서, 이 실시예에서는 n-형인 다른 도펀트 유형으로 다른 트렌치(124)를 강도핑된 폴리실리콘으로 충진한다. 웨이퍼를 충분히 가열하여 깊은 트렌치 내의 도핑된 폴리실리콘으로부터 도펀트를 격리부(126) 안으로 외방 확산(out-diffuse)하여, 격리부에 다이오드 정션을 형성한다.
제 2 바람직한 실시예에서, 깊은 트렌치(122, 124)를 개방한 후, 부분(126)의 측벽(128)을 노출하고 반대 도펀트 유형으로 선택적으로 도핑한다. 도펀트를 부분(126) 안으로 확산하여 다이오드를 형성한다. 그리고 나서, 금속으로 깊은 트렌치(122, 124)를 충진한다. 선택적으로 쇼트키 장벽 다이오드(Schottkey barrier diode)형성을 피하기 위하여, 측벽(128) 도핑이 오믹 콘택트를 형성하기에 충분한 레벨일 수도 있다.
이 바람직한 실시예의 변형에서, 부분(126)과 동일한 도펀트 유형으로 도핑하여 강도핑된 폴리실리콘으로 깊은 트렌치(122, 124) 모두를 충진함으로써 다이오드 대신에 저항을 형성할 수도 있다. 이와 달리, 이 실시예에서 측벽(128) 모두를 부분(126)과 동일한 도펀트 유형으로 강도핑하고, 금속으로 트렌치(122, 124)를 충진할 수도 있다.
선택적으로, 바람직한 실시예인 소자의 바깥쪽에 추가로 깊은 트렌치(도시하지 않음)를 형성하고 절연체로 충진하여 동일한 칩 상의 다른 소자로부터 혹은 동일한 회로 내의 다른 소자로부터 바람직한 실시예인 소자를 완전히 격리할 수도 있다.
도 3a 및 3b에서는 적층된 웨이퍼(100) 내에 바람직한 실시예인 바이폴라 트랜지스터를 형성한다. 도 3a에 도시한 바와 같이, 이 바람직한 실시예에서, 표면 실리콘 층(110)에서 매립 산화물 층(104)까지 한쌍의 얕은 트렌치(130)를 개방한다. 또한, 얕은 트렌치(130)를 에칭하는 동안 매립 산화물 층(104)이 에칭 방지층으로 작용하는 것이 바람직하다. 이어서, 산화물로 얕은 트렌치(130)를 충진하고 산화물을 평탄화한다.
그리고 나서, 도 3b에서는 얕은 트렌치(130)의 바깥쪽에 깊은 트렌치(132)를 형성한다. 깊은 트렌치(132)는 바람직한 실시예인 횡방향(lateral) 바이폴라 트랜지스터의 에미터와 콜렉터 개구이다. 도 2a 및 2b의 바람직한 실시예인 다이오드와 마찬가지로, 매립 산화물 층(104)과 매립 실리콘 층(108)을 통하여 제 2 매립 산화물 층(102)까지 깊은 트렌치(132)를 연장함으로써, 부분(134)을 격리시킨다. 바람직한 실시예인 다이오드와 마찬가지로, 의도된 바이폴라 트랜지스터 유형, 즉 pnp이거나 npn에 따라서, 매립층(108)을 바람직하게 p-형 또는 n-형 중 어느 하나로 약도핑한다. 다-단계 에칭을 사용하여 깊은 트렌치(132)를 에칭하며 실리콘 층(110, 108) 각각을 에칭하는 데 각각의 매립 산화물 층(104, 102)이 에칭 방지층으로 작용한다.
에미터와 콜렉터 영역 모두를 동일한 유형의 도펀트로 동시에 형성하는 것을 제외하고 전술한 바람직한 실시예의 다이오드 정션을 형성하는 것과 동일하게 에미터 또는 콜렉터 영역(136)을 형성할 수도 있다. 따라서, 부분(134)이 p-형이면, 에미터와 콜렉터 영역(136) 모두가 n-형이고, 역으로 부분(134)이 n-형이면, 에미터와 콜렉터 영역(136) 모두가 p-형이다. 또한, 외방 확산되어 확산 영역(136)을 형성하는 강도핑된 폴리실리콘으로 깊은 트렌치(132)를 충진함으로써 에미터와 콜렉터 영역(136) 모두를 형성할 수도 있으며, 혹은 측벽을 도핑하고 금속으로 깊은 트렌치를 충진하여 영역(136)을 형성할 수도 있다.
마지막으로, 트렌치(132) 사이에서 표면 실리콘 층(110)을 통하고 매립 산화물 층(104)을 통하여 기저부(134)까지 얕은 트렌치(138)를 개방한다. 기저부(134) 내에 기저 콘택트(140)를 형성하고 도전성 재료로 얕은 트렌치(138)를 충진한다. 부분(134)과 동일한 유형의 도펀트로 도핑하여 강도핑된 폴리실리콘으로 얕은 트렌치(138)을 충진하거나, 이와 달리 기저 영역(140) 안으로 동일한 도펀트 유형을 주입하고 나서 금속으로 얕은 트렌치(138)을 충진함으로써 오믹 기저 콘택트 영역(140)을 형성할 수도 있다.
바람직한 실시예인 다이오드와 마찬가지로, 추가로 깊은 트렌치를 포함하여 주위의 구조 및 소자로부터 바람직한 실시예인 바이폴라 트랜지스터를 더 격리시킬 수도 있다.
도 4a 및 4b에서, 도 1의 적층된 구조(100) 내에 바람직한 실시예인 FET를 형성한다. 도 4a의 바람직한 실시예인 FET에 있어서, 표면 실리콘 층(110)에서 매립 산화물 층(104)까지 한쌍의 얕은 트렌치(150)를 개방한다. 또한, 얕은 트렌치(150)를 에칭하는 동안 매립 산화물 층(104)이 에칭 방지층으로 작용하는 것이 바람직하다. 이어서, 산화물로 얕은 트렌치(150)를 충진하고 산화물을 평탄화한다.
그리고 나서, 도 4b에서는 얕은 트렌치(150)의 바깥쪽에 깊은 트렌치(152)를 형성한다. 깊은 트렌치(152)는 바람직한 실시예인 FET에 대한 소스 및 드레인 개구이다. 매립 산화물 층(104)과 매립 실리콘 층(108)을 통하여 제 2 매립 산화물 층(102)까지 깊은 트렌치(152)를 연장하여, 채널부(154)를 격리시킨다. 원하는 FET 유형에 따라, 바람직하게 p-형 또는 n-형 중 어느 하나로 매립층(108)을 약도핑한다. 다-단계 에칭을 사용하여 깊은 트렌치(152)를 에칭하며, 실리콘 층(110, 108) 각각을 에칭하는 데 각각의 매립 산화물 층(104, 102)이 에칭 방지층으로 작용한다.
깊은 트렌치(152)와 함께 하부 게이트 콘택트 깊은 트렌치(156)를 동시에 형성한다. 제 2 매립층(102)을 통하여 하부 실리콘 층(106)까지 하부 게이트 콘택트 트렌치(156)를 에칭한다. 선택적으로, 하부 실리콘 층(106) 안으로 혹은 하부 실리콘 층(106)을 통하여 하부 게이트 콘택트 깊은 트렌치(156)를 에칭할 수 있다.
이어서, 채널부(154)의 마주하고 있는 단부에 소스/드레인 확산부(158)를 형성한다. 전술한 바람직한 바이폴라 트랜지스터 실시예의 에미터와 컬렉터 영역(136)을 형성하는 것과 동일하게 소스/드레인 확산부(158)를 형성할 수도 있다. 따라서, 채널부(154)가 p-형이면, 소스 및 드레인 확산부(158) 모두가 n-형이고, 역으로 채널부(154)가 n-형이면, 소스 및 드레인 확산부(158) 모두가 p-형이다. 또한, 외방 확산하여 확산부(158)를 형성하는 강도핑된 폴리실리콘으로 깊은 트렌치(152)를 충진하여 소스 및 드레인 확산부(158)를 형성할 수도 있으며, 혹은 깊은 트렌치(152) 측벽을 도핑하고 도펀트를 채널부(154)의 단부 안으로 확산시켜 소스 및 드레인 확산부를 형성하고 나서 금속으로 깊은 트렌치를 충진할 수도 있다.
소스/드레인 확산부(158)를 형성할 때, 깊은 트렌치(156)를 통하여 하부 실리콘 층(106)까지 하부 게이트 콘택트(156')를 형성한다. 게이트는 도전체가 되도록 채널부(154)보다 훨씬 높은 도펀트 농도로 하부 게이트 층(106)을 도핑한다. 충분하게 도전성을 갖도록 도핑할 수만 있다면 임의의 도펀트 유형으로 하부 게이트 층(106)을 도핑할 수도 있다. 하부 실리콘 층(106)에 대한 오믹 콘택트를 형성하는 강도핑된 폴리실리콘으로 깊은 트렌치(156)를 충진함으로써 이러한 하부 게이트 콘택트(156')를 형성하거나, 또 다르게는 하부 실리콘 층(106)의 노출된 표면을 강도핑하고 나서 금속으로 깊은 트렌치(154)를 충진함으로써 이러한 하부 게이트 콘택트(156')를 형성할 수도 있다.
동시에 또는 하부 게이트 콘택트(156')를 형성한 후, 상부 게이트 세그먼트(segment)(162)에 상부 게이트 콘택트(160)를 형성한다. 상부 게이트 세그먼트(162)의 일부분을 강도핑하여 오믹 콘택트를 형성할 수도 있다. 그리고 나서, 4 개의 소자 단자, 즉 소스/드레인 콘택트(164), 하부 게이트 콘택트(166), 상부 게이트 콘택트(160) 상에 금속 배선 또는 콘택트 스터드(stud)를 형성한다.
따라서, 바람직한 실시예인 FET는 그 자체 채널 위(162)와 아래(106) 모두에 게이트를 갖는다. 바람직한 실시예인 FET에 대한 이러한 쌍의 게이트는 종래 소자의 수직적 구조 비대칭성(asymmetry)을 제거한다.
도 5a 내지 5e는 적어도 하나 이상의 매립 산화물 층(170)을 추가로 포함함으로써 적어도 하나 이상의 실리콘 층(172)을 추가로 포함하는 바람직한 실시예인 FET를 형성하는 제 1 대체 실시 방법을 도시한다. 이러한 제 1 대체 실시 방법에서, 도 5a의 표면층(110)을 선택적으로 제거하여 상부 게이트(174)를 규정한다. 상부 산화물 층(104)은 에칭 방지층으로 작용한다. 그리고 나서, 도 5b에서, 상부 산화물 층(104)과 채널 층(108)을 통하여 하부 산화물 층(102)까지 하부 게이트 콘택 트렌치(176)를 부분적으로 선택적 에칭한다. 도 5c에서는 산화물(178)로 개방된 트렌치를 충진하고 표면(180)을 평탄화한다.
이어서, 도 5d에서, 산화물 충진부(178)를 패턴화하고 트렌치(182)가 개방될 때까지 실리콘에 대하여 선택적으로 방향성 에칭한다. 충진 산화물(178)을 통하여 소스/드레인 영역 내의 채널층(108)까지 트렌치(182)를 연장한다. 트렌치(182)를 개방함과 동시에 하부 게이트 층(106)까지 하부 게이트 콘택트 트렌치(184)를 개방한다. 하부 게이트 콘택트 트렌치(184)와 소스/드레인 트렌치(182) 사이에 산화물 스페이서(178')를 남기며, 각 트렌치(182, 184)에 산화물을 라인닝(line)한다. 트렌치(182)를 통하여 소스/드레인 영역 내의 실리콘 층(108)과 하부 게이트 콘택트 트렌치(184) 내의 하부 게이트 층(106)을 노출하고, 실리콘 층(106, 108)의 노출된 부분들을 다음의 최저(next lowest) 매립 산화물 층(170, 102) 각각까지 방향적 에칭한다.
마지막으로, 도 5e의 소스/드레인 확산부(186) 및 하부 게이트 콘택트(188)를 형성하고, 도전성 재료(190, 192)로 트렌치(182, 184)를 각각 충진한다. 강도핑된 폴리실리콘(190, 192)으로 개방된 트렌치(182, 184)를 충진하고 강도핑된 폴리실리콘의 외방 도핑(outdoping)을 통하여 소스/드레인 확산부(186) 및 하부 게이트 콘택트(188)를 형성할 수 있다.
또 다르게는, 후속 어닐링 단계동안 소스/드레인 확산부(186)가 형성될 수 있도록 실리콘 층(106, 108)의 노출된 측벽을 충분히 도핑한다. 오믹 콘택트(188)가 형성되며 어닐링 단계 후 오믹으로 남겨진다. 이러한 확산부/콘택트 형성에 이어서 금속(190, 192)으로 개방된 트렌치(182, 184)를 충진한다. 오믹 콘택트인 상부 게이트 콘택트(194)를 오믹 콘택트(188)와 동시에 형성할 수도 있다. 강도핑된 폴리실리콘 또는 금속과 같은 도전성 재료(190, 192)로 개방된 트렌치를 충진한 후, 후속 접속을 위하여 바람직하게 금속인 도전성 캡(cap) 혹은 스터드(196)를 형성한다.
도 6a 내지 6e는 바람직한 실시예인 FET를 형성하는 제 2 대체 실시 방법을 도시한다. 먼저, 도 6a에서, 상부 실리콘 층(110)을 통하여 상부 매립 산화물 층(104)까지 얕은 트렌치(200, 202, 204)를 에칭한다. 얕은 트렌치(204) 내에 노출된 매립 산화물 층을 선택적으로 제거한 후, 제 2 매립 산화물 층(102)에 도달할 때까지 실리콘 에칭을 계속하여, 도 6b의 깊은 트렌치(204')를 형성한다. 이어서, 도 6b의 구조 상에 도 6c의 부합적 산화물 층(206)을 형성한다.
이어서, 도 6d에서, 트렌치(200, 202, 204)의 하부로부터 산화물을 제거하여 실리콘 층(108, 106) 각각을 노출한다. 하부 매립층(102)에 도달할 때까지 층(108)의 노출된 부분을 방향성 에칭한다. 이 시점에서 측벽(208) 및 하부 게이트 콘택트 영역(210)이 노출된다.
따라서, 도 6e의 소스/드레인 확산부(212) 및 하부 게이트 콘택트(214)를 형성하고, 도전성 재료(216, 218, 220)로 트렌치(200, 202, 204')를 각각 충진한다. 강도핑된 폴리실리콘(216, 218, 220)으로 개방된 트렌치(200, 202, 204')를 충진하고 강도핑된 폴리실리콘의 외방 확산을 통하여 소스/드레인 확산부(212)와 하부 게이트 콘택트(214)를 형성한다. 또 다르게는, 후속 어닐링 단계동안 소스/드레인 확산부(212)가 형성될 수 있도록 실리콘 층(106)의 노출된 측벽을 충분하게 도핑한다. 하부 게이트 층(106) 내에 오믹 콘택트(214)가 형성되고 어닐링 단계 후 오믹으로 남겨진다. 이어서, 금속(216, 218, 220)으로 개방된 트렌치(200, 202, 204')를 충진한다.
게이트(222)를 통하여 개구를 형성할 수도 있고 오믹 콘택트(214)와 동시에 상부 게이트 콘택트(224)를 형성할 수도 있다. 상부 게이트(224)도 또한 오믹 콘택트이다. 상부 게이트 콘택트(224)를 형성하고 강도핑된 폴리실리콘 또는 금속과 같은 도전성 재료(216, 218, 220)로 트렌치(200, 202)를 충진한 후, 후속 접속을 위하여 바람직하게 금속인 도전성 캡 또는 스터드(226)을 형성한다.
본 발명을 바람직한 실시예를 참조하여 기술하였지만, 당업자라면 첨부한 청구 범위의 사상 및 범주 내에서 본 발명을 변경하여 실시할 수 있다는 것을 알 수 있을 것이다.
본 발명에 따라 개별 실리콘 층을 산화물 층에 의하여 서로로부터 분리한 적층 구조를 준비하여 반도체 소자를 형성함으로써, 동일한 회로 내에서 하나 이상의 반도체 소자가 다른 반도체 소자의 벌크 효과로부터 완전히 격리된다.

Claims (60)

  1. 전계 효과 트랜지스터(field effect transistor: FET)를 형성하는 방법에 있어서,
    적어도 제 1 및 제 2 유전층과 적어도 제 1, 제 2 , 제 3 반도체 재료층을 교대로 포함하는 기판을 제공하는 단계와,
    상기 제 1 반도체 재료층 내에 제 1 개구를 포함하는 상기 FET의 제 1 게이트를 형성하는 단계와,
    상기 개구 사이의 상기 제 1 반도체 재료층이 상기 제 1 게이트로 작용하도록 상기 제 1 개구 내에 유전체를 배치하게 하는 단계와,
    상기 제 1 및 제 2 반도체 재료층을 통하고 상기 제 1 유전층을 통하여 상기 제 1 개구에 인접하게 위치하고 있는 제 2 개구를 포함하는 상기 FET의 확산 영역을 형성하는 단계와,
    상기 제 2 개구 내의 도전성 재료 사이의 상기 제 2 반도체 재료층과 전기적으로 접촉되도록 상기 제 2 개구 내에 상기 도전성 재료를 배치하는 단계
    를 포함하는 FET 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 반도체 재료층을 통하고 상기 제 1 및 제 2 유전층을 통하는 제 3 개구를 포함하는 상기 FET의 제 2 게이트에 컨택트를 형성하는 단계와,
    상기 제 1 게이트 아래의 상기 제 3 반도체 재료층이 상기 제 2 게이트로 작용하도록 상기 제 3 반도체 재료층과 전기적으로 접촉하도록 제 3 개구 내에 도전성 재료를 배치하게 하는 단계
    를 더 포함하는 FET 형성 방법.
  3. 제 2 항에 있어서,
    상기 제 1, 제 2, 제 3 반도체 재료층을 통하고 상기 제 1 및 제 2 유전층을 통하여 제 3 유전층까지 제 4 개구를 형성하는 단계와,
    인접한 FET로부터 상기 FET를 격리하도록 상기 제 4 개구 내에 유전체를 위치하게 하는 단계
    를 더 포함하는 FET 형성 방법.
  4. 제 2 항에 있어서,
    상기 반도체 재료가 실리콘이고 상기 제 3 개구 내에 위치하고 있는 상기 도전성 재료가 도핑된 폴리실리콘인 FET 형성 방법..
  5. 제 1 항에 있어서,
    상기 반도체 재료가 실리콘이고,
    상기 기판을 제공하는 단계가,
    다수의 실리콘 웨이퍼 상에 SiO2층을 형성하는 단계와,
    세 개 이상의 상기 웨이퍼를 결합하는 단계―이 단계에 의하여 형성된 다층 웨이퍼는 두 개의 매립 SiO2층을 가짐―
    를 포함하는 FET 형성 방법.
  6. 제 5 항에 있어서,
    상기 결합하는 단계가,
    제 2 실리콘 웨이퍼 상의 SiO2층에 제 1 실리콘 웨이퍼 상의 SiO2층을 결합하는 단계와,
    상기 제 2 실리콘 웨이퍼의 실리콘 표면을 원하는 두께로 연마하는 단계와,
    상기 연마된 표면을 산화하는 단계와,
    상기 산화된 표면에 제 3 실리콘 웨이퍼를 결합하는 단계와,
    상기 제 3 실리콘 웨이퍼의 실리콘 표면을 원하는 두께로 연마하는 단계
    를 포함하는 FET 형성 방법.
  7. 제 1 항에 있어서,
    상기 반도체 재료가 실리콘이고
    상기 기판을 제공하는 단계가
    실리콘 웨이퍼 안으로 산소를 제 1 깊이로 주입하는 단계와,
    상기 실리콘 웨이퍼 안으로 산소를 제 2 깊이로 주입하는 단계와,
    상기 웨이퍼를 가열하여, 상기 주입된 산소가 상기 웨이퍼 내에서 상기 제 1 및 제 2 SiO2층을 형성하는 단계
    를 더 포함하는 FET 형성 방법.
  8. 제 1 항에 있어서,
    상기 확산 영역이 상기 제 2 개구 내에 상기 제 2 층의 측벽을 도핑하여 형성되는 FET 형성 방법.
  9. 제 8 항에 있어서,
    상기 제 2 개구 내에 위치하고 있는 상기 도전성 재료가 도핑된 폴리실리콘이고 상기 측벽이 상기 도핑된 폴리실리콘으로부터 외방 확산(outdiffusion)되어 도핑되는 FET 형성 방법.
  10. FET를 형성하는 방법에 있어서,
    적어도 제 1 및 제 2 유전층과 적어도 제 1, 제 2, 제 3 반도체 재료층을 교대로 포함하는 기판을 제공하는 단계와,
    상기 제 1 반도체 재료층을 통하여 상기 제 1 유전층까지 다수의 제 1 트렌치를 형성하는 단계와,
    상기 다수의 제 1 트렌치 중 하나 이상에 상기 제 1 반도체 재료층을 통하여 상기 제 1 유전층까지 제 2 트렌치를 형성하는 단계와,
    상기 트렌치의 측벽과 상기 기판 상에 부합적 유전층을 형성하는 단계와,
    상기 제 1 트렌치와 상기 제 2 트렌치 아래의 반도체가 노출될 때까지 상기 제 1 트렌치와 상기 제 2 트렌치의 하부로부터 유전체를 제거하는 단계와,
    상기 제 1 트렌치 쌍 사이의 채널부(channel section)를 격리하도록 상기 노출된 반도체 재료를 에칭하는 단계와,
    상기 채널부에 마주하고 있는 단부 내에 상기 FET의 확산 영역을 형성하는 단계와,
    상기 확산 영역과 전기적으로 접촉하도록 있는 상기 제 1 트렌치 내에 도전성 재료를 위치하게 하여, 제 1 트렌치의 상기 쌍 사이의 상기 제 1 반도체 층에 의하여 상부 게이트가 형성되는 단계
    를 포함하는 FET 형성 방법.
  11. 제 10 항에 있어서,
    상기 FET의 하부 게이트에 대한 콘택트를 형성하는 단계를 더 포함하되,
    상기 콘택트 형성 단계는,
    상기 제 3 반도체 재료층과 전기적으로 접촉되도록 도전성 재료를 위치시키는 단계를 포함하며,
    상기 상부 게이트 아래의 상기 제 3 반도체 재료층이 상기 하부 게이트로 작용하는 FET 형성 방법.
  12. 제 11 항에 있어서,
    상기 제 1, 제 2, 제 3 반도체 재료층을 통하고 상기 제 1, 제 2 유전층을 통하여 제 3 유전층까지 제 3 트렌치를 형성하는 단계와,
    상기 제 3 트렌치 내에 격리 유전체를 위치하게 하여, 상기 격리 유전체가 인접한 FET로부터 상기 FET를 격리되도록 하는 단계
    를 더 포함하는 FET 형성 방법.
  13. 제 11 항에 있어서,
    상기 반도체 재료가 실리콘이고 상기 제 1 트렌치 내에 위치하고 있는 상기 도전성 재료가 도핑된 폴리실리콘인 FET 형성 방법.
  14. 제 13 항에 있어서,
    상기 기판을 제공하는 단계가,
    다수의 실리콘 웨이퍼 상에 SiO2층을 형성하는 단계와,
    세 개 이상의 상기 웨이퍼를 함께 결합하여, 형성된 다층 웨이퍼가 두 개의 매립 SiO2층을 갖도록 하는 결합 단계
    를 포함하는 FET 형성 방법.
  15. 제 14 항에 있어서,
    상기 결합하는 단계가,
    제 2 실리콘 웨이퍼 상의 SiO2층에 제 1 실리콘 웨이퍼 상의 SiO2층을 결합하는 단계와,
    상기 제 2 실리콘 웨이퍼의 실리콘 표면을 원하는 두께로 연마하는 단계와,
    상기 연마된 표면을 산화하는 단계와,
    상기 산화된 표면에 제 3 실리콘 웨이퍼를 결합하는 단계와,
    상기 제 3 실리콘 웨이퍼의 실리콘 표면을 원하는 두께로 연마하는 단계
    를 더 포함하는 FET 형성 방법.
  16. 제 13 항에 있어서,
    상기 기판을 제공하는 단계가,
    실리콘 웨이퍼 안으로 산소를 제 1 깊이로 주입하는 단계와,
    상기 실리콘 웨이퍼 안으로 산소를 제 2 깊이로 주입하는 단계와,
    상기 웨이퍼를 가열하여, 상기 주입된 산소가 상기 웨이퍼 내에서 상기 제 1 및 제 2 SiO2층을 형성하는 단계
    를 포함하는 FET 형성 방법.
  17. 제 13 항에 있어서,
    상기 확산 영역이 상기 제 1 트렌치 내에 상기 제 2 층의 측벽을 도핑하여 형성되는 FET 형성 방법.
  18. 제 17 항에 있어서,
    상기 제 1 트렌치 내에 위치하고 있는 상기 도전성 재료가 도핑된 폴리실리콘이고 상기 측벽이 상기 도핑된 폴리실리콘이 외방 확산됨으로써 도핑되는 FET 형성 방법.
  19. FET를 형성하는 방법에 있어서,
    적어도 제 1, 제 2, 제 3, 제 4 반도체 재료층이 제 1, 제 2, 제 3 유전층을 교대로 포함하는 기판을 제공하는 단계와,
    상기 제 1 반도체 재료층을 통하여 상기 제 1 유전층까지 다수의 제 1 트렌치를 형성하는 단계와,
    상기 다수의 제 1 트렌치 중 하나 이상에 상기 제 2 반도체 재료층을 통하여 상기 제 2 유전층까지 상기 제 1 트렌치보다 좁은 제 2 트렌치를 형성하는 단계와,
    유전체 재료로 상기 제 1 트렌치와 각각의 상기 제 2 트렌치를 충진하는 단계와,
    상기 제 1 트렌치와 상기 제 2 트렌치 아래의 반도체 재료가 노출될 때까지 유전체를 제거하여 상기 제 1 트렌치와 상기 제 2 트렌치 각각 내에 제 3 트렌치를 형성하는 단계와,
    상기 제 1 트렌치 내의 상기 제 2 반도체 층과 상기 제 2 트렌치 내의 상기 제 3 반도체 층을 통하여 상기 노출된 반도체 재료를 에칭함으로써 상기 제 3 트렌치를 연장하여 채널부가 상기 제 2 층 내에서 규정되는 단계와,
    상기 채널부에 마주하고 있는 단부 내에 상기 FET의 확산 영역을 형성하는 단계와,
    상기 제 3 트렌치 내에 도전성 재료가 위치하게 하여, 상부 게이트가 제 1 트렌치 상기 쌍 사이의 상기 제 1 반도체 층에 의하여 형성되도록 하는 단계
    를 포함하는 FET 형성 방법.
  20. 제 19 항에 있어서,
    콘택트가 상기 제 3 트렌치 내에 위치하고 있는 도전성 재료에 의하여 상기 FET의 하부 게이트에 형성되는 FET 형성 방법.
  21. 제 20 항에 있어서,
    상기 반도체 재료가 실리콘이고 상기 제 3 트렌치 내에 위치하고 있는 상기 도전성 재료가 도핑된 실리콘인 FET 형성 방법.
  22. 제 21 항에 있어서,
    상기 기판을 제공하는 단계가,
    다수의 실리콘 웨이퍼 상에 SiO2층을 형성하는 단계와,
    4 개 이상의 상기 웨이퍼를 함께 결합하여, 형성된 다층 웨이퍼가 두 개의 매립 SiO2층을 갖는 결합하는 단계
    를 더 포함하는 FET 형성 방법.
  23. 제 22 항에 있어서,
    상기 결합하는 단계가,
    제 2 실리콘 웨이퍼 상의 SiO2층에 제 1 실리콘 웨이퍼 상의 SiO2층을 결합하는 단계와,
    상기 제 2 실리콘 웨이퍼의 실리콘 표면을 원하는 두께로 연마하는 단계와,
    상기 연마된 표면을 산화하는 단계와,
    상기 산화된 표면에 제 3 실리콘 웨이퍼를 결합하는 단계와,
    상기 제 3 실리콘 웨이퍼의 실리콘 표면을 원하는 두께로 연마하는 단계와,
    상기 제 3 웨이퍼의 상기 연마된 표면을 산화하는 단계와,
    상기 산화된 표면에 제 4 실리콘 웨이퍼를 결합하는 단계와,
    상기 제 4 실리콘 웨이퍼의 실리콘 표면을 원하는 두께로 연마하는 단계
    를 더 포함하는 FET 형성 방법.
  24. 제 21 항에 있어서,
    상기 기판을 제공하는 단계가,
    실리콘 웨이퍼 안으로 산소를 제 1 깊이로 주입하는 단계와,
    실리콘 웨이퍼 안으로 산소를 제 2 깊이로 주입하는 단계와,
    실리콘 웨이퍼 안으로 산소를 제 3 깊이로 주입하는 단계와,
    상기 웨이퍼를 가열하여, 상기 주입된 산소가 상기 웨이퍼 내에 상기 제 1, 제 2, 제 3 SiO2층을 형성하는 단계
    를 더 포함하는 FET 형성 방법.
  25. 제 22 항에 있어서,
    상기 확산 영역이 상기 제 2 층의 측벽을 도핑함으로써 형성되는 FET 형성 방법.
  26. 제 25 항에 있어서,
    상기 제 1 트렌치 내에 위치하고 있는 도전성 재료가 도핑된 폴리실리콘이고 상기 측벽은 상기 도핑된 폴리실리콘이 외방 확산됨으로써 도핑되는 FET 형성 방법.
  27. 적층된 반도체 웨이퍼 내에 다이오드를 형성하는 방법에 있어서,
    유전층에 의하여 분리되는 적어도 제 1 및 제 2 반도체 재료층을 포함하는 웨이퍼를 제공하는 단계와,
    상기 제 1 반도체 재료층을 통하여 상기 유전층까지 제 1 트렌치를 형성하는 단계와,
    유전체 재료로 상기 제 1 트렌치를 충진하는 단계와,
    상기 충진된 제 1 트렌치에 인접하고 상기 유전층을 통하여 상기 제 2 층까지 한쌍의 제 2 트렌치를 형성하는 단계―다이오드 영역이 상기 한쌍의 제 2 트렌치 사이의 상기 제 2 층 내에 규정됨―와,
    반대의 도펀트 유형으로 상기 다이오드 영역의 마주하고 있는 단부를 도핑하는 단계와,
    도전성 재료로 상기 제 2 트렌치를 충진하는 단계
    를 포함하는 다이오드 형성 방법.
  28. 제 27 항에 있어서,
    상기 반도체 재료가 실리콘이고 도전성 재료가 도핑된 폴리실리콘인 다이오드 형성 방법.
  29. 제 28 항에 있어서,
    상기 기판을 제공하는 단계가,
    실리콘 웨이퍼 내에 원하는 깊이로 산소를 주입하는 단계와,
    상기 실리콘 웨이퍼를 가열하여, 상기 주입된 산소가 상기 실리콘 웨이퍼 내에 SiO2층을 형성하는 단계를 포함하는 다이오드 형성 방법.
  30. 제 29 항에 있어서,
    상기 다이오드 영역의 마주하고 있는 단부는 상기 도핑된 폴리실리콘이 외방 확산됨으로써 도핑되는 다이오드 형성 방법.
  31. 제 30 항에 있어서,
    상기 다이오드 영역의 마주하고 있는 단부를 도핑하는 단계가,
    제 1 도전형의 폴리실리콘을 상기 한쌍의 제 2 트렌치의 첫 번째에 선택적으로 증착하여 충진하는 단계와,
    제 2 도전형의 폴리실리콘을 상기 한쌍의 제 2 트렌치의 두 번째에 선택적으로 증착하여 충진하는 단계
    를 포함하는 다이오드 형성 방법.
  32. 제 27 항에 있어서,
    상기 다이오드 영역의 마주하고 있는 단부를 도핑하는 단계가,
    제 1 도전형의 도펀트로 상기 한쌍의 제 2 트렌치의 첫 번째 내의 상기 다이오드 영역의 제 1 측벽을 선택적으로 도핑하는 단계와,
    제 2 도전형의 도펀트로 상기 한쌍의 제 2 트렌치의 두 번째 내에 상기 다이오드 영역의 제 2 측벽을 선택적으로 도핑하는 단계와,
    금속을 증착하여 상기 한쌍의 제 2 트렌치를 충진하는 단계
    를 포함하는 다이오드 형성 방법.
  33. 바이폴라 트랜지스터를 형성하는 방법에 있어서,
    유전층에 의하여 분리되는 적어도 제 1 및 제 2 반도체 재료층을 포함하는 웨이퍼를 제공하는 단계와,
    상기 제 1 반도체 재료층을 통하여 상기 유전층까지 다수의 쌍의 제 1 트렌치를 형성하고 유전체 재료로 상기 쌍의 제 1 트렌치를 충진하는 단계와,
    다수의 쌍의 제 2 트렌치를 형성하는 단계―상기 쌍의 각각이 상기 충진된 쌍의 제 1 트렌치 중 하나의 바깥쪽(outboard)과 인접하며, 상기 제 2 트렌치의 각각이 상기 유전층과 상기 제 2 반도체 재료층을 통하여 제 2 유전층까지 연장되어 있고, 상기 쌍의 제 2 트렌치 각각이 상기 제 2 층의 소정 부분을 격리함―와,
    상기 격리부의 마주하고 있는 단부를 도핑하는 단계와,
    각각의 상기 쌍의 제 1 트렌치 사이에 기저(base) 트렌치를 개방하여 상기 격리부를 노출하는 단계와,
    상기 기저 트렌치 내에 기저 콘택트를 형성하는 단계
    를 포함하는 바이폴라 트랜지스터 형성 방법.
  34. 제 33 항에 있어서,
    상기 반도체 재료가 실리콘이며,
    상기 기판을 제공하는 단계가,
    다수의 실리콘 웨이퍼 상에 SiO2층을 형성하는 단계와,
    세 개 이상의 상기 웨이퍼를 같이 결합하여, 형성된 다층 웨이퍼가 두 개의 매립 SiO2 층을 갖는 결합하는 단계
    를 포함하는 바이폴라 트랜지스터 형성 방법.
  35. 제 34 항에 있어서,
    상기 결합하는 단계가,
    제 2 실리콘 웨이퍼 상의 SiO2층에 제 1 실리콘 웨이퍼 상의 SiO2층을 결합하는 단계와,
    상기 제 2 실리콘 웨이퍼의 실리콘 표면을 원하는 두께로 연마하는 단계와,
    상기 연마된 표면을 산화하는 단계와,
    상기 산화된 표면에 제 3 실리콘 웨이퍼를 결합하는 단계와,
    상기 제 3 실리콘 웨이퍼의 실리콘 표면을 원하는 두께로 연마하는 단계
    를 더 포함하는 바이폴라 트랜지스터 형성 방법.
  36. 제 33 항에 있어서,
    상기 기판을 제공하는 단계가,
    실리콘 웨이퍼 안으로 산소를 제 1 깊이로 주입하는 단계와,
    상기 실리콘 웨이퍼 안으로 산소를 제 2 깊이로 주입하는 단계와,
    상기 웨이퍼를 가열하여, 상기 주입된 산소가 상기 웨이퍼 내에 상기 제 1 및 제 2 SiO2층을 형성하도록 하는 단계
    를 더 포함하는 바이폴라 트랜지스터 형성 방법.
  37. 제 33 항에 있어서,
    상기 한쌍의 제 2 트렌치가 도핑된 폴리실리콘으로 충진되는 바이폴라 트랜지스터 형성 방법.
  38. 제 37 항에 있어서,
    상기 격리부의 마주하고 있는 단부들이 상기 도핑된 폴리실리콘으로부터 외방 확산되어 도핑되는 바이폴라 트랜지스터 형성 방법.
  39. 제 38 항에 있어서,
    상기 기저 트렌치가 도핑된 폴리실리콘으로 충진되는 바이폴라 트랜지스터 형성 방법.
  40. 제 39 항에 있어서,
    상기 기저 콘택트가 상기 도핑된 폴리실리콘의 외방 확산에 의하여 형성되는 바이폴라 트랜지스터 형성 방법.
  41. 적층된 반도체 웨이퍼 내에 매립 저항을 형성하는 방법에 있어서,
    유전층에 의하여 분리되는 적어도 제 1 및 제 2 층 반도체 재료층을 포함하는 웨이퍼를 제공하는 단계와,
    상기 제 1 반도체 재료층을 통하여 상기 유전층까지 제 1 트렌치를 형성하는 단계와,
    유전체 재료로 상기 제 1 트렌치를 충진하는 단계와,
    상기 충진된 제 1 트렌치에 인접하며 유전층을 통하여 상기 제 2 층까지 한쌍의 제 2 트렌치를 형성하여, 저항 영역이 상기 제 2 트렌치 쌍 사이의 상기 제 2 층 내에 규정되도록 하는 형성 단계와,
    상기 저항 영역의 마주하고 있는 단부를 도핑하는 단계와,
    도전성 재료로 상기 제 2 트렌치를 충진하는 단계
    를 포함하는 매립 저항 형성 방법.
  42. 제 41 항에 있어서,
    상기 반도체 재료가 실리콘이고 상기 도전성 재료가 도핑된 폴리실리콘인 매립 저항 형성 방법.
  43. 제 42 항에 있어서,
    상기 기판을 제공하는 단계가,
    실리콘 웨이퍼 안으로 산소를 원하는 깊이로 주입하는 단계와,
    상기 실리콘 웨이퍼를 가열하여, 상기 주입된 산소가 상기 실리콘 웨이퍼 내에 SiO2층을 형성하는 단계
    를 포함하는 매립 저항 형성 방법.
  44. 제 43 항에 있어서,
    상기 저항 영역의 마주하고 있는 단부들이 상기 도핑된 폴리실리콘의 외방 확산에 의하여 도핑되는 매립 저항 형성 방법.
  45. 제 44 항에 있어서,
    상기 저항 영역의 마주하고 있는 단부를 도핑하는 단계가,
    제 2 트렌치의 상기 쌍 내의 상기 저항 영역의 측벽을 도핑하는 단계와,
    금속을 증착하여 제 2 트렌치의 상기 쌍을 충진하는 단계
    를 포함하는 매립 저항 형성 방법.
  46. 다수의 소자를 포함하는 집적 회로(integrated circuit: IC) 칩에 있어서,
    상기 IC 칩이,
    유전체 재료층에 의하여 교대로 분리된 상부, 중앙, 하부 반도체 층을 포함하는 다층 반도체 칩과,
    상기 중앙 반도체 층 내에 소자 영역과,
    상기 소자 영역의 마주하고 있는 단부 내의 확산부와,
    상기 확산부로부터 상기 상부 반도체 층의 상부면까지 연장되어 있는 도전성 재료
    를 포함하는 IC 칩.
  47. 제 46 항에 있어서,
    상기 반도체 재료가 실리콘이고, 상기 유전체 재료가 SiO2이며, 상기 도전성 재료가 도핑된 폴리실리콘인 IC 칩.
  48. 제 47 항에 있어서,
    상기 소자가 저항인 IC 칩.
  49. 제 47 항에 있어서,
    상기 소자가 다이오드이고 상기 확산부가 반대 유형인 IC 칩.
  50. 제 47 항에 있어서,
    상기 소자가 바이폴라 트랜지스터이고, 상기 소자 영역이 제 1 도펀트 유형으로 도핑되며 상기 확산부 및 폴리실리콘 도전성 재료가 반대되는 도펀트 유형인 IC 칩.
  51. 제 50 항에 있어서,
    상기 바이폴라 트랜지스터가,
    상기 마주하고 있는 단부 사이의 상기 소자 영역 내에 상기 제 1 확산 유형의 제 3 확산부
    를 더 포함하는 IC 칩.
  52. 제 51 항에 있어서,
    상기 바이폴라 트랜지스터가,
    상기 상부 층을 통하여 상기 제 3 확산부로부터 상기 상부 표면까지 연장되어 있는 도전성 재료
    를 더 포함하는 IC 칩.
  53. 적어도 하나의 FET를 포함하는 IC 칩에 있어서,
    상기 IC 칩이,
    유전체 재료 층에 의하여 교대로 분리된 상부, 중앙, 하부 반도체 층을 포함하는 다층 반도체 칩과,
    상기 중앙 반도체 층 내의 소자 영역과,
    상기 소자 영역의 마주하고 있는 단부 내의 확산부와,
    상기 소자 영역위와 상기 확산부 사이에 연장되어 있는 상기 상부 반도체 층 내의 게이트 영역과,
    상기 확산부로부터 상기 상부 반도체 층의 상부 표면까지 연장되어 있는 도전성 재료
    를 포함하는 IC 칩.
  54. 제 53 항에 있어서,
    상기 소자 영역 아래의 상기 하부 층에 의하여 형성되는 제 2 게이트
    를 더 포함하는 IC 칩.
  55. 제 54 항에 있어서,
    상기 제 2 게이트 층으로부터 상기 상부 반도체 층의 상부 표면까지 연장되어 있는 제 2 게이트 콘택트를 제공하는 도전성 재료
    를 더 포함하는 IC 칩.
  56. 제 55 항에 있어서,
    상기 반도체 재료가 실리콘이고 상기 도전성 재료가 폴리실리콘인 IC 칩.
  57. 제 55 항에 있어서,
    상기 반도체 재료가 실리콘이고 상기 도전성 재료가 금속인 IC 칩.
  58. 제 55 항에 있어서,
    상기 제 2 게이트 층이 콘택트 개구 내에 측벽 확산부를 포함하며, 상기 도전성 재료가 상기 측벽 확산부를 따라서 상기 상부 표면까지 연장되어 있는 상기 제 2 게이트 콘택트를 형성하는 IC 칩.
  59. 제 55 항에 있어서,
    상기 제 2 게이트 콘택트를 형성하는 상기 도전성 재료가 상기 제 2 게이트 층의 상부 표면으로부터 상기 상부 층의 상기 상부 표면까지 연장되어 있는 IC 칩.
  60. 제 55 항에 있어서,
    상기 제 2 게이트 층의 상부 표면 내의 리세스와,
    상기 리세스 내에 확산부
    를 더 포함하며,
    상기 제 2 게이트 컨택트를 형성하는 상기 도전성 재료가 상기 리세스 내의 상기 확산부로부터 상기 상부 표면까지 연장되어 있는 IC 칩.
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