JP4845357B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法 Download PDFInfo
- Publication number
- JP4845357B2 JP4845357B2 JP2004246374A JP2004246374A JP4845357B2 JP 4845357 B2 JP4845357 B2 JP 4845357B2 JP 2004246374 A JP2004246374 A JP 2004246374A JP 2004246374 A JP2004246374 A JP 2004246374A JP 4845357 B2 JP4845357 B2 JP 4845357B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon layer
- single crystal
- crystal silicon
- bipolar transistor
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 77
- 230000015572 biosynthetic process Effects 0.000 claims description 43
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 42
- 229910052710 silicon Inorganic materials 0.000 claims description 42
- 239000010703 silicon Substances 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 38
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 29
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 23
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 13
- 238000001039 wet etching Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 description 18
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66265—Thin film bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7317—Bipolar thin film transistors
Description
この発明は、半導体装置とその製造方法に関するものである。
バイポーラトランジスタは、ＭＯＳＦＥＴに比べて、高速動作が可能であり、高い電流駆動能力を有している。従って、光伝送用のレーザ駆動用ＬＳＩや携帯電話用パワーアンプでの使用に適している。このバイポーラトランジスタを高集積度に優れるＭＯＳＦＥＴと同一のチップ内に実現することにより、ＭＯＳＦＥＴによるＬＳＩでは、実現不可能であった性能を得ることが可能となる。
図７を参照して、バイポーラトランジスタとＣＭＯＳ、すなわちｐ型ＭＯＳＦＥＴ及びｎ型ＭＯＳＦＥＴとが同一のチップに共存するＢｉＣＭＯＳの従来の製造方法について説明する（例えば特許文献１参照）。図７は、従来のＢｉＣＭＯＳの製造方法を説明するための工程図である。
先ず、シリコン基板２１０上に形成されたシリコン酸化膜２２０と、シリコン酸化膜２２０上に形成された単結晶シリコン層２３０とを備えるＳＯＩ基板２０５を用意する（図７（Ａ））。
単結晶シリコン層２３０にＬＯＣＯＳ膜３００を形成して素子分離を行うことにより、単結晶シリコン層２３０を、ＭＯＳＦＥＴ被形成領域２５８の単結晶シリコン層２３８、及びバイポーラトランジスタ被形成領域２５５の単結晶シリコン層２３５に分離する。単結晶シリコン層２３０にＬＯＣＯＳ膜３００を形成済みの、図７（Ａ）に示す構造体の上面全体に、ＣＶＤ法により酸化膜２６０を堆積した後、バイポーラトランジスタ被形成領域２５５の単結晶シリコン層２３５を露出させる（図７（Ｂ））。
次に、バイポーラトランジスタ被形成領域２５５の、露出している単結晶シリコン層２３５上にシリコンを選択エピタキシャル成長させて、単結晶シリコン層２３６を形成する。単結晶シリコン層２３６を形成した後、ＭＯＳＦＥＴ被形成領域２５８に対応する酸化膜２６０の部分を除去する（図７（Ｃ））。
その後、ＭＯＳＦＥＴ被形成領域２５８の単結晶シリコン層２３８にＭＯＳＦＥＴを形成し、及び、バイポーラトランジスタ被形成領域２５５の単結晶シリコン層２３５及び２３６にバイポーラトランジスタを形成してＢｉＣＭＯＳを得る。
このＳＯＩ基板にＢｉＣＭＯＳを形成する方法では、特に、バイポーラトランジスタを電気的に分離するために埋め込まれたＬＯＣＯＳ膜が、ＭＯＳＦＥＴなどの素子を形成するための熱処理によって収縮するなど、活性領域にストレスを発生させる可能性がある。
この問題を解決するために２重ＳＯＩ構造の基板を用いたＢｉＣＭＯＳの製造方法が提案されている（例えば特許文献２参照）。
特開平６−６９４３０号公報
特開２００１−２７４２３４号公報
しかしながら、２重ＳＯＩ構造の基板を用いたＢｉＣＭＯＳの製造方法では、活性領域に対するストレスを抑え、安定したＢｉＣＭＯＳを提供することができるものの、バイポーラトランジスタを高性能化及び高集積化に優れる縦型バイポーラトランジスタとした場合に、底部のコレクタ抵抗の低減方法については、改良すべき点がる。
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、半導体装置の製造方法として、縦型バイポーラトランジスタの底部に、形状良く低抵抗層を設ける方法を提供することにある。
上述した目的を達成するために、この発明の請求項１に係る半導体装置の製造方法は、２重ＳＯＩ基板を用意する工程と、ディープトレンチを形成する工程と、ディープトレンチを埋め込む工程と、開口部を設ける工程と、空孔部を設ける工程と、多結晶シリコン層を堆積する工程と、バイポーラトランジスタを形成する工程とを有している。
２重ＳＯＩ基板を用意する工程では、支持基板上に、第１埋め込み酸化膜、第１単結晶シリコン層、第２埋め込み酸化膜、及び、第２単結晶シリコン層がこの順に積層された２重ＳＯＩ基板を用意する。ディープトレンチを形成する工程では、第２単結晶シリコン層の表面から第１埋め込み酸化膜の表面が露出する深さまでエッチングを行って、バイポーラトランジスタ被形成領域を画成するディープトレンチを形成する。ディープトレンチを埋め込む工程では、ディープトレンチを形成済みの２重ＳＯＩ基板上に、シリコン窒化膜及びシリコン酸化膜を積層して、ディープトレンチを埋め込む。開口部を設ける工程では、バイポーラトランジスタ被形成領域に、第２埋め込み酸化膜の表面が露出する深さにまでエッチングを行う。空孔部を設ける工程では、ウェットエッチングにより、バイポーラトランジスタ被形成領域内の第２埋め込み酸化膜を除去する。多結晶シリコン層を堆積する工程では、上述の工程で形成された、互いに連通している開口部及び空孔部に多結晶シリコン層を堆積する。バイポーラトランジスタを形成する工程では、バイポーラトランジスタ被形成領域の第２単結晶シリコン層上にバイポーラトランジスタを形成する。
この発明の請求項１に係る半導体装置、特にバイポーラトランジスタの製造方法によれば、第２埋め込み酸化膜を除去することで形成された空孔部に多結晶シリコンを堆積することで、ディープトレンチで画成されたバイポーラトランジスタ被形成領域の第２単結晶シリコン層の底部に、形状よく多結晶シリコン層を形成することができる。また、この多結晶シリコン層により、バイポーラトランジスタのコレクタ抵抗を減少させることができる。
以下、図を参照して、この発明の実施の形態について説明するが、構成および配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成の組成（材質）および数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されない。
図１〜６は、半導体装置として、バイポーラトランジスタとＣＭＯＳとを同一基板に備えるＢｉＣＭＯＳの製造方法を説明するための工程図である。
先ず、２重ＳＯＩ構造を有する２重ＳＯＩ基板５を用意する。２重ＳＯＩ基板５は、積層構造体であって、この積層構造体は、シリコン等の半導体基板１０上に、第１埋め込み酸化膜２０、第１単結晶シリコン層３０、第２埋め込み酸化膜４０、第２単結晶シリコン層５０が順に積層されて形成された構造を有している。２重ＳＯＩ基板５を用意するにあたり、ＳＯＩ基板を製造するのに用いられる、表面に埋め込み酸化膜を形成したシリコン膜と半導体基板との貼り合わせを２回行っても良いし、或いは、表面に埋め込み酸化膜を形成したシリコン膜と半導体基板との貼り合わせを行った後に、単結晶シリコン基板に酸素を高濃度にイオン注入するＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）とを行っても良い。ここでは、第１埋め込み酸化膜２０及び第２埋め込み酸化膜４０の厚さを約２００ｎｍとする。また、第１単結晶シリコン層３０を、厚さが約３μｍのｎ＋単結晶シリコン層とし、また、第２単結晶シリコン層５０を、厚さが約５００ｎｍのｎ−単結晶シリコン層５０とする（図１（Ａ））。
次に、２重ＳＯＩ基板５に、ディープトレンチ５２を形成する。ディープトレンチ５２は、バイポーラトランジスタ被形成領域５５を画成する基板領域に、任意好適な公知のホトリソグラフィ及びドライエッチングを用いて形成される。このディープトレンチ５２の幅を約５００ｎｍとし、その深さを第１埋め込み酸化膜２０が露出する程度の深さとする。従って、第１単結晶シリコン層３０及び第２単結晶シリコン層５０を含む積層体は、ディープトレンチ５２により複数の島状領域として分離される。ディープトレンチ５２の形成後、任意好適な公知のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、第２単結晶シリコン層５０の表面上及びディープトレンチ５２の内壁に、シリコン窒化膜６０を形成する。シリコン窒化膜６０の厚さを約１５ｎｍとする（図１（Ｂ））。
次に、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を用いた減圧ＣＶＤ（ＬＰＣＶＤ：Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法によって、ディープトレンチ５２を埋め込むシリコン酸化膜（以下、ＴＥＯＳ膜とも称する。）７０を形成する。ＴＥＯＳ膜７０を、被覆性に優れるＴＥＯＳを用いたＣＶＤ法で形成するので、ディープトレンチ５２を隙間無く埋め込むことができる。このとき、ＴＥＯＳ膜７０は、第２単結晶シリコン層５０の上面の上側にも形成される（図１（Ｃ））。
次に、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、第２単結晶シリコン層５０の上面に形成されたシリコン窒化膜６０上のＴＥＯＳ膜７０を除去し、当該第２単結晶シリコン層５０の上面上のシリコン窒化膜６０の部分を露出させる。このとき、ディープトレンチ５２内には、ＴＥＯＳ膜７０が残存膜（以下、残存ＴＥＯＳ膜とも称する。）７２として残存する（図１（Ｄ））。この図１（Ｄ）に示す構造体の上面は、好ましくは平坦面とする。
次に、図１（Ｄ）に示す構造体の上面全体にシリコン窒化膜を３０ｎｍ程度追加生成して、形成済みのシリコン窒化膜６０を下層として含む新たなシリコン窒化膜６２で上面を覆う（図２（Ａ））。
次に、バイポーラトランジスタ被形成領域５５内に、任意好適なホトリソグラフィ及びドライエッチングでパターニングすることにより、コレクタ形成用の開口部５４を開ける。このドライエッチングを、シリコン窒化膜６２の表面から第２埋め込み酸化膜４０が露出する程度の深さにまで行う（図２（Ｂ））。
次に、フッ化水素（ＨＦ）酸によるウェットエッチングを行って、バイポーラトランジスタ被形成領域５５内の第２埋め込み酸化膜４０を除去する。このウェットエッチングは、横方向には、ディープトレンチ５２の側壁部５３に形成されているシリコン窒化膜６２まで進む。従って、この第２埋め込み酸化膜４０は、開口部５４に露出している領域はもとより、第２単結晶シリコン５０の下側に延在している領域まで除去されて、コレクタ形成用の空孔部５６が形成される（図２（Ｃ））。
次に、ＬＰＣＶＤ法により、ヒ素（Ａｓ）又はリン（Ｐ）を高濃度にドープしたｎ＋多結晶シリコンを、図２（Ｃ）に示す構造体の上面全体に、ほぼ１μｍの厚さになるまで堆積して形成する。ｎ＋多結晶シリコンの堆積中に、ｎ＋多結晶シリコンは、空孔部５６の第２単結晶シリコン層５０の下の領域部分にも回り込んで堆積し、開口部５４と空孔部５６が、ｎ＋多結晶シリコンで埋め込まれる。その後、エッチバックすることにより、開口部５４及び空孔部５６を埋め込んで表面に露出している多結晶シリコンの頂面と、シリコン窒化膜６２の上面とが平坦化されて一つの平面を形成する。このようにして、開口部５４と空孔部５６とに、バイポーラトランジスタの埋め込みコレクタ層となるｎ＋多結晶シリコン層８０が形成される（図２（Ｄ））。なお、空孔部５６をｎ＋多結晶シリコンで埋めた後、開口部５４に、ＣＶＤ法でタングステン（Ｗ）などのメタルを堆積させて開口部５４を埋め込んでも良い。この場合、メタルが第２単結晶シリコン層５０中に拡散するので、第２単結晶シリコン層５０が、より低抵抗になることが期待できる。
次に、ｎ＋多結晶シリコン層８０の露出表面、すなわち頂面の領域を酸化して、キャップ酸化膜（表面保護膜）９０を形成する（図３（Ａ））。
次に、ＭＯＳＦＥＴ被形成領域５８を画成する領域に対して、任意好適な公知のホトリソグラフィ及びドライエッチングを行う。これにより、対応する領域部分のシリコン窒化膜６２及び第２単結晶シリコン層５０を除去して、第２埋め込み酸化膜４０を実質的に露出させるシャロートレンチ５９を形成する。このシャロートレンチ５９を、例えば公知のＣＶＤ法で形成したシリコン酸化膜で埋め込み、このシリコン酸化膜で素子分離酸化膜１００を形成する（図３（Ｂ））。
次に、任意好適なホトリソグラフィ及びドライエッチングにより、バイポーラトランジスタ被形成領域５５の箇所に存在するシリコン窒化膜６２の領域部分を除去して第２単結晶シリコン層５０を実質的に露出させる。このとき、シリコン窒化膜６２の一部分が残存する。露出した第２単結晶シリコン層５０の表面領域を熱酸化することによって、約５０ｎｍ厚のシリコン熱酸化膜９２を形成する（図３（Ｃ））。
次に、残存したシリコン窒化膜（図３（Ｃ）では符号６２で示す部分）を全て除去し、然る後、ＭＯＳＦＥＴ被形成領域５８内の第２単結晶シリコン層５０の表面にＭＯＳＦＥＴのゲート酸化膜１１０を形成する（図４（Ａ））。
次に、ＭＯＳＦＥＴ被形成領域５８内の第２単結晶シリコン層５０に対して、各導電型へのドーピングを行う。このドーピングにより注入されるイオンは、ＭＯＳＦＥＴをｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴの何れにするかに応じて決められる。その後、ドーピング済みの、図４（Ａ）に示す構造体の上側全面に多結晶シリコン膜１２０を約１５０ｎｍの厚さで生成する（図４（Ｂ））。この、多結晶シリコン膜１２０の生成は、任意好適な公知のＣＶＤ法で行えば良い。
次に、多結晶シリコン膜１２０を加工して、ＭＯＳＦＥＴのゲート電極１２３及びバイポーラトランジスタのベース電極１２５を形成する。その後、ベース電極１２５に対して、選択的に硼素（Ｂ）をイオン注入によりドーピングする。また、ＭＯＳＦＥＴ被形成領域５８に対して、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）形成のためのドーピングをイオン注入により行う。さらに、ベース電極及びＭＯＳＦＥＴ被形成領域５８に対するドーピング済みの、図４（Ｂ）に示す構造体の上面全体に、シリコン窒化膜１３０を約２００ｎｍ厚で形成する（図４（Ｃ））。シリコン窒化膜の形成は、例えば、公知のＣＶＤ法により行われる。
次に、バイポーラトランジスタのエミッタ電極を形成するエミッタ電極被形成領域８４内のシリコン窒化膜１３０及びベース電極１２５の積層領域部分を任意好適な公知のホトリソグラフィ及びドライエッチングにより順次に除去して、エミッタ電極用開口部８５を形成する。このエミッタ電極用開口部８５によりシリコン熱酸化膜９２が露出する（図５（Ａ））。
次に、フッ化水素（ＨＦ）酸によるウェットエッチングで、エミッタ電極被形成領域８４内のシリコン熱酸化膜９２を除去する。このウェットエッチングでは、自己整合的にシリコン熱酸化膜９２が除去され、さらに、ウェットエッチングのエッチング時間を制御することにより、エミッタ電極用開口部８５の側壁から水平方向に約２００ｎｍのサイドエッチが行われる。この結果、シリコン熱酸化膜９２が除去された部分にエミッタ電極用空孔部８６が形成される（図５（Ｂ））。
次に、エミッタ電極用開口部８５及びエミッタ電極用空孔部８６にシリコンを選択エピタキシャル成長させて、エミッタ電極用開口部８５を埋め込む。具体的には、ウェットエッチングにより露出したベース電極１２５の端部の下面から第２単結晶シリコン層５０に向かう方向に、シリコンを選択エピタキシャル成長させて、エピタキシャル成長シリコン層１４０を形成する。このエピタキシャル成長したシリコンは、エミッタ電極用空孔部８６の部分であって、サイドエッチされて形成された領域部分を埋め込む。なお、このエピタキシャル成長したシリコンは、ベース電極１２５付近では多結晶になり、また、第２単結晶シリコン層５０付近では単結晶になる。その後、エミッタ電極用開口部８５の側壁に、側壁絶縁膜９４を、例えばＣＶＤ法によりシリコン窒化膜で形成する。（図５（Ｃ））。エピタキシャル成長シリコン層１４０は、不純物として硼素（Ｂ）を５×１０18／ｃｃ含んだｐ型導電層とする。このエピタキシャル成長の結果、第２単結晶シリコン層５０の表面付近もｐ型となる。また、このエピタキシャル成長シリコン層１４０の形成は、公知のＳｉＧｅのヘテロエピタキシャル成長により、多層構成とし、その一部にＳｉＧｅ層を含んだ複合膜としてもよい。
次に、図５（Ｃ）に示す構造体の上面全体に、リンが高濃度にドープされた多結晶シリコン層成長させた後、この多結晶シリコンを加工してエミッタ電極１５０を形成する（図５（Ｄ））。
次に、ＭＯＳＦＥＴ被形成領域５８内のシリコン窒化膜１３０を除去し、然る後、ゲート電極１２３をマスクとして用いてイオン注入及び活性化アニールを行って、ＭＯＳＦＥＴのドレイン領域１１１及びソース領域１１３を形成する（図６（Ａ））。
次に、中間絶縁膜１６０を、例えばＣＶＤ法によりシリコン酸化膜で形成する。その後、図６（Ａ）に示す構造体に対して、ランプアニール（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）により、９００℃、３０秒程度の熱処理を行う。このＲＴＡにより、エミッタ電極１５０からリンを、エピタキシャル成長シリコン層１４０と、単結晶シリコン層５０のエピタキシャル成長シリコン層１４０と接する表面とに浅く拡散させて、活性エミッタ１４２を形成する。また、第２単結晶シリコン層５０のｐ型の導電型の部分であって、ＲＴＡによりリンが拡散しない部分が、ｐ型の活性ベース１４４となる。ここで、エピタキシャル成長シリコン層１４０のベース電極１２５付近の部分も、リンが拡散しない部分であり、ｐ型の活性ベース１４４となる（図６（Ｂ））。
次に、ＭＯＳＦＥＴのソース、ドレイン及びゲートの各電極用のコンタクトホール、並びに、バイポーラトランジスタのエミッタ、ベース及びコレクタの各電極用のコンタクトホール（図示を省略する。）を、中間絶縁膜１６０、シリコン窒化膜１３０、及びキャップ酸化膜９０に任意好適な公知のホトリソグラフィ及びドライエッチングを行うことにより、それぞれ形成する。これらのコンタクトホールに、タングステン（Ｗ）プラグを埋め込みコンタクトとして形成する。Ｗプラグは、ＭＯＳＦＥＴのゲート用プラグ１７１、ドレイン用プラグ１７２及びソース用プラグ１７３、並びに、バイポーラトランジスタのエミッタ用プラグ１７５、ベース用プラグ１７６及びコレクタ用プラグ１７７として用いられる（図６（Ｃ））。これらのＷプラグは、バイポーラトランジスタ及びＭＯＳＦＥＴの金属電極とそれぞれ等価である。
Ｗプラグの形成後は、中間絶縁膜１６０上にアルミニウム等の金属配線層を設けて、外部回路等との接続のための配線を行えば良い。
この発明のバイポーラトランジスタの製造方法によれば、第２埋め込み酸化膜を除去することで形成された空孔部に多結晶シリコンを堆積するので、ディープトレンチで画成された領域の第２単結晶シリコン層の底部に形状よく多結晶シリコン層を形成することができる。また、この方法で製造されたバイポーラトランジスタを備える半導体装置では、この多結晶シリコン層により、バイポーラトランジスタのコレクタ抵抗が減少する。
５ ２重ＳＯＩ基板
１０ 半導体基板
２０ 第１埋め込み酸化膜
３０ 第１単結晶シリコン層
４０ 第２埋め込み酸化膜
５０ 第２単結晶シリコン層
５２ ディープトレンチ
５３ 側壁部
５４ 開口部
５５、２５５ バイポーラトランジスタ被形成領域
５６ 空孔部
５８、２５８ ＭＯＳＦＥＴ被形成領域
５９ シャロートレンチ
６０、６２、１３０ シリコン窒化膜
７０ ＴＥＯＳ膜（シリコン酸化膜）
７２ 残存ＴＥＯＳ膜（シリコン酸化膜）
８０ ｎ＋多結晶シリコン層
８４ エミッタ電極被形成領域
８５ エミッタ電極用開口部
８６ エミッタ電極用空孔部
９０ キャップ酸化膜（表面保護膜）
９２ シリコン熱酸化膜
９４ 側壁絶縁膜
１１０ ゲート酸化膜（シリコン酸化膜）
１１１ ドレイン領域
１１３ ソース領域
１２０ 多結晶シリコン膜
１２３ ゲート電極
１２５ ベース電極
１４０ エピタキシャル成長シリコン層
１５０ エミッタ電極
１６０ 中間絶縁膜
１７１ ゲート用プラグ
１７２ ドレイン用プラグ
１７３ ソース用プラグ
１７５ エミッタ用プラグ
１７６ ベース用プラグ
１７７ コレクタ用プラグ
２０５ ＳＯＩ基板
２１０ シリコン基板
２２０ シリコン酸化膜
２３０、２３５、２３６、２３８ 単結晶シリコン層
２６０ 酸化膜
３００ ＬＯＣＯＳ膜
１０ 半導体基板
２０ 第１埋め込み酸化膜
３０ 第１単結晶シリコン層
４０ 第２埋め込み酸化膜
５０ 第２単結晶シリコン層
５２ ディープトレンチ
５３ 側壁部
５４ 開口部
５５、２５５ バイポーラトランジスタ被形成領域
５６ 空孔部
５８、２５８ ＭＯＳＦＥＴ被形成領域
５９ シャロートレンチ
６０、６２、１３０ シリコン窒化膜
７０ ＴＥＯＳ膜（シリコン酸化膜）
７２ 残存ＴＥＯＳ膜（シリコン酸化膜）
８０ ｎ＋多結晶シリコン層
８４ エミッタ電極被形成領域
８５ エミッタ電極用開口部
８６ エミッタ電極用空孔部
９０ キャップ酸化膜（表面保護膜）
９２ シリコン熱酸化膜
９４ 側壁絶縁膜
１１０ ゲート酸化膜（シリコン酸化膜）
１１１ ドレイン領域
１１３ ソース領域
１２０ 多結晶シリコン膜
１２３ ゲート電極
１２５ ベース電極
１４０ エピタキシャル成長シリコン層
１５０ エミッタ電極
１６０ 中間絶縁膜
１７１ ゲート用プラグ
１７２ ドレイン用プラグ
１７３ ソース用プラグ
１７５ エミッタ用プラグ
１７６ ベース用プラグ
１７７ コレクタ用プラグ
２０５ ＳＯＩ基板
２１０ シリコン基板
２２０ シリコン酸化膜
２３０、２３５、２３６、２３８ 単結晶シリコン層
２６０ 酸化膜
３００ ＬＯＣＯＳ膜
Claims (6)
- 支持基板上に、第１埋め込み酸化膜、第１単結晶シリコン層、第２埋め込み酸化膜、及び第２単結晶シリコン層が順に積層された２重ＳＯＩ基板を用意する工程と、
前記２重ＳＯＩ基板のバイポーラトランジスタ被形成領域を画成する領域に対して、前記第２単結晶シリコン層の表面から前記第１埋め込み酸化膜の表面が露出する深さにまでエッチングを行って、ディープトレンチを形成する工程と、
前記２重ＳＯＩ基板上に、シリコン窒化膜及びシリコン酸化膜を順に積層して、前記ディープトレンチを埋め込む工程と、
前記バイポーラトランジスタ被形成領域に、前記第２埋め込み酸化膜の表面が露出する深さにまでエッチングを行って開口部を設ける工程と、
前記バイポーラトランジスタ被形成領域内の前記第２埋め込み酸化膜を、ウェットエッチングにより除去して空孔部を設ける工程と、
前記開口部及び前記空孔部に、バイポーラトランジスタのコレクタとなる、第１導電型不純物が高濃度にドープされた多結晶シリコン層を堆積する工程と、
前記第２単結晶シリコン層と電気的に接続されるベース電極を形成する工程と、
前記バイポーラトランジスタ被形成領域の前記第２単結晶シリコン層上に、エピタキシャル成長シリコン層を形成し、前記第２単結晶シリコン層の前記エピタキシャル成長シリコン層と接する部分に第２導電型導電層を形成する工程と、
前記エピタキシャル成長シリコン層と、該エピタキシャル成長シリコン層と接する、前記第２導電型導電層の一部分にエミッタを形成するとともに、前記第２導電型導電層の他の部分にベースを形成する工程と、
前記ベース電極と前記第２単結晶シリコン層を介して電気的に接続されるエミッタ電極を形成する工程と
を備えることを特徴とする半導体装置の製造方法。 - 支持基板上に、第１埋め込み酸化膜、第１単結晶シリコン層、第２埋め込み酸化膜、及び第２単結晶シリコン層が順に積層された２重ＳＯＩ基板を用意する工程と、
前記２重ＳＯＩ基板のバイポーラトランジスタ被形成領域を画成する領域に対して、前記第２単結晶シリコン層の表面から前記第１埋め込み酸化膜の表面が露出する深さにまでエッチングを行って、ディープトレンチを形成する工程と、
前記２重ＳＯＩ基板上に、シリコン窒化膜及びシリコン酸化膜を順に積層して、前記ディープトレンチを埋め込む工程と、
前記バイポーラトランジスタ被形成領域に、前記第２埋め込み酸化膜の表面が露出する深さにまでエッチングを行って開口部を設ける工程と、
前記バイポーラトランジスタ被形成領域内の前記第２埋め込み酸化膜を、ウェットエッチングにより除去して空孔部を設ける工程と、
前記空孔部を、バイポーラトランジスタのコレクタとなる、第１導電型不純物が高濃度にドープされた多結晶シリコン層で埋め込む工程と、
前記開口部をメタルで埋め込む工程と、
前記第２単結晶シリコン層と電気的に接続されるベース電極を形成する工程と、
前記バイポーラトランジスタ被形成領域の前記第２単結晶シリコン層上に、エピタキシャル成長シリコン層を形成し、前記第２単結晶シリコン層の前記エピタキシャル成長シリコン層と接する部分に第２導電型導電層を形成する工程と、
前記エピタキシャル成長シリコン層と、該エピタキシャル成長シリコン層と接する、前記第２導電型導電層の一部分にエミッタを形成するとともに、前記第２導電型導電層の他の部分にベースを形成する工程と、
前記ベース電極と前記第２単結晶シリコン層を介して電気的に接続されるエミッタ電極を形成する工程と
を備えることを特徴とする半導体装置の製造方法。 - さらに、
前記第２単結晶シリコン層の、前記バイポーラトランジスタ被形成領域及び前記ディープトレンチが形成された領域以外の領域に、ＭＯＳＦＥＴ被形成領域を画成する素子分離酸化膜を形成する工程と、
前記ＭＯＳＦＥＴ被形成領域にＭＯＳＦＥＴを形成する工程と
を備えることを特徴とする請求項１又は２に記載の半導体装置の製造方法。 - 支持基板上に、第１埋め込み酸化膜、第１単結晶シリコン層、第２埋め込み酸化膜、第２単結晶シリコン層を順に積層して構成される２重ＳＯＩ基板に形成されていて、前記第１埋め込み酸化膜に達するディープトレンチで画成されたバイポーラトランジスタ被形成領域に形成されたバイポーラトランジスタを備える半導体装置であって、
前記バイポーラトランジスタは、
前記バイポーラトランジスタ被形成領域の、前記第１単結晶シリコン層及び前記第２単結晶シリコン層の間を埋め込むように、かつ、前記第２単結晶シリコン層を貫通するように形成された、前記バイポーラトランジスタのコレクタとなる、第１導電型不純物が高濃度にドープされた多結晶シリコン層と、
前記バイポーラトランジスタ被形成領域の前記第２単結晶シリコン層上に形成されたエピタキシャル成長シリコン層と、
前記第２単結晶シリコン層の前記エピタキシャル成長シリコン層と接する部分に形成された第２導電型導電層と、
前記エピタキシャル成長シリコン層と、該エピタキシャル成長シリコン層と接する、前記第２導電型導電層の一部分に形成されたエミッタと、
前記第２導電型導電層の他の部分に形成されたベースと
を備えることを特徴とする半導体装置。 - 支持基板上に、第１埋め込み酸化膜、第１単結晶シリコン層、第２埋め込み酸化膜、第２単結晶シリコン層を順に積層して構成される２重ＳＯＩ基板に形成されていて、前記第１埋め込み酸化膜に達するディープトレンチで画成されたバイポーラトランジスタ被形成領域に形成されたバイポーラトランジスタを備える半導体装置であって、
前記バイポーラトランジスタは、
前記バイポーラトランジスタ被形成領域の、前記第１単結晶シリコン層及び前記第２単結晶シリコン層の間を埋め込むように形成された、第１導電型不純物が高濃度にドープされた多結晶シリコン層と、
前記第２単結晶シリコン層を貫通するように、前記多結晶シリコン層と電気的に接続するように形成されたメタルと、
前記バイポーラトランジスタ被形成領域の前記第２単結晶シリコン層上に形成されたエピタキシャル成長シリコン層と、
前記第２単結晶シリコン層の前記エピタキシャル成長シリコン層と接する部分に形成された第２導電型導電層と、
前記エピタキシャル成長シリコン層と、該エピタキシャル成長シリコン層と接する、前記第２導電型導電層の一部分に形成されたエミッタと、
前記第２導電型導電層の他の部分に形成されたベースと
を備えることを特徴とする半導体装置。 - 前記ディープトレンチが形成された領域、及び、前記ディープトレンチで画成された領域以外の前記第２単結晶シリコン層の領域部分に形成された素子分離酸化膜と、
前記素子分離酸化膜で画成された領域に形成されたＭＯＳＦＥＴと
を備えることを特徴とする請求項４又は５に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004246374A JP4845357B2 (ja) | 2004-08-26 | 2004-08-26 | 半導体装置とその製造方法 |
| US11/191,190 US7205587B2 (en) | 2004-08-26 | 2005-07-28 | Semiconductor device and method of producing the same |
| US11/638,551 US7285455B2 (en) | 2004-08-26 | 2006-12-14 | Method of producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004246374A JP4845357B2 (ja) | 2004-08-26 | 2004-08-26 | 半導体装置とその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2006066577A JP2006066577A (ja) | 2006-03-09 |
| JP2006066577A5 JP2006066577A5 (ja) | 2007-01-18 |
| JP4845357B2 true JP4845357B2 (ja) | 2011-12-28 |
Family
ID=35943851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004246374A Expired - Fee Related JP4845357B2 (ja) | 2004-08-26 | 2004-08-26 | 半導体装置とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7205587B2 (ja) |
| JP (1) | JP4845357B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128428A (ja) * | 2004-10-29 | 2006-05-18 | Seiko Epson Corp | 半導体基板、半導体装置、半導体基板の製造方法および半導体装置の製造方法 |
| JP2006156867A (ja) * | 2004-12-01 | 2006-06-15 | Seiko Epson Corp | 半導体基板の製造方法および半導体装置の製造方法 |
| US7986029B2 (en) * | 2005-11-08 | 2011-07-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dual SOI structure |
| US7799592B2 (en) * | 2006-09-27 | 2010-09-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tri-gate field-effect transistors formed by aspect ratio trapping |
| US8115254B2 (en) * | 2007-09-25 | 2012-02-14 | International Business Machines Corporation | Semiconductor-on-insulator structures including a trench containing an insulator stressor plug and method of fabricating same |
| US7829971B2 (en) * | 2007-12-14 | 2010-11-09 | Denso Corporation | Semiconductor apparatus |
| US20090201678A1 (en) * | 2008-02-08 | 2009-08-13 | Raley Jay F | Heat sink for semiconductor light sources |
| JP4894910B2 (ja) * | 2009-01-15 | 2012-03-14 | 株式会社デンソー | 半導体装置の製造方法及び半導体装置並びにその半導体装置を内蔵する多層基板 |
| US8093084B2 (en) | 2009-04-30 | 2012-01-10 | Freescale Semiconductor, Inc. | Semiconductor device with photonics |
| CN102280451B (zh) * | 2010-06-13 | 2014-03-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制作方法 |
| US8809156B1 (en) | 2013-01-25 | 2014-08-19 | International Business Machines Corporation | Method for implementing deep trench enabled high current capable bipolar transistor for current switching and output driver applications |
| US9466536B2 (en) * | 2013-03-27 | 2016-10-11 | Qualcomm Incorporated | Semiconductor-on-insulator integrated circuit with back side gate |
| US8748245B1 (en) | 2013-03-27 | 2014-06-10 | Io Semiconductor, Inc. | Semiconductor-on-insulator integrated circuit with interconnect below the insulator |
| US9478507B2 (en) | 2013-03-27 | 2016-10-25 | Qualcomm Incorporated | Integrated circuit assembly with faraday cage |
| CN103426828A (zh) * | 2013-07-12 | 2013-12-04 | 上海新储集成电路有限公司 | 一种基于绝缘体上硅材料的双极型高压cmos单多晶硅填充深沟道器件隔离工艺 |
| US9431339B2 (en) | 2014-02-19 | 2016-08-30 | International Business Machines Corporation | Wiring structure for trench fuse component with methods of fabrication |
| US9311442B2 (en) | 2014-04-25 | 2016-04-12 | Globalfoundries Inc. | Net-voltage-aware optical proximity correction (OPC) |
| CN105097851A (zh) * | 2014-05-04 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 一种cmos图像传感器及其制造方法和电子装置 |
| CN112331673A (zh) * | 2019-08-05 | 2021-02-05 | 广东美的白色家电技术创新中心有限公司 | 一种半导体芯片以及智能功率模块 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01189154A (ja) * | 1988-01-25 | 1989-07-28 | Hitachi Ltd | 半導体装置及びその製造方法 |
| US5212397A (en) * | 1990-08-13 | 1993-05-18 | Motorola, Inc. | BiCMOS device having an SOI substrate and process for making the same |
| JPH0669430A (ja) | 1992-08-18 | 1994-03-11 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP3644980B2 (ja) * | 1993-09-06 | 2005-05-11 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| US5583368A (en) * | 1994-08-11 | 1996-12-10 | International Business Machines Corporation | Stacked devices |
| US6013936A (en) * | 1998-08-06 | 2000-01-11 | International Business Machines Corporation | Double silicon-on-insulator device and method therefor |
| US6521974B1 (en) * | 1999-10-14 | 2003-02-18 | Hitachi, Ltd. | Bipolar transistor and manufacturing method thereof |
| JP2001274234A (ja) * | 2000-03-27 | 2001-10-05 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| DE10138648A1 (de) * | 2001-08-07 | 2003-03-06 | Infineon Technologies Ag | Verfahren zum parallelen Herstellen eines MOS-Transistors und eines Bipolartransistors |
| US6936910B2 (en) * | 2003-05-09 | 2005-08-30 | International Business Machines Corporation | BiCMOS technology on SOI substrates |
-
2004
- 2004-08-26 JP JP2004246374A patent/JP4845357B2/ja not_active Expired - Fee Related
-
2005
- 2005-07-28 US US11/191,190 patent/US7205587B2/en not_active Expired - Fee Related
-
2006
- 2006-12-14 US US11/638,551 patent/US7285455B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006066577A (ja) | 2006-03-09 |
| US20070090400A1 (en) | 2007-04-26 |
| US20060046409A1 (en) | 2006-03-02 |
| US7285455B2 (en) | 2007-10-23 |
| US7205587B2 (en) | 2007-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7205587B2 (en) | Semiconductor device and method of producing the same | |
| CN106206697B (zh) | 绝缘体上硅(soi)衬底上的横向双极结型晶体管(bjt) | |
| JP2004064063A (ja) | 高電圧縦型ｄｍｏｓトランジスタ及びその製造方法 | |
| JP2010010456A (ja) | 半導体装置 | |
| JP4138806B2 (ja) | バイポーラトランジスタの形成方法 | |
| JP2004274023A (ja) | 強い導電埋込層を備えた集積回路 | |
| JP2013545306A (ja) | 拡張されたドレインｍｏｓトランジスタ | |
| US20110281411A1 (en) | Method for manufacturing semiconductor device | |
| KR100854077B1 (ko) | 웨이퍼 본딩을 이용한 ｓｏｉ 기판 제조 방법과 이 ｓｏｉ기판을 사용한 상보형 고전압 바이폴라 트랜지스터 제조방법 | |
| JP4402953B2 (ja) | 半導体装置の製造方法 | |
| JP2001044399A (ja) | 半導体装置の製造方法 | |
| KR100249022B1 (ko) | 반도체장치의 소자 격리 방법 | |
| JP2007081167A (ja) | 半導体装置の製造方法 | |
| KR20060062487A (ko) | 바이폴라 트랜지스터 및 그 제조방법 | |
| JP5277555B2 (ja) | 半導体装置の製造方法 | |
| JP2006066573A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP4947692B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2009252814A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JPH10270544A (ja) | 半導体装置およびその製造方法 | |
| JP2002334889A (ja) | 半導体装置およびその製造方法 | |
| JP2007266390A (ja) | 半導体装置の製造方法 | |
| KR20050065139A (ko) | 반도체 소자의 소자 분리막 및 그의 형성 방법 | |
| JP2007173451A (ja) | バイポーラトランジスタおよびその製造方法 | |
| JP2005136338A (ja) | 半導体装置及びその製造方法 | |
| JP2004304100A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061124 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061124 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080826 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081126 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090204 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101116 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110117 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110920 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111011 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141021 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |