JPH01189154A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置とその製造方法に係り、特に超高速
でかつ超高集積化に好適なバイポーラトランジスタとそ
の製造方法に関する。

〔従来の技術〕

従来のバイポーラトランジスタは例えば特開昭５６−１
５５６号に記載のごとく、第２図の構造を有しておりＮ
十埋込み拡散層１５２によるコレクタ領域上にエピタキ
シャル層２００を形成し、エピタキシャル層２００内に
真性ベース領域１３．Ｎ＋エミッタ領域１７等が構成さ
れていた。第２図において、１はＰ型Ｓｉ基板、７は分
離絶縁膜、８は深溝分離絶縁膜、９は溝内充填Ｓｉ膜、
１０はベース引出し電極、１５３はＮ÷埋込み層２００
からの引出し用Ｎ十拡散層、１４１は表面保護絶縁膜、
１６はエミッタ取出し電極、１８はベースｆｌ！ｍ、１
９はエミッタ電極、２０はコレクタｆｌ！極である。

通常のバイポーラトランジスタにおいては従来。

エピタキシャル層２００の形成が必須であるが、Ｎ十埋
込み層１５２の形成をＳｉ基板１への高エネルギーイオ
ン注入によって行う手法も米国特許第３６５５４５７号
、同４１１１７２０号として公知である。

上記手法に基づけばエピタキシャル層１５２は不要であ
り、Ｎ十埋込み層形成後、ベース領域１３、及びエミッ
タ領域１７を形成していた。

〔発明が解決しようとする課題〕

上記従来技術によるバイポーラトランジスタに於て、コ
レクタとして用いるＮ十埋込み拡散層１５２はトランジ
スタの高速動作化の為に低抵抗で、かつ急峻な不純物濃
度分布を有することが要求されている。特に、Ｎ十埋込
み拡散層２００上へのエピタキシャル層２００形成工程
における不純物外方拡散や、その後の高温熱処理工程に
よる不純物分布の変動を抑止する目的でＮ十埋込み拡散
層１５２はアンチモン（ｓｂ）が拡散不純物として用い
られていた。しかしながらＳｉ中へのｓｂの固溶度は３
〜５×１０１９（７）−８と低いため、１．５μｍ厚の
Ｎ十埋込み拡散層でも層抵抗が３０Ω／口と本質的に高
抵抗でコレクタ抵抗を低減させることが困難であった。

さらに選択的に構成されたＮ十埋込み拡散層１５２上へ
のエピタキシャル層２００の成長において、エピタキシ
ャル成長速度の結晶面方位依存性に起因して埋込み拡散
層パターンからの位置ずれが避けられず、素子の微細化
・高集積化の障害となっていた。また、従来のエピタキ
シャル形成装置は大量処理が難しく、製造価格を上昇さ
せるという問題も有していた。

他方、Ｎ十埋込み拡散層１５２を高エネルギイオン注入
法により形成する手法に於ては上記エピタキシャル層２
００形成に関する問題点はすべて解消される。しかしな
がら高エネルギイオン注入に於ては注入イオン分布が最
大濃度飛程で対称分布するのではなく、最大濃度位置よ
り表面側で裾を引く分布を有することが知られており急
峻な不純物分布が得られないという問題が残されていた
。

さらに高エネルギイオン注入法による高不純物濃度埋込
み層の形成においては結晶欠陥の発生が問題であり、そ
の後の熱処理工程によっても結晶性の回復が困難で、良
好な接合特性が得られなかった。

Ｎ十埋込み拡散層１５２に関する従来技術の他の問題点
はコレクタ取出し、及び配線に要する占有面積が大きく
、素子の微細化、高集積化の障害になっていることであ
る。さらに高集積化に関する他の問題点は隣接するＮ十
埋込み拡散層間を分離するために十分な間隔が、又は深
さを有する素子間分離領域が要求されることである。

従来技術における他の問題点は従来構造トランジスタを
構成要素とするメモリ装置に関する。すなわち、従来の
半導体メモリ装置に於てはＮ十埋込み拡散層１５２を記
憶情報の蓄積領域として用゛いていたがα線照射に基づ
き半導体基板１内に発生した多量の電子によりメモリ情
報が破壊されるいわゆるソフトエラー不良を防止するた
め回路上の対策が必要であり、メモリ装置の高密度化上
、重大な問題となっていた。

本発明の目的は上述した従来技術の問題点を解決し、低
抵抗でかつ急峻な不純物分布を有し、結晶欠陥の発生の
心配のない埋込み不純物層を有する超微細・超高集積化
が可能なバイポーラトランジスタを廉価で提供すること
にある。

本発明の他の目的はα線ソフトエラーの生じないバイポ
ーラトランジスタメモリを提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために本発明においては、半導体基
板のコレクタ引出し領域に主表面と垂直方向の縦坑を形
成し、縦坑の底部より結晶面方位に依存する異方性エツ
チングにより主表面と平行な横坑を形成する。縦坑及び
横坑には不純物添加の半導体薄膜を充填する。半導体主
表面と平行な横坑を異方性エツチングにより形成可能に
するために１本発明の半導体装置は（１１１）面を主表
面とする半導体基板を用い、コレクタ引出し領域とエミ
ッタ領域は＜１１１＞方向と垂直なく１１０＞方向に設
定する。異方性エツチングはＮ２Ｈ４、又はＫＯＨ液を
用いれば＜１１１＞方向へのエツチング、及びシリコン
酸化膜、窒化膜のエツチングは無視できる。したがって
横坑終点の制御は活性領域全体を深溝内組縁膜で囲うご
とく構成すればよい。隣接トランジスタとの分離、及び
α線ソフトエラーの解消の目的は半導体薄膜の充填の前
に横坑及び横坑の底面部に選択的に絶縁膜を形成してお
けばトランジスタは半導体基板より絶縁されることによ
り達成される。

〔作用〕

本発明においては埋込み拡散層を高濃度に不純物が添加
された多結晶質１、又は非晶質の半導体層及び上記半導
体層からの固相拡散層で構成する。

上記半導体層を設置すべき横坑、及び縦坑はベース拡散
層領域、又はエミッタ拡散層領域を形成した後からでも
形成できるため、エピタキシャル層を設ける必要がなく
、かつ高温熱処理にさらされる時間も大幅に短縮できる
。したがって添加不純物としてｓｂより固溶度が高いＰ
又はＡｓを用いることにより高不純物濃度でかつ急峻な
分布を有する埋込み拡散層を実現できる。

さらに上記半導体層の充填に先だって横坑及び縦坑底面
を選択的に酸化しておけば素子全体が半導体基板より完
全に絶縁される。したがってα線ソフトエラーや隣接ト
ランジスタ間干渉等の誤動作が完全に解消される。また
、上記の半導体層を半導体表面上にまで引出せば電極配
線としても使用できる。したがってコレクタ電極領域面
積が低減され、かつ回路構成の自由度が増大することに
より、高集積化が一層容易となる。

本発明における横坑形成は結晶面方位に強く依存する異
方性エツチングにより実現できる。例えばＮ　ｚ　Ｈ４
やＫＯＨ水溶液では＜１１１＞方向、及びＳｉＯｘや５
ｉａＮｉ膜等の絶縁膜のエツチング速度は＜１００＞、
＜１１０＞方向に比べ極端に遅い、したがって（１１１
）主表面の半導体基板の深溝分離絶縁膜で囲まれた活性
領域を構成した後、活性領域の所望箇所に縦坑形成と縦
坑上部側壁に絶縁膜を残置させ、上記の異方性エツチン
グを施す。それによって主表面と平行なく１１０＞方向
へのエツチングが進行し天井面、底面とも主表面と平行
な横坑が活性領域全面に形成される。

横坑形成領域は深溝分離絶縁膜で囲まれた領域であり、
制御性、再現性は何ら問題とならない。

〔実施例〕

以下、本発明を実施例によってさらに詳細に説明する。

説明の都合上、図面をもって説明するが要部が拡大して
示されているので注意を要する。

また、説明を簡明にするため各部の材質、半導体層の導
電型、及び製造条件を規定して述べるが材質、半導体層
の導電型、及び製造条件はこれに限定されるものでない
ことは言うまでもない。

実施例１ 第３図〜第６図、及び第１図は本発明による半導体装置
の第１の実施例を製造工程順に示した断面図である。

第３図において、Ｐ導電型、抵抗率１０Ω・国。

主表面が（１１１）のシリコン（Ｓｉ）基板１の所望領
域にリン（Ｐ）イオン注入を選択的に行ない、その後の
熱処理により表面濃度ｌＸｌ０Ｉ”Ｉ−３，接合深さ０
．８μｍのｎ−拡散層２を一形成する。ｎ−拡散層２は
都合により全面に形成してもよい。次にＳｉ基板１表面
に熱酸化法による厚さ５０ｎｍのシリコン酸化膜（Ｓｉ
Ｏｘ膜と記す）３、化学気相成長（ＣＶＤと記す）法に
よる１２０ｎｍ厚のシリコン窒化膜（ＳｉａＮａ膜と記
す）４゜及びＣＶＤ法による８００ｎｍ厚のＳ　ｉＯｚ
膜５を順次形成した。しかる後、反応性イオンエツチン
グ（ＲＩＥと記す）により５ｉＯｚ膜５，５ｉａＮ４膜
４および５ｉＯｚ膜３よりなる三層絶縁膜をパターニン
グし、さらにＳｉ基板１も上記の三層絶縁膜をマスクに
して０．６μｍの深さでエツチングした。続いて硝酸（
ＨＮＯａ）と沸Ｉ！Ｉ（ＨＦ）の混液により露出されて
いるＳｉ面を０．１μｍエツチングした０次に熱酸化に
よる５０ｎｍ厚のＳ　ｉ　Ｏｘ膜とＣＶＤ法による１２
０ｎｍ厚の５ｉａＮ４膜の重合せ絶縁膜６を全面に形成
した後、ＲＩＥ法によりＳｉ基板１の主表面と垂直方向
にのみエツチングを施して三層絶縁膜３〜５とＳｉ基板
１側壁部にのみ重合せ絶縁膜６を残置させた。

第３図の状態より、第４図の如く、重合せ絶縁膜６をマ
スクにして露出Ｓｉ基板１に湿式熱酸化による４５０ｎ
ｍ厚のＳｉＯ２膜を形成して分離絶縁膜７とした。次に
活性領域を囲うごとく分離絶縁膜７に幅１μｍの溝をパ
ターニングし、露出されたＳｉ基板１も同一パターンで
深さ２．５μｍの溝をＲＩＥ法により形成した。上記の
Ｓｉ深溝内を弗酸と硝酸の混液により０．１μｍエツチ
ングした後、チャネル形成阻止のためのボロン（Ｂ）イ
オン注入を加速エネルギ５０ｋｅＶ、注入量３×１０１
δｌ−２の条件で施し、その後の活性化熱処理により深
溝底部にチャネルストップ層（図示しない）を形成した
。しかる後、Ｓｉ深溝面に湿式熱酸化による０、２μｍ
厚の５ｉＯｚ膜を形成し、素子間分離の深溝絶縁膜８と
した。次に深溝内を充填するごとく０．７μｍ厚の多結
晶（又は非晶質）Ｓｉ膜をＣＶＤ法により堆積した後、
マイクロ波プラズマエツチングにより等方的にエツチン
グを進行させ深溝内にのみ多結晶Ｓｉ膜９を選択残置さ
せた。次に選択残置の多結晶Ｓｉ膜９表面を湿式熱酸化
し、０．４５μｍ厚の５ｉＯｚ膜を形成した。しかる後
、１８０’Ｃに加熱した燐酸液により重合せ絶縁膜６を
除去し、活性領域のＳｉ基板１側壁を露出させた。この
時、５ｉａＮａ膜４もサイドエッチされる。次に０．７
μｍ厚で多結晶Ｓｉ膜１００をＣＶＤ法により全面に堆
積してその表面に２０ｎｍ厚の熱酸化膜（図示せず）を
形成する。しかる後、基板凸領域間隔が１μｍ以上ある
箇所にレジスト膜１１を選択残置してから全面に１μｍ
厚のレジスト膜１２を塗布し平坦化した。

第４図の状態より第５図の如く、レジスト膜１２、及び
１１をＲＩＥ法により平坦にエツチングさせ、凸部の多
結晶Ｓｉ膜１００部を露出させてから表面に形成されて
いる５ｉＯｚ膜を除去する。続いて凸部上面および側壁
上部の多結晶Ｓｉ膜１００をマイクロ波エツチングによ
り等方的に除去して５ｉＯｚ５表面を露出させた。レジ
スト膜１１および１２を除去した後、Ｓｉ基板四部に残
置された多結晶Ｓｉ膜１００にボロンのイオン注入を加
速エネルギ３０ｋｅＶ注入量ＩＸＩＯ１Ｂａｍ’″２の
条件で施してから多結晶Ｓｉ膜１００上の５ｉＯｚ膜、
及び凸部上の５ｉＯｚ膜５を除去した。次に多結晶Ｓｉ
膜１００をパターニングし、ベース引出し電極１０を形
成してから熱処理を施し、Ｐ十外部ベース拡散領域１３
１を形成した。

続いて、ベース引出し電極を湿式熱酸化して一２５０ｎ
ｍ厚の保護絶縁膜１４を形成した後、５ｉ３０番膜４を
除去し、５ｉＯｚ３を介したボロンイオン注入（打込み
エネルギ１０ｋｅＶ、注入量１×１０１４１−２）、及
びその活性化熱処理によりＰ−真性ベース拡散層１３を
形成した。次にコレクタ引出し予定領域上のＳｉ○２膜
３の除去とＲＩＥ法によるＳｉ基板１への縦坑を形成し
た。縦坑の深さは分離絶縁膜７下端より０．５μｍの深
さであり主表面から約１．４μｍの深さである。

第５図の状態より第６図の如く、８０％抱水ヒドラジン
（Ｎ　ｚ　Ｈ番）とイソプロパトール、及び１％程度の
濃度の適宜の界面活性剤を２００　：　２０：１の割合
で混合したエツチング液により液温６０℃で約１２０分
間処理し横坑を形成した。エツチング領域は深溝絶縁膜
８で囲まれた活性領域であり１、横坑は＜０１１＞軸方
向に深さ約５μｍである。上記のエツチングにおいて主
表面と垂直なく１１１＞軸方向にはまったくエツチング
の進行がみられず、横坑の高さは０．５μｍで主表面と
平行な底面、および天井面が形成された６尚、上記のエ
ツチングはヒドラジン水溶液による必要はなく１例えば
水酸化カリウム（ＫＯＨ）水溶液、又は異方性気相ドラ
イエツチング法等に基づいてもよい。横坑形成において
ＳｉＯ２３，７゜８及び１４で覆われている領域はまっ
たくエツチングされない。横坑形成後、燐（Ｐ）が添加
された多結晶Ｓｉ膜を１μｍ厚で堆積し、横坑、及び縦
坑内を充填してからパターニングし、コレクタ引出し電
極１５とした。

次いで第１図に示す如く、コレクタ引出し電極１５上に
熱酸化により薄い５ｉＯｚ膜（図示せず）を形成し、同
時に埋込み領域からの固相拡散によるＮ＋コレクタ拡散
Ｍ１５１を形成した。次に工ミッタ形成予定領域上のＳ
ｉ○２膜３を選択的に除去してから０．２５μｍ厚の多
結晶Ｓｉ膜１６をＣＶＤ法により全面に堆積し、加速エ
ネルギ８０ｋｅＶ、注入量２　Ｘ　１０１６ｃｘｎ−”
の条件でＡｓのイオン注入とその後の熱処理によりＮ十
エミッタ拡散層１７を形成した。しかる後、多結晶Ｓｉ
膜３のパターニングによりエミッタ引出し電極１６を形
成してから全面にＣＶＤ法によるＳ　ｊ、　Ｏｚ膜を全
面に堆積して表面案定化膜１４１となし。

その所望箇所への開孔を施した。最後にＡＱを主成分と
する金属膜を蒸着し、ベース電極１８．エミッタ電極１
９、及びコレクタ電極を含む電極。

配線を所望の回路構成に従ってパターニングした。

上述の製造工程を経て本実施例の半導体装置。

縦型ｎｐｎトランジスタ、が製造される。本実施例によ
ればエビタキシャル工程が不要であり、コレクタ埋込み
層からの位置ずれの問題が生じない。

また、大量処理も可能となり廉価に製造できる。

さらにコレクタ埋込み拡散層形成をベース拡散層１３形
成工程の後から実施できるのでコレクタ埋込拡散層１５
１に加えられる高温熱処理工程が短縮され、わき上がり
接合深さが０．１μｍと極めて急峻な分布を保持したコ
レクタ埋込み拡散層１５１が得られる。さらに埋込み層
多結晶Ｓｉ膜７には不純物としてＰを添加できるので０
．５μｍ厚と薄く構成しても３０Ω／口と従来のｓｂに
よる１、５μｍ厚の埋込み拡散層１５２と同等の抵抗値
が得られ、コレクタ抵抗の大幅な低減が実現できる。上
記の埋込み多結晶Ｓｉ膜はコレクタ引出し電極の役割を
有する。したがって従来のコレクタ接続拡散層１５３に
要する領域面積が大幅に低減でき、コレクタ配線の自由
度も増すため、素子占有面積の低減と高集積化が可能と
なった。

実施例２ 第７図〜第１０図は本発明の他の実施例を製造正順に示
した断面図である。

まず第７図の如く、前記第１の実施例において三層絶縁
膜４〜５をマスクにしてＲＩＥ法により０．５μｍ深さ
でＳｉ基板１を垂直エツチングした後、続けて活性領域
を囲うごと＜Ｓｉ基板１に幅０．８μｍ、深さ２．５μ
ｍの溝を形成した。次に熱酸化法により露出Ｓｉ基板１
に１５ｎｍの５ｉＯｚとＣＶＤ法による３０ｎｍの５ｉ
ａＮａ膜の重合せ膜２１を形成した。続いて０．１５μ
ｍ厚の多結晶（又は非晶質）Ｓｉ膜７１１の堆積と深溝
内への選択残置を行った。この選択残置は表面が平坦に
なるようにレジスト膜１４２を塗布し、そのスパッタエ
ツチングにより深溝空隙にのみレジスト膜１４２を残置
させた後、マイクロ波エツチングにより多結晶Ｓｉ膜７
１１をエツチングした。

第７図の状態よりレジスト膜１４２を除去した後、多結
晶Ｓｉ膜７１１を湿式熱酸化により０．３μｍ厚の５ｉ
Ｏｚに変換して素子間分離深溝絶縁膜とした。しかる後
、第８図の如く、再び多結晶Ｓｉ膜９を深溝部空隙を埋
めるごとく０．２μｍ褌で堆積してから上述の平坦化技
法によりＳｉ基板凸部上部及び側壁の０．２μｍ厚多結
晶Ｓｉ膜を選択除去した。しかる後、上記０．２μｍ厚
多結晶Ｓｉ膜を所望形状にパターニングしてから湿式熱
酸化により深溝充填部を除いて完全に５ｉＯｚに変換し
て０．４μｍ厚の分離絶縁膜７１とした。

尚、Ｓｉ基板１は重合せ膜２１で覆われており、上記の
各湿式熱酸化工程によっては酸化されない。

次いで第９図の如く、ベース取出し予定領域の重合せ絶
縁膜２１を選択的に除去してから前記第１の実施例に従
ってベース引出し電極１０．Ｐ＋外部ベース領域１３１
．保護絶縁膜１４、及び真性ベース領域１３を順次形成
した。次にコレクタ引出し予定領域上の重合せ絶絶膜を
除去し、露出されたＳｉ基板１をマイクロ波エツチング
法により深さ１μｍでエツチングし、続いて前記第１の
実施例に従いＮ　ｘ　Ｈａ混合液により深溝絶縁膜に達
する横坑を形成した。次にエミッタ形成予定領域上の５
ｉＯｚ膜３を除去した。

最後に第１０図のように、Ａｓが大量に添加された多結
晶（又は非晶質）Ｓｉ膜を堆積し、縦坑。

横坑を充填し、その後の活性化熱処理によりＮ＋埋込み
コレクタ拡散層１５１、及びＮ十エミッタ拡散層１７を
形成した６次にＮ十拡散層の固相拡散層に用いた多結晶
Ｓｉ膜をパターニングし、コレクタ引出し電極１５０、
及びエミッタ引出し電極１６１を形成した。さらに前記
第１の実施例に従って表面安定化膜１４１．ベース電極
１８．エミッタ電極１９、及びコレクタ電極２０を形成
した。

上述の製造工程を経て本実施例の半導体装置、縦型ｎｐ
ｎトランジスタが製造される。本実施例によれば前記第
１の実施例に記載した効果の他のエミッタ拡散層１７と
コレクタ埋込み拡散層１５１を同時に形成できるためよ
り急峻な不純物濃度分布を実現でき、Ｎ−拡散層２の厚
さをさらに減少させることができる。したがって前記第
１の実施例に基づく縦型ｎｐｎトランジスタに比べても
さらに高速動作が可能となる。さらに本実施例によれば
エミッタ引出し電極１６１とコレクタ引出し電極１５０
を同一工程で形成でき、製造工程の低減の効果も有する
。また、本実施例によればコレクタ引出し領域での縦坑
形成にマイクロ波エツチング法が用いられ、分離絶縁膜
７１や深溝絶縁膜と整合させて縦坑を形成でき、素子占
有面積を前記第１の実施例に比べてもより低減すること
ができる。尚、本実施例、及び前記第１の実施例におい
ては例として縦型ｎｐｎトランジスタについて示したが
、エミッタ拡散層１７．エミッタ引出し電極１６１．エ
ミッタ電極１９、及び真性ベース領域１３を構成せず、
外部ベース領域１３１を対抗させて設置して各々をエミ
ッタ、コレクタとし。

Ｎ十埋込み拡散層１５１をベース、１５０をベース引出
し電極とする横型ｐｎｐトランジスタにも本発明が適用
できることは言うまでもない。

実施例３ 第１１図〜１３図は本発明の他の実施例を製造工程順に
示した断面図である。前記第２の実施例におけるＮ″″
拡散層２の形成を、ショットキ障壁形成予定領域ではイ
オン注入条件を異にしてＮ−拡散層２００を形成する。

上記のイオン注入は加速エネルギ１６０　ｋｅＶ、注入
量２　Ｘ　１０　”ｒｙｅ−”の条件である。その後、
前記第２の実施例に従ってコレクタ引出し領域のＳｉ基
板１を０．３μｍ深さでエツチングし、続いて２５０ｎ
ｍ厚の５ｉａＮ４膜２２の全面堆積とＲＩＥ法による垂
直エッチにより凸部側壁面にのみ５ｉ３０ａ膜２２を選
択残置させた。尚、側壁に選択的に残置する５ｉａＯａ
膜２２は同等膜厚のＳｌ○２であってもよい、しかる後
、露出されているＳｉ基板１をＲＩＥ法により再び０．
３μｍの深さでエツチングし、続いて前記第２の実施例
に従って深溝絶縁膜に達する横坑を形成する。次に高圧
湿式熱酸化法（４気圧、１０００℃）で０．２μｍ厚の
５ｉＯｚ膜２３．２４を横坑底部及び天井面に形成する
。

次にＰが高濃度に添加された多結晶Ｓｉ膜１５２で横坑
内を充填し、縦坑内の多結晶Ｓｉ膜１５２をマイクロ波
エツチング法により選択的に除去した（第１１図）。

第１１図の状態より霧出されている多結晶Ｓｉ膜１５２
表面に熱酸化法による薄いＳｉＯｘ膜（図示せず）を形
成してから５ｉａＮａ膜２２を選択的に除去してＳｉ基
板側面を露出させた。続いて、第１２図の如く、再びＮ
　Ｚ　Ｈａ液による横坑を形成し、５ｉＯｚ膜２４を露
出させてから５ｉＯｚ膜２４の除去とＡｓが高濃度に添
加された多結晶Ｓｌ膜１５０の堆積により横坑、及び縦
坑内を充填した。次に主表面上の多結晶Ｓｉ膜をマイク
ロ波エツチングにより除去して平坦化し、縦坑表面に露
出している多結晶Ｓｉ膜１５０に湿式熱酸化を施して厚
い５ｉＯｚ膜２５を形成した。しかる後、５ｉａＮ４膜
４の除去とショットキ障壁ダイオード形成予定領域を除
去しエミッタ形成予定領域上の５ｉｎｓ膜３を選択除去
した。

第１２図の状態より第１３図の如く、第１の実施例に従
ってＮ十エミッタ拡散層１７．エミッタ引出し電極１６
２表面安定化膜１４１を形成した後１表面安定膜１４１
の所望箇所に開孔を施してから２５ｎｍ厚のｐｔを蒸着
した。続いて４７５℃の酸素雰囲気で加熱し、Ｎ−拡散
層２００表面及びＮ÷エミッタ引出し電極１６との反応
により白金シリサイド（Ｐ　ｔ　Ｓ　ｉと記す）層２６
を形成した。Ｐｔは上記熱処理条件ではＳ　ｉ　Ｏｘと
反応しない、ＰｔＳｉ層２６層形６後、未反応のｐｔを
王水により除去するとＳｉ基板２００上、及び多結晶Ｓ
ｉ（エミッタ引出し電極）１６上にのみＰｔＳｉ層２７
層形７残置される。ＰｔＳｉ層２７層形７の後、スパッ
タリング法による０、１μｍ厚のＴｉＮ膜とＡＱを主材
料とする０、８μｍ厚の金属蒸着膜の重合せ金属膜を被
着し、所望の回路構成に従って上側ワード線２７．デイ
ジット線２８．下側ワード線２９を含む電極、及び配線
を形成した。

上述の製造工程を経て本実施例の半導体装置。

バイポーラメモリ、が製造される。尚、第１３図に示さ
れる断面図は第１４図に示されるバイポーラメモリセル
の破線３０で囲まれた素子成分の断面に対応するもので
あり、ショットキ障壁型ダイオード（ＳＢＤと記す）、
読出し用ｎｐｎ縦型トランジスタ（Ｉ、と記す）、保持
用ｎｐｎ縦型トランジスタ（Ｉｓｔと記す）の各活性素
子と上側ワード線２７．デイジット線（Ｄと記す）２８
．下側ワード線２９が図示されている。埋込みコレクタ
半導体層１５０はフリップフロップ回路を構成する対の
トランジスタのベース引出し電極と他領域で接続されて
いる。同様に図示されたベース引出し電極１０はフリッ
プフロップ回路を構成する対のトランジスタコレクタ引
出し電極と接続されている。

本実施例に基づけば前記第２の実施例における単体素子
に関する効果の他に、メモリセル間の干渉、及びα線ソ
フトエラー不良の各問題が埋込み絶縁膜（ＳｉＯｘ膜）
２３の設置により完全に解消される効果があり、従って
メモリ蓄積ノードと上側電源線間に付加する容量素子な
ど従来メモリセルで耐α線ソフトエラ一対策として必須
の構成素子が不要となる等、メモリセルの超微細化、超
高集積化が可能となった。尚１本実施例において埋込ま
れたコレクタ引出し電極１５０として多結晶Ｓｉ膜を用
いる例について説明したが上記は多結晶Ｓｉ膜と金属膜
の重合せ膜、あるいは金属膜、さらにはバンドギャップ
を異にする他の半導体膜であってもよい、さらに５ｉＯ
ｚ２３も熱酸化による５ｉＯｚ膜に限定される必要はな
く、ＣＶＤ法、プラズマ堆積法９等による５ｉＯｚ膜や
珪燐酸ガラス、珪硼酸ガラス＊　Ａ　Ｑ　ｙ、Ｏａ、　
Ｔ　ａ　ｚｏ　ｉＴ　ｉ　２０ａ、５ｉａＮａ膜等の他
の絶縁膜であってもよい。

〔発明の効果〕

本発明によればエビタキシセル工程が不用であり、コレ
クタ埋込み層からの位置ずれの問題、小量処理の問題、
コレクタ不純物のわき上りの問題。

及び高コレクタ抵抗の問題がすべて解消され、急峻な不
純物分布でかつ低抵抗（従来の１７３）のコレクタを有
する超微細トランジスタを廉価に得ることができる。さ
らに本発明によればコレクタ接続を多結晶半導体膜を用
いて構成できるため、コレクタ占有面積の低減、コレク
タ配線の自由度の増大の効果がある。

さらに本発明によれば埋込みコレクタ領域下部に絶縁膜
を設置できるため、メモリセルの各構成素子と半導体基
板より完全に絶縁でき、隣接セル間の干渉やα線ソフト
エラーの問題を完全に解消する効果がある。したがって
、メモリセルへの余分な容量素子の付加等が不必要とな
り超微細なメモリセルが得られる効果がある。

【図面の簡単な説明】

第１図、及び第３図〜第６図は本発明の第１の実施例を
製造工程順に示す断面図、第２図は従来の半導体装置を
示す断面図、第７図〜第１０図は本発明の第２の実施例
を製造工程順に示す断面図、第１１図〜第１３図は本発
明の第３の実施例を製造工程順に示す断面図、第１４図
は第３の実施例亨　１１￥１ 早　２　閉 第　３　図 １ｋｌ　　Ｎ″４心ｈト１１ 茅　４　図 茅　５　図 第　乙　国 芽？７（２） 早３図 第　９図 早　１０　図 手　Ｎ１ｆｉ 亭　１２　図

Claims (1)

1. 【特許請求の範囲】 １、第１の導電型を有する第１の領域、第２の導電型を
   有する第２の領域、及び第１の導電型を有する第３の領
   域が単結晶半導体基板の主表面より該半導体基板下部に
   向けて順次構成された半導体装置において、該第３の領
   域下部には第１の導電型を有する多結晶質、又は非晶質
   半導体層を介して単結晶半導体基板が構成されたことを
   特徴とする半導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
   該半導体層下部には絶縁膜が設けられていることを特徴
   とする半導体装置。 ３、第１の導電型を有する第１の領域、第２の導電型を
   有する第２の領域、及び第１の導電型を有する第３の領
   域が半導体基板主表面より該半導体基板下部に向けて順
   次構成された半導体装置の製造方法において、該第３の
   領域は該第２の領域、又は該第１の領域を形成した後に
   形成することを特徴とする半導体装置の製造方法。