JPH09307078A

JPH09307078A - 自動整列電極を有するｄｒａｍの製造方法

Info

Publication number: JPH09307078A
Application number: JP8154700A
Authority: JP
Inventors: Kajun Sho; 家順蕭; Ikei On; 維經温; Bunsei Rin; 文正林; Chufuu O; 仲▲ふぅ▼ 王
Original assignee: TAIWAN MOSHII DENSHI KOFUN YUGENKOSHI; TAIWAN MOSHII DENSHI KOFUN YUU; TAIWAN MOSHII DENSHI KOFUN YUUGENKOUSHI
Current assignee: TAIWAN MOSHII DENSHI KOFUN YUGENKOSHI; TAIWAN MOSHII DENSHI KOFUN YUU; TAIWAN MOSHII DENSHI KOFUN YUUGENKOUSHI
Priority date: 1996-05-14
Filing date: 1996-05-14
Publication date: 1997-11-28

Abstract

(57)【要約】【課題】自動整列電極を備えたＤＲＡＭの製造方法の
提供。【解決手段】一種の積層ＤＲＡＭの製造方法であり、
一つのリソグラフィーマスクで、同時にコンデンザの上
層電極とビットラインコンタクトとを形成することを以
て、従来の方法における、二つのリソグラフィーマスク
で用いてそれぞれ形成したコンデンサの上層電極とビッ
トラインコンタクトが招く設計上の重畳ルールの制限を
解消し、上層電極とビットラインコンタクトの自動整列
構造を形成し、それによりメモリデバイス縮小時に、コ
ンデンサの下層電極面積を著しく増加できるようにし、
以てコンデンサのキャパシタンスを増加するもので、千
六百万ビット以上の高集積密度の積層ＤＲＡＭの製造に
応用可能なものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路のＤ
ＲＡＭの積層コンデンサの製造方法に関し、特に一種
の、上層電極とビットライン接触区域（ＢｉｔＬｉｎ
ｅＣｏｎｔａｃｔＲｅｇｉｏｎ）を自動整列して形成
でき、コンデンサの下層電極の表面積を増加できる高密
度積層ＤＲＡＭの製造方法である。

【０００２】

【従来の技術】典型的な積層ＤＲＡＭはシリコン半導体
ウエハー上に、一つの金属酸化物半導体電界効果トラン
ジスタ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕ
ｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓ
ｔｏｒ：ＭＯＳＦＥＴ）とコンデンサ（Ｃａｐａｃｉｔ
ｏｒ）を製造し、並びに上述の電界効果トランジスタの
ソースにコンデンサの下層電極（ＳｔｏｒａｇｅＮｏ
ｄｅ）を連接することを以てＤＲＡＭのメモリセル（Ｍ
ｅｍｏｒｙＣｅｌｌ）を形成したものであり、膨大な
数のメモリセルは集めてメモリセルアレイとなしてい
た。該メモリセルアレイの付近は例えば、検出増幅器
（ＳｅｎｓｅＡｍｐｌｉｆｉｅｒ）などのその他の電
気回路が囲んでおり、このような外部回路は周辺回路区
域（ＰｅｒｉｐｈｅｒａｌＣｉｒｃｕｉｔ）と称され
ている。

【０００３】近年では、ＤＲＡＭの集積密度（Ｐａｃｋ
ｉｎｇＤｅｎｓｉｔｙ）の増加に拍車がかかり、現在
ではすでにメモリセル寸法１．５平方ミクロンで６千４
百万ビットのものの量産化に入っている。さらに日本電
気（ＮＥＣ）では１９９５年に１０億ビットＤＲＡＭ
（１ＧＢＤＲＡＭ）のプロトタイプができたとすでに
宣言している。図１を参照されたい。伝統的な積層ＤＲ
ＡＭ（ＳｔａｃｋＤＲＡＭ）の製造方法を以下に説明
する。まず、伝統的な標準製造プロセスでシリコン半導
体ウエハー２上に、電気的活動区（ＡｃｔｉｖｅＡｒ
ｅａ）の隔離に必要な場酸化層４（ＦｉｅｌｄＯｘｉ
ｄｅ）を形成し、続いて、上記電気的活動区上に、金属
酸化物電界効果トランジスタとワードライン（Ｗｏｒｄ
ｌｉｎｅ）を形成する。該金属酸化物電界効果トランジ
スタはゲート酸化層６、ゲート極８、スペーサ１２を含
み、ｎ⁻型軽度ドーピングソース１３Ａ及びドレイン１
３Ｂ（ＬｉｇｈｔＤｏｐｅｄＳｏｕｒｃｅ／Ｄｒａｉ
ｎ）とｎ＋型高度ドーピングソース１４Ａ及びドレイン
１４Ｂ（ＨｅａｖｉｌｙＤｏｐｅｄＤｒａｉｎ／Ｓ
ｏｕｒｃｅ）を含む。これは図１に示されるとおりであ
る。

【０００４】続いて、一層の第１絶縁層１６を堆積し、
並びにリソグラフィーとプラズマエッチングを利用し
て、コンデンサ区域の上記第１絶縁層１６を除去し、以
て金属酸化物電界効果トランジスタのソースノードコン
タクト１７（ＮｏｄｅＣｏｎｔａｃｔ）を形成する。
これは図２に示すとおりである。後には、コンデンサの
下層電極（ＳｔｏｒａｇｅＮｏｄｅ）が上述のソース
ノードコンタクト１７を経て金属酸化物電界効果トラン
ジスタのｎ＋型高度ドーピングソース１４Ａを経て電気
的に接触を行うこととなる。

【０００５】続いて、一層のドーピングした第１ポリシ
リコン層１８を堆積し、該第１ポリシリコン層１８は上
述のソースノードコンタクト１７を跨いで設ける。その
後、リソグラフィーとプラズマエッチング技術で上記第
１ポリシリコン層１８をエッチングし、コンデンサの下
層電極１８（ＳｔｏｒａｇｅＮｏｄｅ）を形成する。
続いて、上述のコンデンサの下層電極１８の表面に一層
の極めて厚さの薄いコンデンサ誘電層２０とドーピング
した第２ポリシリコン層２２を堆積し、さらにリソグラ
フィー技術とエッチング技術を用いて上述のコンデンサ
誘電層２０と上述の第２ポリシリコン層２２を一部除去
し、以てコンデンサの上層電極２２（ＦｉｅｌｄＰｌ
ａｔｅ）を形成し、以上を以て積層コンデンサを完成
し、これは図３に示されるとおりである。

【０００６】続いて、図４に示されるように、一層の第
２絶縁層２４を堆積し、並びにリソグラフィーとプラズ
マエッチングでビットライン接触区域（ＢｉｔＬｉｎ
ｅＣｏｎｔａｃｔＲｅｇｉｏｎ）において、上述の第
２絶縁層２４をエッチングし、ビットラインコンタクト
２５を形成する。これは図５に示すとおりである。後
に、ビットラインが、このビットラインコンタクト２５
を経て金属酸化物電界効果トランジスタのｎ＋型高度ド
ーピングドレイン１４Ｂと電気的に接触することにな
る。最後に、一層のドーピングした第３ポリシリコン層
２６とタングステンシリサイド２８（Ｔｕｎｇｓｔｅｎ
Ｓｉｌｉｃｉｄｅ：ＷＳｉ_ｘ）を堆積し、該第３ポリ
シリコン層２６とタングステンシリサイド２８をタング
ステンポリサイド（ＴｕｎｇｓｔｅｎＰｏｌｙｃｉｄ
ｅ）と称し、リソグラフィーとプラズマエッチングで該
タングステンポリサイドをエッチングして、ビットライ
ン（ＢｉｔＬｉｎｅ）を形成する。該ビットラインは
上述のビットラインコンタクト２５を跨過している。こ
れは図６に示すとおりである。

【０００７】

【発明が解決しようとする課題】上述のビットラインコ
ンタクト２５とコンデンサの上層電極２２（Ｆｉｅｌｄ
Ｐｌａｔｅ）はそれぞれ異なるリソグラフィーマスクを
用いて集積回路デザインルール（ＩＣＤｅｓｉｇｎ
Ｒｕｌｅ）に基づき形成され、ビットラインコンタクト
２５とコンデンサの上層電極２２の間には重畳ルール
（ＯｖｅｒｌａｐＲｕｌｅ）の存在がある。このため、
メモリデバイスが縮小する（Ｓｈｒｉｎｋ）する時には
この重畳ルールの制限を受け、コンデンサの下層電極
（ＳｔｏｒａｇｅＮｏｄｅ）の面積を著しくは増加で
きなくなる。このため、従来はメモリデバイスの縮小を
進行することでは高集積密度のＤＲＡＭを獲得すること
はできなかった。

【０００８】本発明の方法は、一つのリソグラフィーマ
スクで、同時にコンデンサの上層電極（ＦｉｅｌｄＰ
ｌａｔｅ）とビットラインコンタクト（ＢｉｔＬｉｎ
ｅＣｏｎｔａｃｔ）とを形成することを以て、従来の方
法における、二つのリソグラフィーマスクで用いてそれ
ぞれ形成したコンデンサの上層電極（ＦｉｅｌｄＰｌａ
ｔｅ）とビットラインコンタクト（ＢｉｔＬｉｎｅ
Ｃｏｎｔａｃｔ）が招く設計上の重畳ルール（Ｏｖｅｒ
ｌａｐＲｕｌｅ）の制限を解消し、上層電極とビット
ラインコンタクトの自動整列構造（Ｓｅｌｆ−Ａｌｉｇ
ｎｅｄＦｉｅｌｄＰｌａｔｅａｎｄＢｉｔＬ
ｉｎｅＣｏｎｔａｃｔ）を形成し、それによりメモリ
デバイス縮小（Ｓｈｒｉｎｋ）時に、コンデンサの下層
電極（ＳｔｏｒａｇｅＮｏｄｅ）面積を著しく増加で
きるようにし、それによりコンデンサのキャパシタンス
（Ｃａｐａｃｉｔａｎｃｅ）を増加し、以て高集積密度
のＤＲＡＭを獲得するものである。

【０００９】ゆえに、本発明の主な目的は、一種の高キ
ャパシタンスの積層コンデンサの製造方法を提供するこ
とにある。

【００１０】本発明のもう一つの目的は、一種の高集積
密度の積層ＤＲＡＭの製造方法を提供することにある。

【００１１】

【課題を解決するための手段】請求項１の発明は、一種
のＤＲＡＭの製造方法であり、シリコン半導体ウエハー
上に、ソースとドレインを有するトランジスタと、ワー
ドライン（ＷｏｒｄＬｉｎｅ）とを形成するステッ
プ、第１絶縁層を形成し、該第１絶縁層に対し、リソグ
ラフィーとプラズマエッチング技術を利用しエッチング
を行い、コンデンサの下層電極（ＳｔｏｒａｇｅＮｏｄ
ｅ）が後にそれを経てトランジスタと電気的接触をする
こととなるノードコンタクト（ＮｏｄｅＣｏｎｔａｃ
ｔ）を形成するステップ、第１ポリシリコン層を上記ノ
ードコンタクトを跨過するよう堆積し、該第１ポリシリ
コン層に対し、リソグラフィーとプラズマエッチング技
術を用いエッチングを行い、コンデンサの下層電極（Ｓ
ｔｏｒａｇｅＮｏｄｅ）を形成するステップ、上述の
コンデンサの下層電極の表面にコンデンサ誘電層（Ｃａ
ｐａｃｉｔｏｒＤｉｅｌｅｃｔｒｉｃ）、第２ポリシリ
コン層、第２絶縁層と第３絶縁層を堆積するステップ、
リソグラフィーとプラズマエッチング技術を用い、上述
の第３絶縁層、第２絶縁層、第２ポリシリコン層、第１
絶縁層をエッチングし、該エッチングが上述のドレイン
表面で終止することを以て、ビットラインコンタクト
（ＢｉｔＬｉｎｅＣｏｎｔａｃｔ）とコンデンサの
上層電極（ＦｉｅｌｄＰｌａｔｅ）を形成するステッ
プ、第４絶縁層を堆積し、エッチング技術を用いて該第
４絶縁層に対して単向性エッチバック（Ａｎｉｓｏｔｒ
ｏｐｉｃａｌＥｔｃｈｂａｃｋ）を進行することを以
て、上述のビットラインコンタクトの側壁に第４絶縁層
スペーサを形成し、該第４絶縁層スペーサでビットライ
ンコンタクト側壁の上述の第２ポリシリコン層を隔絶す
るステップ、導電層（Ｃｏｎｄｕｃｔｏｒ）を堆積し、
リソグラフィーとプラズマエッチング技術を用いて、該
導電層をエッチングすることを以て、ビットライン（Ｂ
ｉｔＬｉｎｅ）を形成し、該ビットラインに上記ビット
ラインコンタクトを跨過させるステップ、以上のステッ
プよりなる、自動整列電極を有するＤＲＡＭの製造方法
としている。

【００１２】請求項２の発明は、請求項１の自動整列電
極を有するＤＲＡＭの製造方法で、その中、上述のトラ
ンジスタは、ゲート酸化層、ゲート極、スペーサ、及び
ソースとドレインを有するものとする、製造方法として
いる。

【００１３】請求項３の発明は、請求項１の自動整列電
極を有するＤＲＡＭの製造方法で、その中、シリコン半
導体ウエハーは、トランジスタ以外の電気デバイスを備
えたものとする、製造方法としている。

【００１４】請求項４の発明は、請求項１の自動整列電
極を有するＤＲＡＭの製造方法で、その中、第１絶縁層
は二酸化ケイ素（ＳｉｌｉｃｏｎＤｉｏｘｉｄｅ）で
組成され、厚さは１０００から２０００オングストロー
ムの間とする、製造方法としている。

【００１５】請求項５の発明は、請求項１の自動整列電
極を有するＤＲＡＭの製造方法で、その中、第２絶縁層
は二酸化ケイ素（ＳｉｌｉｃｏｎＤｉｏｘｉｄｅ）で
組成され、厚さは５００から１５００オングストローム
の間とする、製造方法としている。

【００１６】請求項６の発明は、請求項１の自動整列電
極を有するＤＲＡＭの製造方法で、その中、第３絶縁層
は二酸化ケイ素（ＳｉｌｉｃｏｎＤｉｏｘｉｄｅ）で
組成され、厚さは４０００から１００００オングストロ
ームの間とする、製造方法としている。

【００１７】請求項７の発明は、請求項１の自動整列電
極を有するＤＲＡＭの製造方法で、その中、第３絶縁層
は二酸化ケイ素（ＳｉｌｉｃｏｎＤｉｏｘｉｄｅ）或
いは窒化ケイ素（ＳｉｌｉｃｏｎＮｉｔｒｉｄｅ）で
組成され、厚さは８００から２５００オングストローム
の間とする、製造方法としている。

【００１８】請求項８の発明は、請求項１の自動整列電
極を有するＤＲＡＭの製造方法で、その中、第１ポリシ
リコン層は化学気相成長法で形成し、その厚さは３００
０から７０００オングストロームの間とする、製造方法
としている。

【００１９】請求項９の発明は、請求項１の自動整列電
極を有するＤＲＡＭの製造方法で、その中、第２ポリシ
リコン層は化学気相成長法で形成し、その厚さは１００
０から３０００オングストロームの間とする、製造方法
としている。

【００２０】請求項１０の発明は、請求項１の自動整列
電極を有するＤＲＡＭの製造方法で、その中、単向性エ
ッチバックは、磁場増強式活性イオン式プラズマエッチ
ング（ＭａｇｎｅｔｉｃＥｎｈａｎｃｅｄＲｅａｃ
ｔｉｖｅＩｏｎｅｔｃｈｉｎｇ：ＭＥＲＩＥ）或
いは電子旋回式共振プラズマエッチング（Ｅｌｅｃｔｒ
ｏｎＣｙｃｌｏｔｒｏｎＲｅｓｏｎａｎｃｅ：Ｅ
ＣＲ）或いは伝統的な活性イオン式プラズマエッチング
（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）或いは
これらに類するエッチング技術を指すものとする、製造
方法としている。

【００２１】請求項１１の発明は、請求項１の自動整列
電極を有するＤＲＡＭの製造方法で、その中、コンデン
サ誘電層はオキシニトライド（Ｏｘｙｎｉｔｒｉｄｅ）
シリコン、窒化ケイ素と二窒化ケイ素より組成される
か、或いは、Ｔａ_２Ｏ_５で組成されるものとする、製造
方法としている。

【００２２】請求項１２の発明は、一種のＤＲＡＭの製
造方法であり、シリコン半導体ウエハー上に、ソースと
ドレインを有するトランジスタと、ワードライン（Ｗｏ
ｒｄＬｉｎｅ）とを形成するステップ、第１絶縁層を
形成し、該第１絶縁層に対し、リソグラフィーとプラズ
マエッチング技術を利用しエッチングを行い、コンデン
サの下層電極（ＳｔｏｒａｇｅＮｏｄｅ）が後にそれを
経てトランジスタと電気的接触をすることとなるノード
コンタクト（ＮｏｄｅＣｏｎｔａｃｔ）を形成するス
テップ、第１ポリシリコン層を上記ノードコンタクトを
跨過するよう堆積し、該第１ポリシリコン層に対し、リ
ソグラフィーとプラズマエッチング技術を用いエッチン
グを行い、コンデンサの下層電極（ＳｔｏｒａｇｅＮ
ｏｄｅ）を形成するステップ、上述のコンデンサの下層
電極の表面にコンデンサ誘電層（ＣａｐａｃｉｔｏｒＤ
ｉｅｌｅｃｔｒｉｃ）、第２ポリシリコン層、第２絶縁
層と第３絶縁層を堆積するステップ、リソグラフィーと
プラズマエッチング技術を用い、上述の第３絶縁層、第
２絶縁層、第２ポリシリコン層、第１絶縁層をエッチン
グし、該エッチングが上述のドレイン表面で終止するこ
とを以て、ビットラインコンタクト（ＢｉｔＬｉｎｅ
Ｃｏｎｔａｃｔ）とコンデンサの上層電極（Ｆｉｅｌ
ｄＰｌａｔｅ）を形成するステップ、露出した上述の
第２ポリシリコン層を熱酸化し、第２ポリシリコン層と
ドレイン表面に熱二酸化ケイ素層（ＴｈｅｒｍａｌＳ
ｉｌｉｃｏｎＤｉｏｘｉｄｅ）を形成するステップ、
リソグラフィーとプラズマエッチング技術を用い、ドレ
イン表面の熱二酸化ケイ素層を単向的に除去し、第２ポ
リシリコン層表面の熱二酸化ケイ素層は保留し、保留し
た熱二酸化ケイ素層で上述のビットラインコンタクト側
壁の第２ポリシリコン層を隔絶するステップ、導電層
（Ｃｏｎｄｕｃｔｏｒ）を堆積し、リソグラフィーとプ
ラズマエッチング技術を用いて、該導電層をエッチング
することを以て、ビットライン（ＢｉｔＬｉｎｅ）を形
成し、該ビットラインに上記ビットラインコンタクトを
跨過させるステップ、以上のステップよりなる、自動整
列電極を有するＤＲＡＭの製造方法としている。

【００２３】請求項１３の発明は、一種のＤＲＡＭの製
造方法であり、半導体ウエハー上に、ソースとドレイン
を有するトランジスタと、ワードライン（ＷｏｒｄＬ
ｉｎｅ）とを形成するステップ、第１絶縁層を形成し、
該第１絶縁層に対し、リソグラフィーとプラズマエッチ
ング技術を利用しエッチングを行い、コンデンサの下層
電極（ＳｔｏｒａｇｅＮｏｄｅ）が後にそれを経てトラ
ンジスタと電気的接触をすることとなるノードコンタク
ト（ＮｏｄｅＣｏｎｔａｃｔ）を形成するステップ、
第１導電層を上記ノードコンタクトを跨過するよう堆積
し、該第１導電層に対し、リソグラフィーとプラズマエ
ッチング技術を用いエッチングを行い、コンデンサの下
層電極（ＳｔｏｒａｇｅＮｏｄｅ）を形成するステッ
プ、上述のコンデンサの下層電極の表面にコンデンサ誘
電層（ＣａｐａｃｉｔｏｒＤｉｅｌｅｃｔｒｉｃ）、第
２導電層、第２絶縁層と第３絶縁層を堆積するステッ
プ、リソグラフィーとプラズマエッチング技術を用い、
上述の第３絶縁層、第２絶縁層、第２導電層、第１絶縁
層をエッチングし、該エッチングが上述のドレイン表面
で終止することを以て、ビットラインコンタクト（Ｂｉ
ｔＬｉｎｅＣｏｎｔａｃｔ）とコンデンサの上層電
極（ＦｉｅｌｄＰｌａｔｅ）を形成するステップ、露
出した上述の第２導電層を熱酸化し、第２導電層とドレ
イン表面に酸化層を形成するステップ、リソグラフィー
とプラズマエッチング技術を用い、ドレイン表面の酸化
層を単向的に除去し、第２導電層表面の酸化層は保留
し、保留した酸化層で上述のビットラインコンタクト側
壁の第２導電層を隔絶するステップ、第３導電層を堆積
し、リソグラフィーとプラズマエッチング技術を用い
て、該第３導電層をエッチングすることを以て、上記ビ
ットラインコンタクトを跨過するビットライン（Ｂｉｔ
Ｌｉｎｅ）を形成するステップ、以上のステップより
なる、自動整列電極を有するＤＲＡＭの製造方法として
いる。

【００２４】請求項１４の発明は、請求項１３の自動整
列電極を有するＤＲＡＭの製造方法で、その中、半導体
ウエハーにはトランジスタ以外の電気的デバイスが含ま
れるものとする、製造方法としている。

【００２５】

【発明の実施の形態】本発明の主な製造プロセスは以下
のとおりである。まず、シリコン半導体ウエハー上に、
場酸化層と金属酸化物電界効果トランジスタを形成す
る。続いて、第１絶縁層を堆積し、並びにリソグラフィ
ーとプラズマエッチング技術を用いコンデンサ区域にお
いて上述の第１絶縁層を除去し、金属酸化物電界効果ト
ランジスタのノードコンタクト（ＮｏｄｅＣｏｎｔａ
ｃｔ）を形成する。並びに、コンデンサの下層電極（Ｓ
ｔｏｒａｇｅＮｏｄｅ）は該ノードコンタクトを経て
電界効果トランジスタのソースと電気的に接触する。

【００２６】続いて、ドーピングした第１ポリシリコン
層を積層する。該第１ポリシリコン層は上記ノードコン
タクトを跨過する。その後、リソグラフィーとプラズマ
エッチング技術を用いて、上述の第１ポリシリコン層を
エッチングしてコンデンサの下層電極（Ｓｔｏｒａｇｅ
Ｎｏｄｅ）を形成する。続いて、上述のコンデンサの
下層電極の表面に、厚さの極めて薄いコンデンサ誘電層
（ＣａｐａｃｉｔｏｒＤｉｅｌｅｃｔｒｉｃ）、ドーピ
ングした第１ポリシリコン層、第２ポリシリコン層、第
２絶縁層及び第３絶縁層を積層する。続いて、リソグラ
フィーとプラズマエッチング技術を用いて、上述の第３
絶縁層、第２絶縁層、ドーピングした第２ポリシリコン
層、第１絶縁層をエッチングする。上述のプラズマエッ
チングは上述のソース表面で終止するため、以上を以て
ビットラインコンタクトを形成する。

【００２７】続いて、第４絶縁層を堆積し、プラズマエ
ッチング技術を用いて該第４絶縁層に対し、単向性エッ
チバック（ＡｎｉｓｏｔｒｏｐｉｃａｌＥｔｃｈｂａ
ｃｋ）を進行し、以てビットラインコンタクトの側壁に
第４絶縁層スペーサを形成する。該第４絶縁層スペーサ
は上述のビットラインコンタクト側壁のドーピングした
第２ポリシリコン層を隔絶する。なお、第４絶縁層スペ
ーサを利用してビットラインコンタクト側壁のドーピン
グした第２ポリシリコン層を隔絶するほかに、上述の第
３絶縁層、第２絶縁層、ドーピングした第２ポリシリコ
ン層、第１絶縁層のプラズマエッチング完了後、上述の
ドーピングした第２ポリシリコン層を熱酸化（Ｔｈｅｒ
ｍａｌＯｘｉｄａｔｉｏｎ）しても、上述のビットラ
インコンタクト側壁のドーピングした第２ポリシリコン
層の隔絶を達成することができる。

【００２８】最後に、ドーピングした第３ポリシリコン
層とタングステンシリサイド（ＴｕｎｇｓｔｅｎＳｉ
ｌｉｃｉｄｅ：ＷＳｉ_ｘ）を積層する。この第３ポリシ
リコン層とタングステンシリサイドをタングステンポリ
サイド（ＴｕｎｇｓｔｅｎＰｏｌｙｃｉｄｅ）と称し、
リソグラフィーとプラズマエッチング技術を用いて該タ
ングステンポリサイドをエッチングし、以てビットライ
ン（ＢｉｔＬｉｎｅ）を形成する。該ビットラインは
上述のビットライン接触区を跨過し、以上で、高キャパ
シタンス（Ｃａｐａｃｉｔａｎｃｅ）コンデンサを備え
た積層ＤＲＡＭが完成する。

【００２９】以上の本発明の方法により、従来の方法に
おける、二つのリソグラフィーマスクで用いてそれぞれ
形成したコンデンサの上層電極（ＦｉｅｌｄＰｌａｔ
ｅ）とビットラインコンタクト（ＢｉｔＬｉｎｅＣ
ｏｎｔａｃｔ）が招く設計上の重畳ルール（Ｏｖｅｒｌ
ａｐＲｕｌｅ）の制限を解消し、上層電極とビットラ
インコンタクトの自動整列構造（Ｓｅｌｆ−Ａｌｉｇｎ
ｅｄＦｉｅｌｄＰｌａｔｅａｎｄＢｉｔＬｉ
ｎｅＣｏｎｔａｃｔ）を形成し、それによりコンデン
サの下層電極（ＳｔｏｒａｇｅＮｏｄｅ）面積を著し
く増加できるようにし、大幅にコンデンサのキャパシタ
ンス（Ｃａｐａｃｉｔａｎｃｅ）を増加することができ
る。

【００３０】

【実施例】格子方向（１００）のｐ型シリコン半導体ウ
エハー３０（ＳｉｌｉｃｏｎＳｅｍｉｃｏｎｄｕｃｔ
ｏｒＷａｆｅｒ）上に、場酸化層３２を形成する。該
場酸化層３２は通常熱酸化（ＴｈｅｒｍａｌＯｘｉｄ
ａｔｉｏｎ）技術を用いて形成し、その厚さは３０００
オングストロームから５０００オングストロームの間と
し、電気性デバイス隔離のために用いる。その後、上述
の格子方向（１００）のｐ型シリコン半導体ウエハー３
０の表面に、金属酸化物電界効果トランジスタを形成す
る。該金属酸化物電界効果トランジスタは、ゲート酸化
層３４（ＧａｔｅＯｘｉｄｅ）、ゲート極３６（Ｇａ
ｔｅＥｌｅｃｔｒｏｄｅ）、スペーサ４２（Ｓｐａｃ
ｅｒ）、ｎ⁻型低濃度不純物ソース４０Ａ及びドレイン
４０Ｂ（ＬｉｇｈｔＤｏｐｅｄＳｏｕｒｃｅ／Ｄｒ
ａｉｎ）とｎ＋型高度ドーピングソース４４Ａ及びドレ
イン４４Ｂ（ＨｅａｖｉｌｙＤｏｐｅｄＤｒａｉｎ
／Ｓｏｕｒｃｅ）を含み、それは図７に示される。

【００３１】上述のゲート酸化層３４は熱酸化（Ｔｈｅ
ｒｍａｌＯｘｉｄａｔｉｏｎ）で上述のｐ型シリコン
半導体ウエハー３０の表面に形成し、その厚さは５０オ
ングストロームから２００オングストロームの間とす
る。上述のゲート極３６は一般に、低圧化学気相成長法
（ＬｏｗＰｒｅｓｓｕｒｅＣｈｅｍｉｃａｌＶａ
ｐｏｒＤｅｐｏｓｉｔｉｏｎ：ＬＰＣＶＤ）で形成し
たポリシリコンで構成し、その厚さは１０００オングス
トロームから３０００オングストロームの間とする。続
いて、低圧化学気相成長法で二酸化ケイ素３８（Ｓｉｌ
ｉｃｏｎＤｉｏｘｉｄｅ）を形成する。該二酸化ケイ
素３８は通常低圧化学気相成長法で形成し、その反応気
体はテトラエトキシシラン（ＴｅｔｒａＥｔｈＯｘｙＳ
ｉｌａｎｅ：ＴＥＯＳ：Ｓｉ（Ｃ_２Ｈ_５Ｏ）_４）、酸化
窒素と酸素とし、反応温度は摂氏７２０度、反応圧力は
２００から３００ｍｉｌｉ−ｔｏｒｒの間とする。その
厚さは５００オングストロームから１２００オングスト
ロームの間とし、さらにリソグラフィーとプラズマエッ
チング技術を用いて上述の二酸化ケイ素３８とゲート極
３６（ポリシリコン層）をエッチングし、以て上述の金
属酸化物電界効果トランジスタのゲート構造（Ｇａｔｅ
Ｓｔｒｕｃｔｕｒｅ）を形成する。続いて、イオン注
入（ＩｏｎＩｍｐｌａｎｔａｉｏｎ）技術を用いて、
ｎ⁻型軽度ドーピングソース４０Ａ及びドレイン４０Ｂ
を形成する。このイオン注入に用いる不純物の種類はリ
ン原子（Ｐ^３１）とし、その注入剤量は１Ｅ１３から３
Ｅ１４原子／平方センチの間とし、注入エネルギー量は
２０から５０ｋｅｖの間とする。以上、図７の如くであ
る。

【００３２】続いて、一層の誘電層４２（Ｄｉｅｌｅｃ
ｔｒｉｃ）を堆積し、並びに上述の誘電層４２に対して
単向性エッチバック（ＡｎｉｓｏｔｒｏｐｉｃａｌＥ
ｔｃｈｂａｃｋ）を進行し、以て上述のゲート極３６の
二側に誘電層スペーサ４２を形成する。上述の誘電層４
２は通常、低圧化学気相成長法で二酸化ケイ素（Ｓｉｌ
ｉｃｏｎＤｉｏｘｉｄｅ）を利用して形成し、その反
応気体はテトラエトキシシラン（ＴｅｔｒａＥｔｈＯｘ
ｙＳｉｌａｎｅ：ＴＥＯＳ：Ｓｉ（Ｃ_２Ｈ_５Ｏ）_４）、
酸化窒素と酸素とし、反応温度は摂氏７２０度、反応圧
力は２００から３００ｍｉｌｉ−ｔｏｒｒとし、厚さ５
００オングストロームから１５００オングストロームの
間のものを形成する。続いて、イオン注入によりｎ＋型
高度ドーピングソース４４Ａ及びドレイン４４Ｂを形成
する。このイオン注入に用いる不純物は砒素原子（Ａｓ
^７５）とし、その注入剤量は１Ｅ１５から３Ｅ１６原子
／平方センチの間とし、注入エネルギー量は３０から９
０ｋｅｖの間とする。以上で、金属酸化物電界効果トラ
ンジスタの構造を完成する。これは、図７の如くであ
る。

【００３３】続いて、一層の第１絶縁層５０（Ｆｉｒｓ
ｔＩｎｓｕｌａｔｏｒ）を形成し、リソグラフィーと
プラズマエッチングを利用し、コンデンサ区域（Ｃａｐ
ａｃｉｔｏｒＲｅｇｉｏｎ）において該第１絶縁層５
０をエッチングし、以て金属酸化物電界効果トランジス
タのノードコンタクト５１（ＮｏｄｅＣｏｎｔａｃ
ｔ）を形成する。これは図８に示すとおりである。後
に、コンデンサの下層電極（ＳｔｏｒａｇｅＮｏｄ
ｅ）は該ノードコンタクト５１を経て金属酸化物電界効
果トランジスタのｎ＋型高度ドーピングソース４４Ａと
電気的に接触する。上述の第１絶縁層５０は通常、化学
気相成長法を利用して形成した無不純物二酸化ケイ素
（ＵｎｄｏｐｅｄＳｉｌｉｃｏｎＤｉｏｘｉｄｅ）
又は所謂ニュートラルシリケートグラス（Ｎｅｕｔｒａ
ｌＳｉｌｉｃａｔｅＧｌａｓｓ：ＮＳＧ）となし、
その反応気体はテトラエトキシシラン（ＴｅｔｒａＥｔ
ｈＯｘｙＳｉｌａｎｅ：ＴＥＯＳ：Ｓｉ（Ｃ_２Ｈ_５Ｏ）
_４）、酸化窒素と酸素とし、反応温度は摂氏７２０度、
反応圧力は２００から３００ｍｉｌｉ−ｔｏｒｒ）その
厚さは１０００オングストロームから２０００オングス
ートロームの間とする。上述の第１絶縁層５０に対する
プラズマエッチングは磁場増強式活性イオン式プラズマ
エッチング（ＭａｇｎｅｔｉｃＥｎｈａｎｃｅｄＲ
ｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）或いは電子
旋回式共振プラズマエッチング（ＥｌｅｃｔｒｏｎＣ
ｙｃｌｏｔｒｏｎＲｅｓｏｎａｎｃｅ：ＥＣＲ）、或
いは伝統的な活性イオン式プラズマエッチング（Ｒｅａ
ｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ：ＲＩＥ）とし、
サブミクロン技術の領域では、通常、磁場増強式活性イ
オン式プラズマエッチングを用い、そのプラズマエッチ
ングにおける反応気体は一般に、ＣＦ_４、ＣＨＦ_３、及
びアルゴンなどの気体とする。

【００３４】続いて、ドーピングした第１ポリシリコン
層５２（ＦｉｒｓｔＤｏｐｅｄＰｏｌｙｓｉｌｉｃｏ
ｎ）を積層する。該ドーピングした第１ポリシリコン層
５２は上述のノードコンタクト５１を跨過する。その
後、リソグラフィーとプラズマエッチングで該ドーピン
グした第１ポリシリコン層５２をエッチングし、以てコ
ンデンサの下層電極５２（ＳｔｏｒａｇｅＮｏｄｅ）
を形成する。これは図９に示すとおりである。上記ドー
ピングした第１ポリシリコン層５２は、通常は同期にリ
ン原子ドーピングの低圧化学気相成長法を利用して形成
し、その反応気体はＰＨ_３、ＳｉＨ_４の混合気体とし、
反応温度は摂氏５２０度から５８０度の間、その厚さは
３０００オングストロームから７０００オングストロー
ムの間とする。上述のドーピングした第１ポリシリコン
層５２に対するプラズマエッチングは、磁場増強式活性
イオン式プラズマエッチング或いは電子旋回式共振プラ
ズマエッチング、或いは伝統的な活性イオン式プラズマ
エッチングとし、サブミクロン技術の領域では、通常、
磁場増強式活性イオン式プラズマエッチングを用い、そ
れに用いる反応気体は一般に、ＣＣｌ_４、Ｃｌ_２、及び
ＨＢｒなどの気体とする。

【００３５】続いて、コンデンサの下層電極５２の表面
に、一層の厚さの極めて薄いコンデンサ誘電層５４（Ｃ
ａｐａｃｉｔｏｒＤｉｅｌｅｃｔｒｉｃ）、ドーピン
グした第２ポリシリコン層５６、第２絶縁層５８及び第
３絶縁層６０を積層する。これは図１０に示すとおりで
ある。上述のコンデンサ誘電層５４は通常、オキシニト
ライド（Ｏｘｙｎｉｔｒｉｄｅ）、ニトライド及び二酸
化ケイ素で構成するか、又はＴａ_２Ｏ_５で構成する。上
述のドーピングした第２ポリシリコン層５６の形成方法
は、ドーピングした第１ポリシリコン層５２と同じであ
る。上述の第２絶縁層５８は通常、低圧化学気相成長法
を利用して形成した無不純物二酸化ケイ素（Ｕｎｄｏｐ
ｅｄＳｉｌｉｃｏｎＤｉｏｘｉｄｅ）又は所謂ニュ
ートラルシリケートグラス（ＮｅｕｔｒａｌＳｉｌｉ
ｃａｔｅＧｌａｓｓ：ＮＳＧ）となし、その反応気体
はテトラエトキシシラン（ＴｅｔｒａＥｔｈＯｘｙＳｉ
ｌａｎｅ：ＴＥＯＳ：Ｓｉ（Ｃ_２Ｈ_５Ｏ）_４）、酸化窒
素と酸素とし、反応温度は摂氏７２０度、反応圧力は２
００から３００ｍｉｌｉ−ｔｏｒｒ、その厚さは５００
オングストロームから１５００オングストロームの間と
する。上述の第３絶縁層６０は、一般には化学気相成長
法を利用して形成したホウリンガラスフィルム（Ｂｏｒ
ｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅＧｌａｓｓ：ＢＰＳ
Ｇ）或いはリンガラスフィルム（ＰｈｏｓｐｈｏＳｉｌ
ｉｃａｔｅＧｌａｓｓ：ＰＳＧ）とし、その厚さは４
０００オングストロームから１００００オングストロー
ムの間とする。

【００３６】ここで図１１を参照されたい。リソグラフ
ィーとプラズマエッチング技術を用い、上述の第３絶縁
層６０、第２絶縁層５８、ドーピングした第２ポリシリ
コン層５６、第１絶縁層５０をエッチングする。上述の
プラズマエッチングはｎ＋型高度ドーピングドレイン４
４Ｂの表面で止まり、以てビットラインコンタクト６１
（ＢｉｔＬｉｎｅＣｏｎｔａｃｔ）を形成し、図１
１に示されるように、この時、コンデンサの上層電極５
６（ＦｉｅｌｄＰｌａｔｅ）が形成される。上述の第
３絶縁層６０、第２絶縁層５８、ドーピングした第２ポ
リシリコン層５６、第１絶縁層５０に対するプラズマエ
ッチングは、通常、磁場増強式活性イオン式プラズマエ
ッチングを用い、その際の反応気体は一般に、ＣＣ
ｌ_４、Ｃｌ_２、及びＨＢｒ等の気体が用いられる。

【００３７】続いて、一層の第４絶縁層６２を堆積し、
図１２に示すように、並びにプラズマエッチング技術を
用い、該第４絶縁層６２に対して単向性エッチバック
（ＡｎｉｓｏｔｒｏｐｉｃａｌＥｔｃｈｂａｃｋ）を
進行し、以て上述のビットラインコンタクト６１（Ｂｉ
ｔＬｉｎｅＣｏｎｔａｃｔ）の側壁に第４絶縁層ス
ペーサ６２Ａを形成する。図１３に示すように、該第４
絶縁層スペーサ６２Ａは上述のビットラインコンタクト
６１側壁のドーピングした第２ポリシリコン層５６を隔
絶している。上述の第４絶縁層６２は、通常、低圧化学
気相成長法を利用して形成した二酸化ケイ素とし、その
反応気体はテトラエトキシシラン（ＴｅｔｒａＥｔｈＯ
ｘｙＳｉｌａｎｅ：ＴＥＯＳ：Ｓｉ（Ｃ_２Ｈ
_５Ｏ）_４）、酸化窒素と酸素とし、反応温度は摂氏７２
０度、反応圧力は２００から３００ｍｉｌｉ−ｔｏｒｒ
で、厚さを８００オングストロームから２５００オング
ストロームの間に形成する。

【００３８】最後に、ドーピングした第３ポリシリコン
層６４と、タングステンシリサイド６６（Ｔｕｎｇｓｔ
ｅｎＳｉｌｉｃｉｄｅ：ＷＳｉ_ｘ）を堆積する。該ド
ーピングした第３ポリシリコン層６４とタングステンシ
リサイド６６をタングステンポリサイド（Ｔｕｎｇｓｔ
ｅｎＰｏｌｙｃｉｄｅ）と称する。並びにリソグラフ
ィーとプラズマエッチング技術を用い、該タングステン
ポリサイドをエッチングし、以てビットライン（Ｂｉｔ
Ｌｉｎｅ）を形成する。該ビットライン（ＢｉｔＬ
ｉｎｅ）は上述のビットラインコンタクト６１を跨過す
る。こうして図１４に示される、高キャパシタンスコン
デンサを備えた積層ＤＲＡＭが遂に完成する。

【００３９】本発明の第２実施例について、以下説明を
行う。図１５から図１７は本発明の第２実施例を説明す
るものである。

【００４０】図１１の構造を完成の後、熱酸化（Ｔｈｅ
ｒｍａｌＯｘｉｄａｔｉｏｎ）により上述のドーピン
グした第２ポリシリコン層５６とｎ＋型高度ドーピング
ドレイン４４Ｂを露出させ、以てドーピングした第２ポ
リシリコン層５６とｎ＋型高度ドーピングドレイン４４
Ｂの表面において熱二酸化ケイ素層７２Ａと７２Ｂ（Ｔ
ｈｅｒｍａｌＳｉｌｉｃｏｎＤｉｏｘｉｄｅ）を形
成する。これは図１５に示すとおりである。

【００４１】その後、プラズマエッチング技術を利用し
て単向性エッチングを行い、ｎ＋型高度ドーピングドレ
イン４４Ｂ表面の熱二酸化ケイ素層７２Ｂを除去し、ド
ーピングした第２ポリシリコン層５６表面の熱二酸化ケ
イ素層７２Ａは保留する。これは図１６に示すとおりで
ある。上述の熱二酸化ケイ素層７２Ａは上述のビットラ
インコンタクト６１側壁のドーピングした第２ポリシリ
コン層５６を隔絶する。

【００４２】最後に、一層のドーピングした第３ポリシ
リコン層７４とタングステンシリサイド７６（Ｔｕｎｇ
ｓｔｅｎＳｉｌｉｃｉｄｅ：ＷＳｉ_ｘ）を堆積する。
該ドーピングした第３ポリシリコン層７４とタングステ
ンシリサイド７６はタングステンポリサイド（Ｔｕｎｇ
ｓｔｅｎＰｏｌｙｃｉｄｅ）と称し、並びにリソグラ
フィーとプラズマエッチング技術を利用し該タングステ
ンポリサイドをエッチングし、以てビットライン（Ｂｉ
ｔＬｉｎｅ）を形成する。該ビットラインはビットラ
インコンタクト６１（ＢｉｔＬｉｎｅＣｏｎｔａｃ
ｔ）を跨過し、図１７に示すように、高キャパシタンス
コンデンサを備えた積層ＤＲＡＭが完成する。

【００４３】

【発明の効果】本発明の方法は、一つのリソグラフィー
マスクで、同時にコンデンサの上層電極（Ｆｉｅｌｄ
Ｐｌａｔｅ）とビットラインコンタクト（ＢｉｔＬｉ
ｎｅＣｏｎｔａｃｔ）とを形成することを以て、従来の
方法における、二つのリソグラフィーマスクで用いてそ
れぞれ形成したコンデンサの上層電極（ＦｉｅｌｄＰ
ｌａｔｅ）とビットラインコンタクト（ＢｉｔＬｉｎ
ｅＣｏｎｔａｃｔ）が招く設計上の重畳ルール（Ｏｖ
ｅｒｌａｐＲｕｌｅ）の制限を解消し、上層電極とビ
ットラインコンタクトの自動整列構造（Ｓｅｌｆ−Ａｌ
ｉｇｎｅｄＦｉｅｌｄＰｌａｔｅａｎｄＢｉｔ
ＬｉｎｅＣｏｎｔａｃｔ）を形成し、それによりメ
モリデバイス縮小（Ｓｈｒｉｎｋ）時に、コンデンザの
下層電極（ＳｔｏｒａｇｅＮｏｄｅ）面積を著しく増
加できるようにし、それによりコンデンサのキャパシタ
ンス（Ｃａｐａｃｉｔａｎｃｅ）を増加し、以て高集積
密度のＤＲＡＭを獲得することができる。

【図面の簡単な説明】

【図１】従来の積層ＤＲＡＭの製造プロセスを示す断面
図である。

【図２】従来の積層ＤＲＡＭの製造プロセスを示す断面
図である。

【図３】従来の積層ＤＲＡＭの製造プロセスを示す断面
図である。

【図４】従来の積層ＤＲＡＭの製造プロセスを示す断面
図である。

【図５】従来の積層ＤＲＡＭの製造プロセスを示す断面
図である。

【図６】従来の積層ＤＲＡＭの製造プロセスを示す断面
図である。

【図７】本発明の第１実施例の製造プロセスを示す断面
図である。

【図８】本発明の第１実施例の製造プロセスを示す断面
図である。

【図９】本発明の第１実施例の製造プロセスを示す断面
図である。

【図１０】本発明の第１実施例の製造プロセスを示す断
面図である。

【図１１】本発明の第１実施例の製造プロセスを示す断
面図である。

【図１２】本発明の第１実施例の製造プロセスを示す断
面図である。

【図１３】本発明の第１実施例の製造プロセスを示す断
面図である。

【図１４】本発明の第１実施例の製造プロセスを示す断
面図である。

【図１５】本発明の第２実施例の製造プロセスを示す断
面図である。

【図１６】本発明の第２実施例の製造プロセスを示す断
面図である。

【図１７】本発明の第２実施例の製造プロセスを示す断
面図である。

【符号の説明】

２・・・シリコン半導体ウエハー４・・・場酸化層６・・・ゲート酸化層８・・・ゲート極１２・・・スペーサ１３Ａ・・・ｎ⁻型軽度ドーピングソース１３Ｂ・・・ｎ⁻型軽度ドーピングドレイン１４Ａ・・・ｎ＋型高度ドーピングソース１４Ｂ・・・ｎ＋型高度ドーピングドレイン１６・・・第１絶縁層１７・・・ノードコンタクト１８・・・ドーピングした第１ポリシリコン層２０・
・・コンデンサ誘電層２２・・・ドーピングした第２ポリシリコン層２４・
・・第２絶縁層２５・・・ビットラインコンタクト２６・・・ドーピングした第３ポリシリコン層２８・・・タングステンシリサイド３０・・・ｐ型シリコン半導体ウエハー３２・・・場
酸化層３４・・・ゲート酸化層３６・・・ゲート極
（ポリシリコン）３８・・・二酸化ケイ素４２・・・スペーサ４０Ａ・・・ｎ⁻型軽度ドーピングソース４０Ｂ・・・ｎ⁻型軽度ドーピングドレイン４４Ａ・・・ｎ＋型高度ドーピングソース４４Ｂ・・・ｎ＋型高度ドーピングドレイン５０・・・第１絶縁層５１・・・ノードコンタクト５２・・・ドーピングした第１ポリシリコン層（コンデ
ンサの下層電極）５４・・・コンデンサ誘電層５６・・・ドーピングした第２ポリシリコン層（コンデ
ンサの上層電極）５８・・・第２絶縁層６０・・・第３絶縁層６１・・・ビットラインコンタクト６２・・・第４絶
縁層６２Ａ・・・第４絶縁層スペーサ６４・・・ドーピングした第３ポリシリコン層６６・・・タングステンシリサイド７２Ａ、７２Ｂ・・・熱二酸化ケイ素層７４・・・ドーピングした第３ポリシリコン層７６・・・タングステンシリサイド

Claims

【特許請求の範囲】

【請求項１】一種のＤＲＡＭの製造方法であり、シリコン半導体ウエハー上に、ソースとドレインを有す
るトランジスタと、ワードライン（ＷｏｒｄＬｉｎ
ｅ）とを形成するステップ、第１絶縁層を形成し、該第１絶縁層に対し、リソグラフ
ィーとプラズマエッチング技術を利用しエッチングを行
い、コンデンサの下層電極（ＳｔｏｒａｇｅＮｏｄｅ）
が後にそれを経てトランジスタと電気的接触をすること
となるノードコンタクト（ＮｏｄｅＣｏｎｔａｃｔ）
を形成するステップ、第１ポリシリコン層を上記ノードコンタクトを跨過する
よう堆積し、該第１ポリシリコン層に対し、リソグラフ
ィーとプラズマエッチング技術を用いエッチングを行
い、コンデンサの下層電極（ＳｔｏｒａｇｅＮｏｄ
ｅ）を形成するステップ、上述のコンデンサの下層電極の表面にコンデンサ誘電層
（ＣａｐａｃｉｔｏｒＤｉｅｌｅｃｔｒｉｃ）、第２ポ
リシリコン層、第２絶縁層と第３絶縁層を堆積するステ
ップ、リソグラフィーとプラズマエッチング技術を用い、上述
の第３絶縁層、第２絶縁層、第２ポリシリコン層、第１
絶縁層をエッチングし、該エッチングが上述のドレイン
表面で終止することを以て、ビットラインコンタクト
（ＢｉｔＬｉｎｅＣｏｎｔａｃｔ）とコンデンサの
上層電極（ＦｉｅｌｄＰｌａｔｅ）を形成するステッ
プ、第４絶縁層を堆積し、エッチング技術を用いて該第４絶
縁層に対して単向性エッチバック（Ａｎｉｓｏｔｒｏｐ
ｉｃａｌＥｔｃｈｂａｃｋ）を進行することを以て、
上述のビットラインコンタクトの側壁に第４絶縁層スペ
ーサを形成し、該第４絶縁層スペーサでビットラインコ
ンタクト側壁の上述の第２ポリシリコン層を隔絶するス
テップ、導電層（Ｃｏｎｄｕｃｔｏｒ）を堆積し、リソグラフィ
ーとプラズマエッチング技術を用いて、該導電層をエッ
チングすることを以て、ビットライン（ＢｉｔＬｉｎ
ｅ）を形成し、該ビットラインに上記ビットラインコン
タクトを跨過させるステップ、以上のステップよりなる、自動整列電極を有するＤＲＡ
Ｍの製造方法。
【請求項２】請求項１の自動整列電極を有するＤＲＡ
Ｍの製造方法で、その中、上述のトランジスタは、ゲー
ト酸化層、ゲート極、スペーサ、及びソースとドレイン
を有するものとする、製造方法。
【請求項３】請求項１の自動整列電極を有するＤＲＡ
Ｍの製造方法で、その中、シリコン半導体ウエハーは、
トランジスタ以外の電気デバイスを備えたものとする、
製造方法。
【請求項４】請求項１の自動整列電極を有するＤＲＡ
Ｍの製造方法で、その中、第１絶縁層は二酸化ケイ素
（ＳｉｌｉｃｏｎＤｉｏｘｉｄｅ）で組成され、厚さ
は１０００から２０００オングストロームの間とする、
製造方法。
【請求項５】請求項１の自動整列電極を有するＤＲＡ
Ｍの製造方法で、その中、第２絶縁層は二酸化ケイ素
（ＳｉｌｉｃｏｎＤｉｏｘｉｄｅ）で組成され、厚さ
は５００から１５００オングストロームの間とする、製
造方法。
【請求項６】請求項１の自動整列電極を有するＤＲＡ
Ｍの製造方法で、その中、第３絶縁層は二酸化ケイ素
（ＳｉｌｉｃｏｎＤｉｏｘｉｄｅ）で組成され、厚さ
は４０００から１００００オングストロームの間とす
る、製造方法。
【請求項７】請求項１の自動整列電極を有するＤＲＡ
Ｍの製造方法で、その中、第３絶縁層は二酸化ケイ素
（ＳｉｌｉｃｏｎＤｉｏｘｉｄｅ）或いは窒化ケイ素
（ＳｉｌｉｃｏｎＮｉｔｒｉｄｅ）で組成され、厚さ
は８００から２５００オングストロームの間とする、製
造方法。
【請求項８】請求項１の自動整列電極を有するＤＲＡ
Ｍの製造方法で、その中、第１ポリシリコン層は化学気
相成長法で形成し、その厚さは３０００から７０００オ
ングストロームの間とする、製造方法。
【請求項９】請求項１の自動整列電極を有するＤＲＡ
Ｍの製造方法で、その中、第２ポリシリコン層は化学気
相成長法で形成し、その厚さは１０００から３０００オ
ングストロームの間とする、製造方法。
【請求項１０】請求項１の自動整列電極を有するＤＲ
ＡＭの製造方法で、その中、単向性エッチバックは、磁
場増強式活性イオン式プラズマエッチング（Ｍａｇｎｅ
ｔｉｃＥｎｈａｎｃｅｄＲｅａｃｔｉｖｅＩｏｎ
ｅｔｃｈｉｎｇ：ＭＥＲＩＥ）或いは電子旋回式共
振プラズマエッチング（ＥｌｅｃｔｒｏｎＣｙｃｌｏ
ｔｒｏｎＲｅｓｏｎａｎｃｅ：ＥＣＲ）或いは伝統
的な活性イオン式プラズマエッチング（Ｒｅａｃｔｉｖ
ｅＩｏｎＥｔｃｈｉｎｇ）或いはこれらに類するエ
ッチング技術を指すものとする、製造方法。
【請求項１１】請求項１の自動整列電極を有するＤＲ
ＡＭの製造方法で、その中、コンデンサ誘電層はオキシ
ニトライド（Ｏｘｙｎｉｔｒｉｄｅ）シリコン、窒化ケ
イ素と二窒化ケイ素より組成されるか、或いは、Ｔａ_２
Ｏ_５で組成されるものとする、製造方法。
【請求項１２】一種のＤＲＡＭの製造方法であり、シリコン半導体ウエハー上に、ソースとドレインを有す
るトランジスタと、ワードライン（ＷｏｒｄＬｉｎ
ｅ）とを形成するステップ、第１絶縁層を形成し、該第１絶縁層に対し、リソグラフ
ィーとプラズマエッチング技術を利用しエッチングを行
い、コンデンサの下層電極（ＳｔｏｒａｇｅＮｏｄｅ）
が後にそれを経てトランジスタと電気的接触をすること
となるノードコンタクト（ＮｏｄｅＣｏｎｔａｃｔ）
を形成するステップ、第１ポリシリコン層を上記ノードコンタクトを跨過する
よう堆積し、該第１ポリシリコン層に対し、リソグラフ
ィーとプラズマエッチング技術を用いエッチングを行
い、コンデンサの下層電極（ＳｔｏｒａｇｅＮｏｄ
ｅ）を形成するステップ、上述のコンデンサの下層電極の表面にコンデンサ誘電層
（ＣａｐａｃｉｔｏｒＤｉｅｌｅｃｔｒｉｃ）、第２ポ
リシリコン層、第２絶縁層と第３絶縁層を堆積するステ
ップ、リソグラフィーとプラズマエッチング技術を用い、上述
の第３絶縁層、第２絶縁層、第２ポリシリコン層、第１
絶縁層をエッチングし、該エッチングが上述のドレイン
表面で終止することを以て、ビットラインコンタクト
（ＢｉｔＬｉｎｅＣｏｎｔａｃｔ）とコンデンサの
上層電極（ＦｉｅｌｄＰｌａｔｅ）を形成するステッ
プ、露出した上述の第２ポリシリコン層を熱酸化し、第２ポ
リシリコン層とドレイン表面に熱二酸化ケイ素層（Ｔｈ
ｅｒｍａｌＳｉｌｉｃｏｎＤｉｏｘｉｄｅ）を形成
するステップ、リソグラフィーとプラズマエッチング技術を用い、ドレ
イン表面の熱二酸化ケイ素層を単向的に除去し、第２ポ
リシリコン層表面の熱二酸化ケイ素層は保留し、保留し
た熱二酸化ケイ素層で上述のビットラインコンタクト側
壁の第２ポリシリコン層を隔絶するステップ、導電層（Ｃｏｎｄｕｃｔｏｒ）を堆積し、リソグラフィ
ーとプラズマエッチング技術を用いて、該導電層をエッ
チングすることを以て、ビットライン（ＢｉｔＬｉｎ
ｅ）を形成し、該ビットラインに上記ビットラインコン
タクトを跨過させるステップ、以上のステップよりなる、自動整列電極を有するＤＲＡ
Ｍの製造方法。
【請求項１３】一種のＤＲＡＭの製造方法であり、半導体ウエハー上に、ソースとドレインを有するトラン
ジスタと、ワードライン（ＷｏｒｄＬｉｎｅ）とを形
成するステップ、第１絶縁層を形成し、該第１絶縁層に対し、リソグラフ
ィーとプラズマエッチング技術を利用しエッチングを行
い、コンデンサの下層電極（ＳｔｏｒａｇｅＮｏｄｅ）
が後にそれを経てトランジスタと電気的接触をすること
となるノードコンタクト（ＮｏｄｅＣｏｎｔａｃｔ）
を形成するステップ、第１導電層を上記ノードコンタクトを跨過するよう堆積
し、該第１導電層に対し、リソグラフィーとプラズマエ
ッチング技術を用いエッチングを行い、コンデンサの下
層電極（ＳｔｏｒａｇｅＮｏｄｅ）を形成するステッ
プ、上述のコンデンサの下層電極の表面にコンデンサ誘電層
（ＣａｐａｃｉｔｏｒＤｉｅｌｅｃｔｒｉｃ）、第２導
電層、第２絶縁層と第３絶縁層を堆積するステップ、リソグラフィーとプラズマエッチング技術を用い、上述
の第３絶縁層、第２絶縁層、第２導電層、第１絶縁層を
エッチングし、該エッチングが上述のドレイン表面で終
止することを以て、ビットラインコンタクト（Ｂｉｔ
ＬｉｎｅＣｏｎｔａｃｔ）とコンデンサの上層電極
（ＦｉｅｌｄＰｌａｔｅ）を形成するステップ、露出した上述の第２導電層を熱酸化し、第２導電層とド
レイン表面に酸化層を形成するステップ、リソグラフィーとプラズマエッチング技術を用い、ドレ
イン表面の酸化層を単向的に除去し、第２導電層表面の
酸化層は保留し、保留した酸化層で上述のビットライン
コンタクト側壁の第２導電層を隔絶するステップ、第３導電層を堆積し、リソグラフィーとプラズマエッチ
ング技術を用いて、該第３導電層をエッチングすること
を以て、上記ビットラインコンタクトを跨過するビット
ライン（ＢｉｔＬｉｎｅ）を形成するステップ、以上のステップよりなる、自動整列電極を有するＤＲＡ
Ｍの製造方法。
【請求項１４】請求項１３の自動整列電極を有するＤ
ＲＡＭの製造方法で、その中、半導体ウエハーにはトラ
ンジスタ以外の電気的デバイスが含まれるものとする、
製造方法。