JPS63237471A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （ｙｌＬ業上の利用分野） この発明はバイポーラトランジスタの製造方法に係わり
、特にコレクタ領域の横方向への広がりを抑える方法に
関する。

（従来の技術） 従来、半導体装置、特にＮＰＮ型の高性能バイポーラト
ランジスタ装置では、コレクタ抵抗を下げるために、ま
ず基板表面の所望の場所に選択的に例えばアンチモン（
ｓｂ）を用いてＮ導層３０２を形成し、その後、全面に
例えば５ＸＩＯ”■−３程度の不純物濃度をもつＮ型エ
ピタキシャル層３０３を例えば２４５μｓ形成し、この
エピタキシャル層の中にバイポーラトランジスタを作製
していた（第３図）。

このとき、最初に形成したＮ導層３０２からエピタキシ
ャル層中に外方拡散がおこり、これがベース領域の不純
物層と重なり合うと、接合耐圧の劣化等のバイポーラト
ランジスタ特性の劣化が発生していた。このため、エピ
タキシャル層の膜層は約２．５μｓ程度必要であった。

この様な構造のとき、コレクタ抵抗を下げるためには、
エピタキシャル層３０３の表面から深い所にあるＮ導層
（３０２）へ抵抗の小さいＮ導層３０８で電気的に接合
させる必要がある。従来は、Ｎ＋層を例えばイオン注入
法で形成し、熱拡散により拡散させ、深いＮ導層３０２
と電気的に接続する深いＮ十型拡散層３０８を用いてい
た。

しかしながら、かかる方法をますます微細化、高密度化
が進むバイポーラ集積回路に用いるには不利であった。

それは、深いＮ導波散層３０８は横力向へも同時に拡散
し、その分の面積が増加するからである。また、２ｐ程
度の深いＮ導波散層３０８を形成するには、長時間の熱
工程が必要であり、これは増々埋込みＮ導層３０２の外
方拡散と他の不純物層のプロファイル劣化を引きおこす
原因となる。

（発明が解決しようとする問題点） 以上のように、従来提案されている深いＮ導波散層を用
いたコレクタ抵抗減少法は、Ｎ導波散層の横方向への広
がりと、長時間にわたる熱工程が他の不純物分布に与え
る影響が大きく、微細化。

高性能化が十分にできないという問題があった。

本発明の目的は、Ｎ÷コレクタ拡散層の横方向への広が
りを抑え、微細化に有利なバイポーラトランジスタのコ
レクタ領域の形成法を提供するものである。

〔発明の構成〕

（問題点を解決するための手段） 本発明にかかるバイポーラトランジスタはコレクタ領域
に溝を掘り、溝の側面は絶縁膜でおおわれており、他の
シリコン基板と分離されているが、埋込まれた一Ｎ導層
と溝の中に埋込まれたＮ÷型多結晶シリコン層とが溝の
底部で電気的に接続されていることを特徴とする。

また、本発明の製造方法は、コレクタ領域に基板中の高
濃度不純物理め込み層に達する様に溝を形成する工程、
溝の側面にのみ絶縁膜を形成し。

溝の底部は基板を露出させる工程、溝の底部で高濃度不
純物理込み層と溝の中に埋込んだ導電性膜を電気的に接
続する工程を含むことを特徴とする。

（作　用） 本発明のコレクタ形成法では、埋込みＮ導層が深くても
横方向へは不純物の拡散はおこらないためコレクタ領域
を小さくできバイポーラトランジスタの微細化を達成で
きる。

また本発明の方法では、不純物をドープした多結晶シリ
コンを溝に埋め込んで用いるため抵抗が小さく、コレク
タ抵抗を小さく出来、バイポーラトランジスタの性能を
大幅に向上できる。

また本発明の方法では、コレクタ領域を小さくできるた
め、コレクタとベース間、等の容量を小さく抑えること
ができ、バイポーラトランジスタの高速化にも著しい効
果がある。

（実施例） １１災欠班 以下本発明の詳細な説明する。

第１図は１本発明の一実施例を示すＮＰＮ型バイポーラ
トランジスタの断面図である。第２図（ａ）〜（ｄ）は
、第１図の製造工程断面図である。まず例えば６〜８Ω
・〔のＰ型（１００）基板（１，０１）の所望の場所に
選択的に例えばアンチモン（ｓｂ）を用いてＮ十不純物
層（１０２）を形成する。次に全面に例えば５　Ｘ　１
０”　ｃｎ−”程度の不純物濃度をもつＮ型のエピタキ
シャル層（１０３）を例えば１．５μｓ程度全面に形成
する６次に選択酸化法を用いて素子間分離の為の厚い酸
化膜（１０４）を形成する。さらに、所望の領域に例え
ばボロン（Ｂ）等のイオン注入を行ないＰ型のＩ　Ｘ　
１０”　ａｓ−’程度の不純物濃度をもつベース領域（
１０５）を形成する。さらに、全面に例えばＣＶＤ法に
より酸化Ｉｔ！！　（１０６）を堆積し、通常の写真食
刻法により所望の形状に加工し、選択的にシリコン基板
を露出させる１次に、前記酸化膜（１０６）をマスクに
して、シリコン基板を例えばＣＢｒＦ、ガスを含む雰囲
気の反応性イオンエツチング法（ＲＩＥ法）で異方性的
にエツチングし、Ｎ＋埋込み層（１０２）に達するよう
に例えば約２ｐ程度の溝（１０７）を形成する。この後
、全面に例えばＣＶＤ法により酸化膜（１０８）を例え
ば１０００人程度堆積する（第２図（ａ））。

次に、全面をフレオン素のガスを含む雰囲気で異方性的
にエツチングし、溝（１０７）の底面の酸化ＩＩＩ（１
０８）を除去し、シリコンを露出させる。このとき溝（
１０７）の側面は前記酸化膜（１０８）でおおわれてい
る、その後、溝底部の露出したシリコン基板を例えばＲ
ＩＥ法により異方性的にエツチングしＮ十埋込み層（１
０２）と溝との境界面を増やす。（１０９）は追加エツ
チング領域である。（第２図（ｂ））。溝の寸法が大き
ければ前記追加エツチングの工程は省略しても良い。

次に第２図（ｃ）に示すように、まず例えばリン（Ｐ）
を含んだ多結晶シリコン（１１０）も全面に堆積し。

例えば１０００℃、Ｎ２中で約３０分熱処理することに
より溝の下部でＮ十埋込み層（１０２）中へ多結晶シリ
コンからリンの拡散を行い、電気的に接続する。

次に、この多結晶シリコン膜（１１０）を所望の環状に
加工しコレクタ引出し電極とする。このようにすると、
Ｎ十埋込み層（１０２）とシリコン基板表面で、低抵抗
でかつ小さな面積で、コンタクトを取れるようになる。

次に、層間絶＃膜（１１１）を形成した後、エミッタ領
域のシリコン基板を露出させ、例えばＡｓをドープした
多結晶シリコンを堆積し例えば、０５０℃、Ｎ２　中で
２０分間熱処理し、所望の形状に加工する事によって、
エミッタ拡散層（１１４）、エミッタ電１４（１１２）
を形成する。さらに層間絶縁膜（１１３）を例えば熱酸
化により形成する。

次に第２図（ｄ）に示すように通常のバイポーラ型トラ
ンジスタの製造工程に従い、外部ベース不純物層（１１
６）を形成し、層間絶縁Ｂ（１１５）にコンタクトホー
ルを開けて各電極を金属配線（ｔ　１７）で形成しバイ
ポーラ型トランジスタが完成する。

この実施例によれば、コレクタ領域の不純物拡散が横方
向へおこらないためコレクタ領域を小さな面積で実現で
き、バイポーラトランジスタの微細化を達成でき高集積
化に適した構造となっている。

また、この実施例によれば、不純物をドープした多結晶
シリコンを溝に埋め込んで用いるため。

埋込みＮ導層と低抵抗でコンタクト出来、コレクタ抵抗
を小さくでき、バイポーラトランジスタの性能を大幅に
向上できる。

またこの実施例によれば、コレクタ領域を小さくでき、
かつ溝・の側面を酸化膜でおおっているため、コレクタ
とベース間などの容量を小さく抑えることができ、バイ
ポーラトランジスタの高速化に著しい効果がある。

この発明は上記実施例に限られない６例えば、上記実施
例では、ｎｐｎバイポーラトランジスタに適用した例に
ついて説明したが、ｐｎｐバイポーラトランジスタなど
にも同様に適用できる。

（以上、特許請求の範囲第１項〜第４項）工又立免１ 本発明は高速バイポーラトランジスタの製造方法に関す
る。

高速動作を行うためのバイポーラ・トランジスタは、■
垂直方向の接合構造を浅く形成する、■埋込酸化膜、ト
レンチ構造等を用いて基板−コレクタ間容量を低減する
。■微細リソグラフィ技術と自己整合技術を用いて、ベ
ース−コレクタ間、ベース−エミッタ間の寄性容量の低
減化とベース抵抗の低減化を図ることで性能向上を達成
して来ている。

第８図は、特公昭５９−２１８７で述べられている構造
をバイポーラトランジスタに応用した例の工程断面図で
ある。

以下、この第８図の工程断面図に従って従来例の説明を
行う。まずＰ型シリコン基板５０１上にＮ＋Ｍ５０２を
形成し、次にエピタキシャル成長法を用い基板５０１上
及びＮ÷層５０２上にｎタイプのエピタキシャル層５０
３を成長させる０次に素子分離領域に厚い酸化膜Ｍ５０
４を形成し、ＮＰＮトランジスタのベース領域に２層５
０５及びコレクタ領域にＮ÷層５０６をそれぞれ選択的
にイオン注入法を用いて形成する０次にベース領域の基
板を露出させた後。

全面にＰ型不純物をドープした多結晶シリコンＩｌ々５
０７を堆積し、その後５ｉｎ２膜５０８を全面に例えば
ＣＶＤ法を用いて堆積する。

次に、通常のレジスト工程を用いてＳｉｎ、膜５０８及
び多結晶シリコン膜５０７を所望の形状に加工し、ベー
ス引き出し電極５０７を形成する。このとき図より明ら
かなように多結晶シリコン［１１５０７上にはＳｉｎ、
膜５０８が存在している。さらに、全面に例えば（Ｖｆ
）法により約３０００人（７）　５ｉｎｔ膜５０９を堆
積する（第８図（ａ））。

次に、全面をＲＩＥ等の異方性ドライエツチングすると
、第８図（ｂ）に示すようにベース引き出し電極５０７
の側壁にＳｉＯ，ｒＩＡ５０９が残置される。このとき
エミッタ領域の基板表面に５ｉｏ２膜５０９が残らない
ように多少オーバエツチングし、基板表面を露出させる
。このとき、コレクタ領域の基板表面も露出するように
エツチング時間を調節する。

次に全面に例えばヒ！（＾Ｓ）をドープしたＮ導条結晶
シリコン５１０を堆積する。この後、例えば９００℃、
Ｎ２中で３０分程度の熱処理を行い、エミッタ拡散層５
１１及びベースコンタクト領域のＰ導波散層５１２を形
成する。それぞれの拡散層はともにそれぞれの多結晶シ
リコン５１０．５０７を拡散源としている。さらに通常
のレジスト工程を例えばＲＩＥを用いたエツチング工程
を行うことによりエミッタ電極５１０１．コレクタ電極
５１０□を形成する（第８図（Ｃ））。

最後に、第８図（ｄ）に示したように、全面にパッシベ
ーション用のＳｉＯ□膜５１膜製１３し、コンタクトホ
ールを開口した後、ＡＱ等の金属配線５１４を形成し、
保護膜（図示せず）によって全面を覆い。

半導体装置を完成させることができる。以上のように、
ベース引き出し電極の多結晶シリコンの側壁に酸化膜層
を形成し、この酸化膜層による分離層が自己整合により
エミッタとベース取り出しの多結晶シリコンとのサブミ
クロン・オーダーの分離を行うことで、ベース抵抗の低
減化を達成している。これによりトランジスタの高速化
を達成している。

しかし、この方法では、第８図（ａ）に示す工程時に、
すなわち、ベース引き出し多結晶シリコン５０７の加工
時にエミッタ・ベース活性領域がＣＱ□等のガスによる
ドライエツチング雰囲気にさらされ、また多結晶シリコ
ン５０７と基板シリコン領域５０５のエツチング選択性
が取りにくいために、基板表面がダメージ（損傷）を受
ける事になる。また、第８図（ｂ）に示す工程時にもエ
ミッタ活性領域がＣ［？４等のガスによるイオン損傷を
受ける。すなわち、ベース取り出し電極５０７の側壁に
酸化膜５０９を残置するときに、確実にエミッタ領域の
酸化膜を除去するためにＲＩＥによるオーバーエツチン
グを行うからである。これらは、異方性ドライエツチン
グの選択性の向上と製造方法工程におけるエツチング終
点検出が非常に困難であるという事に起因した大きな間
層である。

以上のように、従来提案されているベース引き出し電極
型のトランジスタの１２造工程にはベース引き出し電極
の多結晶シリコンの加工時に多結晶シリコンと基板の昨
結晶シリコンの間で異方性ドライエツチングの選択性を
持たせることが困難のため、基板シリコンのベース、エ
ミッタ活性領域もエツチングされエツチングダメージに
よりトランジスタ特性を劣化させる、さらに、ベース引
き出し電極の側壁に酸化膜を残す際にエミッタ活性領域
に酸化膜を残さないように異方性ドライエツチングを行
うため、やはりエミッタ活性領域の基板シリコンがオー
バーエツチング時にイオンダメージを受はトランジスタ
特性を劣化させる、という２つの問題があった。

本発明の目的は、ベース引き出し電極の多結晶シリコン
の加工時に基板の単結晶シリコンがエツチングダメージ
を受けないで、かつ、エミッタとベース電極の絶縁層を
形成する際にエミッタ領域の基板シリコンがエツチング
ダメージを受けることがない半導体装置の製造方法を提
供することにある。

本発明の製造方法は、酸化膜で分離されたベース、エミ
ッタ領域に酸化膜と窒化膜を形成し、少なくともベース
、エミッタ活性領域及びコレクタ電極領域をのぞいて、
酸化膜と窒化膜を除去し、ベース引き出し電極領域のシ
リコン基板を露出させる６次に、全面にベース引き出し
電極となるＰ型不純物をドープした多結晶シリコン膜を
堆積し、所望の形状に加工する。このとき、ベース引き
出し電極の多結晶シリコン膜のバタンエッヂは必ず絶縁
膜上すなわち、分離用の酸化膜か窒化膜の上にある０次
に全面の酸化を行い、多結晶シリコン膜の周囲を酸化膜
でおおう、このとき、エミッタ活性領域は耐酸化性の窒
化膜でおおわれているため酸化されない。次にこの窒化
膜、その下の酸化膜と順次エツチング除去し、エミッタ
活性領域の基板シリコン表面を露出させる。この一連の
エツチングはマスク工程を使わずにできる。さらに、全
面にＮ型不純物をドープした多結晶シリコン膜を堆積し
、熱処理を行うことにより、エミッタ拡散層を形成する
。同時に゛ベース引き出し電極の多結晶シリコンからも
Ｐ型不純物を拡散しベース抵抗を低下させる。

本発明の方法によれば、ベース取り出し電極の多結晶シ
リコン膜をエツチングする際にベース、エミッタ、コレ
クタ領域でエツチング雰囲気にさらされることがない、
また、エツチング時には。

下地は全て絶縁膜となっているため１例えばＲＩＥ等に
よるエツチング選択比を大きく取ることが可能である。

このため、ベース、エミッタ活性領域及びコレクタ電極
領域は、異方性ドライエツチングのプラズマ雰囲気にさ
らされることはなくエツチング時に損傷を受けない。

また、コレクタ及びエミッタ領域に残置した窒化膜をマ
スクにベース引き出し多結晶シリコンを選択酸化するこ
とにより、ベース引き出し多結晶シリコンとエミッタの
開口幅を自己整合により決めることができるし、このエ
ミッタ開口幅を異方性ドライエツチング等を使わずに小
さくできるため、エミッタ活性領域の損傷をなくせて、
後の熱拡散工程での異常拡散現像を抑えることができる
。

このため、急峻なエミッタプロファイルを制御性良く実
現でき、バイポーラトランジスタの特性の向上が図れる
。

以下、本発明の一実施例を第４図に示した工程断面図を
用いて説明する。尚、本発明にて説明する具体的な実施
例はバイポーラ型のｎｐｎ　トランジスタに適用したも
のである。

まずＰ型シリコン基板１０１にＮ＋層１０２を形成する
。このＮ÷層１０２は、Ｎ÷埋込み層と呼ばれているも
のであり、コレクタの帯性抵抗を低減するために形成さ
れ、その形成には例えばアンチモン等のｎ型の不純物を
熱拡散法にて導入する方法か、あるいは、イオン注入法
を用いても方法が良く使われている。このＮ中層１０２
は、リソグラフィ技術を用いて将来ｎｐｎトランジスタ
が形成される下に選択的に形成される。次にエピタキシ
ャル成長法を用い、基板１０１及びＮ中層１０２の上に
Ｎ型のエピタキシャル層１０３を例えば１〜２ｔｍ程度
成長させる。これらのプロセスは例えばＮＰＮバイポー
ラトランジスタにおいては標準のプロセスである。

その後素子分離工程になるが、これには、ＰＮ接合を逆
バイアスにしたり、部分的な誘電体分離または、完全な
ｍ電体分離が用いられる。本発明による実施例では、エ
ミッタ、ベース、コレクタ間の素子分離に埋込み酸化を
用いたものを例にとり説明するが、トランジスタ毎の分
離については特に触れない。深い溝を用いても良いし、
ＰＮ接合を用いても良く、種々に変形してトランジスタ
間の分離を行って良い。すなわちエピタキシャル層１０
３に例えば０　、７７ａ＋程度の溝を掘り、酸化膜１０
４を埋込み、ベース、エミッタ領域と、コレクタ電極取
り出し領域の分離を行う。この後例えばＣＶＤ法により
酸化膜１０５を５００人〜１００ＯＡ程度堆積する。

またこれを熱酸化で形成しても良い。なお、コレクタ取
り出し領域には、コレクタ寄性抵抗を低減させるため、
リングラフィ技術を用いて選択的にｎ型不純物層１０６
を例えばｌ　Ｘ　１０”　ａｍ−３程度導入しておく。

導入は、素子分離前にイオン注入法等によっても良いし
、素子分離後に行っても良い。

また、エミッタベース領域にも同様にリングラフィ技術
を用いてあらかじめＰ型不純物層１０７を形成しておく
。これには、イオン注入法等を用い、例えばボロン等の
Ｐ型不純物を加速電圧５０ＫｅＶ、ドーズ量ｌＸ１０１
４０−２程度注入する。これは、酸化膜１０５を通して
イオン注入を行っても良いし、シリコン表面を露出させ
てからイオン注入を行っても良い。これにより活性ベー
スＭ　１０７を形成する。この後、酸化膜１０５上の全
面に例えば耐酸化性の絶縁膜として窒化膜１０８を例え
ばＣＶＤ法により約１５００人程度堆積する。（第４図
（ａ））。

次に第４図（ｂ）に示すように少なくともコレクタ電極
取り出し領域及び、エミッタ電極領域を含む領域の酸化
膜１０５．及び窒化膜１０８を残して、エツチング除去
する。これには通常のリングラフィ技術を用いて例えば
レジストをマスクに例えば窒化膜１０８は例えばＣＨＦ
ａ　＋　０２ガスを用いた異方性ドライエツチング（Ｒ
ＩＥ）を使い、その後、フッ化アンモニウム液を用いて
酸化膜をエツチング除去する。このようにする事によっ
て基板シリコンにエツチング時のダメージを与えずに基
板シリコン表面を露出させることができる。また窒化膜
１０８や酸化ＩＰ！！　１０５のような絶縁膜層と単結
晶シリコンはエツチング時の選択比が取りやすく、全部
異方性エツチングを用いてエツチングした場合でも基板
シリコンにオーバーエツチング時の基板損傷は少なくて
すむ。その後、全面に例えばＰ型不純物としてボロン（
Ｂ＋）を例えばＩ　Ｘ　１０”　ａｍ−”ドープした多
結晶シリコン膜１０９を例えば約４０００堆積度堆積す
る。この後、例えば通常のリングラフィ技術を用いて所
望のレジストパターンを形成し、例えばＣＣＱ、ガスを
用いたＲｉＥ法を用いて、ベース引き出し電極の多結晶
シリコン膜１０９を加工する。

多結晶シリコン膜１０９の加工エッヂは全て絶縁膜層の
上に存在し、エツチング時の選択比を例えば５以上に大
きく実現できるため、エツチング時に基板シリコン、特
にエミッタ領域がエツチング雰囲気にさらされることは
ない。このとき、少なくともエミッタ領域とコレクタ電
極取り出し領域の上には、酸化膜１０５、および窒化膜
１０８が十分な厚さで残っている様に膜厚等の条件を設
定することは重要なことである。

次に第４図（ｃ）に示すように、例えば８５０℃で酸素
と水素を含んだいわゆるウェット酸化を行い、ベース引
き出し電極を約１５００人の酸化１１５！１１０でおお
う。しかし、このとき、耐酸化性の絶縁膜すなわち窒化
膜でおおわれたコレクタ電極取り出し領域とエミッタ電
極領域は酸化が進行しない。

この後第４図（ｄ）に示すように、例えばＣＦ４等のガ
スを含む等方性ドライエツチングで窒化膜１０８を除去
する。下地の酸化膜１０５に対してエツチング選択比の
ある方法が望ましい。次に例えばフッ化アンモニウム液
を用いて酸化膜１０５のエツチング除去を行う。このと
き多結晶シリコン膜１０９をおおうように形成された酸
化膜１１０も同時にエツチングされるが、酸化膜１０５
とくらべ膜厚が厚いので、十分な膜厚が多結晶シリコン
膜１０９のまわりには残ることになる。このようにして
エミッタ領域のシリコン表面と、コレクタ電極取り出し
領域のシリコン表面を露出させた後、全面に例えばヒ素
（Ａｓ）等のＮ型不純物をドープした多結晶シリコンｇ
　１１２を約４０００堆積度堆積する。この後。

例えば９００℃、　６０分程度、窒素ガス中でア二一ル
を行い、ボロンをドープしたＰ増多結晶シリコン膜１０
９とヒ素をドープしたＮ型多結晶シリコン膜１１２から
拡散を行う、エミッタ領域上のＮ型多結晶シリコン膜１
１２からのＮ型拡散層１１３はエミッタ拡散層となる。

この方法でエミッタ拡散層を形成すると、エミッタ領域
のシリコン基板に例えばエミッタ領域上の酸化膜等を除
去するときのエツチング損傷等がないため、エミッタ拡
散時に不純物の拡散係数が異なるなどの異常拡散がおこ
りにくくなり、良好なプロファイルエミッタ不純物層を
形成することが可能となる。この後、通常のりソグラフ
ィ技術を用い、エミッタ、及びコレクタ電極上にのみ多
結晶シリコン膜１１２を残す、ここでは、多結晶シリコ
ン膜１１２を加工する前に熱処理（アニール）により不
純物拡散を行ったが、加工した後でも良い。最後に第４
図（ｅ）に示したように、全面に例えば酸化膜や窒化膜
等の絶縁膜１１４をＣＶＤ法を用い堆積させ、ＡＱ−３
ｉ、ＡＱ−５ｉ−Ｃｕ等の配線金属１１５との接触を取
るための窓をリソグラフィ技術を用い開口し、金属配線
１１５を形成した後、保護膜（図示せず）によって全面
をおおい半導体装置を形成する。

第４図の実施例では、絶縁Ｍ　１１４を堆積する前に多
結晶シリコン＠　１０９上に成長させた酸化ＩＩＩ　２
１０を取りのぞいていない、これは下地との選択性の良
い異方性ドライエツチングを仮定しているためだが、も
し、ベース電極、コレクタ電極、エミッタ電極上の絶縁
膜厚を一定にしておくためには。

絶縁膜１１４を堆積する前に酸化膜１１０を部分的に取
り除いておけば良い、その実施例を第５図に示す。

酸化［１２１０は、エミッタ電極２１２をマスクにして
選択除去される。この実施例の方法を取れば、絶縁１１
Ｉ２１４に配線金属２１５との接触を取る窓を開口する
ときにエミッタ電極、コレクタ電極、ベース電極上の絶
縁膜層の厚さがそろう事になり、製品の歩留りが向上す
る。。

本発明による第４図、第５図の実施例では、素子分離に
埋込酸化膜を用いた実施例を説明した。

以下に他の素子分離法を用いた場合の本発明の実施例を
示す。

第６図に浅い溝と深い溝の２種類の深さの溝による本発
明の実施例の断面構造を示す。Ｐタイプの基板３０１に
コレクタ寄性抵抗を低減するための高濃度Ｎ型層３０２
を基板全面に形成し、その上にエピタキシャル法を用い
てｎ型層３０３を形成する。

例えば酸化膜を介して多結晶シリコンを埋め込んだ浅い
溝３０４．によりベース領域とコレクタ電極を分離し、
深い溝３０４．により素子の分離を行う、コレクタ電極
には、コレクタ寄性抵抗を低減するための高濃度のＮ型
不純物層３０６を形成している。

後の工程は第４図に示した実施例と同様である。

第７図に溝掘り分離と選択酸化法を並用し、素子分離を
行った本発明の実施例の断面構造を示す。

Ｐタイプの基板４０１全面にコレクタ寄性抵抗を低減す
るため高濃度のＮ型層４０２を形成し、エピタキシャル
成長によりＮ型の単結晶シリコン層４０３を形成する。

選択酸化法により例えば約７０００Ａ８度の酸化膜４０
４によりベース領域とコレクタｔ！！横領域を分離する
。また選択酸化後に酸化ＩＩＩ　４０４の領域内にリソ
グラフィ技術とＲＩＥ等の異方性ドライエッチーング技
術を用いて基板シリコンに埋込みＮ＋層４０２より深い
溝を掘り、酸化膜を介して多結晶シリコンを埋め込み、
素子分離の溝４０５とする。後の工程は、第４図の実施
例と同様である。

尚１以上の実施例において多結晶シリコン膜への不純物
ドープは膜形成後でも膜形成中でもよい。

また、多結晶シリコン１０９．１１２の表面にＭｏＳｉ
、　、Ｔｉ５１□、　ｖＳｉ、等の金属を形成しておい
たものを図中の層１０９，１１２として用いることも可
能である。

以上述べたように本発明によれば。

ベース引き出し電極の多結晶シリコン膜の加工時にエミ
ッタ、ベース活性領域となる基板シリコンがエツチング
損傷を受けないため、バイポーラトランジスタの特性が
劣化しない６ また。エミッタ電極を形成する際に、最小線幅より小さ
いエミッタ寸法を自己整合的に多結晶シリコン膵の酸化
時のふくらみによって得ることができ、さらに、その時
のエミッタ領域には耐酸化性マスクが存在するために酸
化が進まず、いわゆるフッ化アンモニウム波等を用いた
ウェットエッチで容易にエミッタ領域のみのシリコン表
面を露出させることが可能である。このため、エミッタ
活性領域は、異方性ドライエツチング等の高いエネルギ
ーを持ったイオン損傷を受けることがない。

これによりエミッタ領域へヒ素等の不純物を拡散する際
に異常に拡散が速くなるなどの異常拡散現象が抑えられ
急岐な不純物プロファイルを持ったエミツタ層が形成で
き、バイポーラトランジスタの特性を著しく向上させる
ことができる。

第４図（ａ）〜（ｅ）は本発明の一実施例のバイポーラ
トランジスタの製造工程を説明するための断面図。

第５図、第６図、第７図は本発明の他の実施例である。

第８図は、従来例である。

基板・・・１０１，２０１，３０１，４０１，５０１Ｎ
＋埋込み層・・・１０２，２０２，３０２，４０２，５
０２シリコン工ピタキシヤル層・・・１０３，２０３，
３０３，４０３，５０３分離酸化膜・・・１０４，２０
４，４０４，５０４ベース引き出し電極（多結晶シリコ
ン）・・・１０９，２０９，３０９，４１０，５０７エ
ミツタ電極（多結晶シリコン）・・・ｕｚ、ｚｔ２，３
ｔｚ、４１ｚ、５ｔｏ１工ミツタ活性層・・・１１３，
２１３，３１３，４１４．５１１ベ一ス活性層・・・１
０７，２０７，３０７，４０８，５０５コレクタＮ十拡
散層・・・１０６，２０６，３０６．／１０７，５０６
酸化膜・・・１０５，２０５，３０５，４０６窒化膜・
・・１０８，２０８，３０８，４０９多結晶シリコン上
酸化膜・・・１１０，２１０，３１０，４１１，５０８
絶縁膜・・・１１４，２１４，３１４，４１５，５１３
金属配線・・・１１５，２１５，３１５，４１６．５１
４コレクタ電極・・・１１２，２１２，３１２，４１２
，５１０□分離用の溝・・・３０４１，３０４．．４０
５□（以上、特許請求の範囲第５項〜第８項）第３の発
明 本発明は、−個のキャパシタと一個のＭＯＳトランジス
タによりメモリセルを捕成するダイナミック型の半導体
記憶装ｆｆｔ（ｄＲＡＭ）の製造方法に関する。

ｄＲＡＭは、高集積化に伴って情報電荷の蓄積を行うキ
ャパシタの面積が減少し、情報記憶の信頼性が大きい問
題となっている。このため、キャパシタの占有面積を増
大することなくその容量を増大する工夫が種々なされて
いる。

第１１図は出願人が先に提案しているｄＲＡＭの構造例
である。（ａ）は平面図、（ｂ）はそのＡ−Ａ′断面図
である。ｐ型Ｓｉ基板３１の素子分離領域に溝３２が形
成され、この溝３２により分離された複数の島状半導体
領域が配列形成されている。溝３２の底部には素子分離
用の厚い絶縁膜３４が途中まで埋込み形成されている。

メモリキャパシタはこの素子分離溝３２の側壁および上
面にキャパシタ絶縁膜３６を形成し、この溝３２を埋込
むようにキャパシタ電極３７を配設して形成されている
。キャパシタ電極３７が対向する基板領域には対向電極
となるｎ型Ｍｊ３５が形成されている。そして島状半導
体領域上にグー１〜絶ａ膜３８を介してゲート電極３９
が形成され、このゲート電極３９をマスクとして不純物
をイオン注入してソース・ドレインとなるｎ十型層４０
゜４１が形成されている。キャパシタ電極３７およびゲ
ート電極３９は第１１図（ａ）から明らかなように、同
じ方向に連続的に配列形成され、ゲート電極３９はワー
ド線となる。こうしてキャパシタおよびＭＯＳトランジ
スタが形成された基板表面にＣＶＤ絶ａ膜４２が堆積形
成され、これにコンタク１一孔が開けられてワード線と
直交する方向のＭＯＳトランジスタのドレインを共通接
続するＡ　Ｑ　！１１！線４３が配列形成されている。

このＡＱ配線４３はビット線となる。

このｄＲＡＭは、素子分離用溝を有効に使ってキャパシ
タ容量を稼いでいる。即ちキャパシタ占有面積を増大す
ることなく大きいキャパシタ容量を得ることが可能とな
り、高集積化したｄＲＡＭの信頼性向上が図られるもの
として有望である。

しかしながら、更にｄＲＡＭを高集積化するためにはキ
ャパシタだけでなくＭＯＳトランジスタ領域の面積縮小
も望まれる。ＭＯＳトランジスタ領域の面積縮小の方法
としては、第１１図においてゲート電極３９とキャパシ
タ電１４３７の間隔、或いはドレイン領域を挟んで隣接
するゲート電極の間隔をできるだけ小さくすることが考
えられる。しかし通常の写真食刻技術では、マスク合わ
せずれがあるためにこれらの間隔を小さくすることに限
界がある。ＭＯＳトランジスタのゲート電極を一部キャ
パシタｆｆｉ極上に重ねるようにしてソース領域を省略
する構造は知られており、これによりＭＯＳトランジス
タの面積縮小を図ることも可能である。ところがこのよ
うにした場合には、マスクあわせずれがあると各部のＭ
ＯＳトランジスタのチャネル長が異なることになり、特
性上問題がある。

特にビット線方向について見ると、あるＭＯＳトランジ
スタのチャネル長が短くなるとこれに隣接するＭＯＳト
ランジスタのチャネル長は逆に大きくなるため、チャネ
ル長のバラツキは非常に大きいものとなる。

また第１１図の構造は、キャパシタ電極を溝の側壁およ
び基板上面で基板に対向させており、この点でも信頼性
上問題がある。即ち例えば（１００）　Ｓｉ基板を用い
て垂直側壁をもつ溝を形成した場合、側壁は（１１０）
となり、この側壁での熱酸化による酸化膜は上１面より
約２０％程度厚いものとなることが知られている。この
ため容量を増加させるために溝側壁のキャパシタ絶縁膜
を薄くすると、表面部のキャパシタ絶ｒＩｋ膜は極端に
薄くなり、耐圧の低下を招く。

以上のように従来のｄＲＡＭにおいて、ＭＯＳトランジ
スタ領域の面積縮小のためにソース領域を省略する構造
では、マスク合わせずれにより各メモリセル毎のＭＯＳ
トランジスタのチャネル長が異なり、ＭＯＳトランジス
タ特性にバラツキが生じる。また、基板表面と溝側壁で
は面方位の違いにより酸化膜の膜厚が異なり、従ってキ
ャパシタ電極が溝側壁および上面に共に対向する構造で
はキャパシタ容量を十分大きいものとしようとすると１
表面のキャパシタ絶縁膜が薄くなり過ぎて信頼性が低下
するといった問題があった。

本発明はこの様な問題を解決したダイナミック型半導体
記憶装置の製造方法を提供することを目的とする。

本発明によるｄＲＡＭの製造方法は、半導体基板に一方
向に複数本の第１の溝を形成し、この第１の溝には完全
に素子分離用の絶縁膜を埋め込む。

一方、基板に第１の溝と交差する複数本の第２の溝を形
成し、この第２の溝にはその底部に素子分離用の絶縁膜
を埋め込み、この上にキャパシタ電極を埋め込む。ここ
で、キャパシタ電極は第２の溝の側面にのみ、キャパシ
タ絶縁膜を介して対向し、基板面よりも深く埋め込まれ
るか、あるいは、基板上に４０００Å以上で一部突出す
る形で基板上面には対向しないように形成し、このキャ
パシタ電極上に絶縁膜を自己整合的に積む。そして、こ
のキャパシタ′ｆ７１極の基板上に突出した部分の側面
には第１の層間絶縁膜を形成し、基板表面には。

ゲート絶縁膜を形成して、このキャパシタ電極あるいは
、キャパシタ電極上に積層した絶縁膜の突出部側壁に異
方性エツチングを用いた側壁残しの技術により自己整合
的にＭＯＳトランジスタのゲート電極を形成する。この
後ゲート電極をマスクとして不純物をイオン注入して、
基板に所定の不純物添加層を形成し、第２の層間絶縁膜
を介してゲート電極と交差し不純物添加層とコンタクト
する配線層を形成する。

本発明によればｌＭＯＳトランジスタのゲート電域が、
キャパシタ電極及びその上部の絶ａｌｌ！Ｊ層に自己整
合的に形成されるため、ＭＯＳトランジスタ領域の微細
化が図られる。しかもゲート電極の線幅は、堆積するゲ
ート電極材料の膜厚により自由かつ、高精度に制御する
ことができ、特性のバラツキの少ない微細ＭＯＳトラン
ジスタを得ることができる。さらに、キャパシタＩｌ！
極の上に厚い絶縁膜を形成しているため、配線容量、特
にＤＲＡＭではスピードにきくビット線容量を減らすこ
とができる。従ってＤＲＡＭ特性の安定性と高速性が向
上する。また本発明では、溝の側面のみをキャパシタ領
域として用いるため平面部と溝側壁部の酸化膜厚の差や
、溝コーナーの存在に起因する耐圧低下がなく、キャパ
シタ容量を十分大きくすることができる。

以下、本発明の詳細な説明する。

第９図（ａ）は一実施例のＤＲＡＭの要部構造を示す断
面図、（ｂ）はそのＡ−Ａ’断面図である。第１０図（
ａ）〜（ｇ）は、製造工程を示す断面図で、第９図（ｂ
）のＢ−Ｂ’断面に対応する。これらの図面を参照して
具体的な製造工程を説明すると、先ず。

ｐＷｓｉ基板１１のメモリセル領域全域に、基板１１よ
り高濃度の例えばＩ　Ｘ　１０”　／　（１ｍ”の　ｐ
型ウェル１２を形成する。ｐ型ウェル１２は例えばボロ
ンをイオン注入して、深さ６ｕｍ程度に形成される。こ
のようにｐ型ウェル１２が形成されたウェーハの全面に
５０００人程度０酸化膜１３を形成し、この酸化膜１３
に一方向の複数本のストライプ状窓を開け、酸化膜１３
をマスクとして基板を反応性イオンエツチング（ＲＩＥ
）によりエツチングして素子分離用の第１の溝１４を複
数本形成する。そしてこの第１の＃ｆ４１４には完全に
素子分離絶縁膜１５を埋込む（第１０１！！！１（ａ）
）。この素子分離絶縁膜１５は例えば、全面にＣＶＤ５
ｉＯ□膜を堆積しこれを全面エツチングすることにより
、埋込み形成される。

次に、全面に酸化膜に対してエツチング時に選択比の取
れるマスク材となる多結晶シリコン膜１６を約４０００
人堆積し、更に全面に酸化［１７を堆積する。そして酸
化膜１７に、第１の溝と直交する方向の第２の溝を形成
するためのストライブ状窓を開け、次にＲＩＥにより多
結晶シリコン膜１６．　Ｎ＆化ｆｉ１１３をエツチング
してウェーハ表面を露出させる。

このとき第２のｌ’１１４に埋め込まれた素子分離絶縁
１１１１５の一部もエツチングされる。そして酸化膜１
７をマスクとしてＲＩＥにより複数本の第２の＠１８を
形成する。（第１０図（ｂ））。

茨に第２の溝１８の底部に素子分離絶縁ｗＡ１９を埋込
み形成する。これは例えば、全面にＣＶＤＳｉＯ２膜を
堆積し、ＲＩＥにより全面エツチングすることにより行
なわれる。このとき第２の溝１８以外の領域では多結晶
シリコン膜１６がマスクとなって酸化膜１３はエツチン
グされずに残る。この後筒２の溝１８の側壁部に例えば
Ａｓ５Ｇ膜等を用いた固相拡散法により不純物を導入し
てｎ型層２０を形成する（第１０図（Ｃ））。

この後ｎ型層２０の形成に用いたＡ　ｓｓＧ　ｇを残し
たままＲＩＥを行い、Ａｓ５Ｇ膜を第２の溝１８の側面
に残し、多結晶シリコン膜１６を除去する。そして第２
の溝１８側面のＡｓ５Ｇｌ！Ｉを除去し、熱酸化を行っ
てこの第２の溝１８の側面にキャパシタ絶縁１１！２１
を形成した後、この第２の溝１８に第１層多結晶シリコ
ン膜によるキャパシタ電１４２２を埋込む。

このキャパシタ電極２２の埋込みは、全面に多結晶シリ
コン膜を堆積形成した後、これを例えばＣＦ４　と０２
ガスを用いたケミカルドライエツチング（ＣＤＥ）等に
より全面エツチングすることにより行なわれる。これに
よりまずキャパシタｔｔｔ＋を溝１８の中に埋め込み、
酸化膜１３の上面より下に深く埋め込まれるように形成
する。この後、全面に例えばＣＶＤ法により窒化膜２３
□を例えば３０００人程度堆積し、さらにレジスト２３
□により平担化する（第１０図（ｄ））。

この後、第１０図（ｅ）に示すように、全面を例えばレ
ジストと酸化膜のエツチングレートがほぼ同じになるよ
うなエツチング条件でＲＩＥを用いてエツチングを行な
い平担化する。

この後酸化膜１：３をエツチング除去してＭＯＳトラン
ジスタ領域のウェーハ表面を露出させる。このとき、キ
ャパシタ電極２２及びキャパシタ電極上に自己整合的に
積層した窒化膜２３１はウェハー表面から突出した状態
になる。そして、熱酸化を行うことによりウェーハ表面
にゲート絶縁膜２４を形成する。

そして全面にゲート電極材料膜としてリンをドープした
第２の多結晶シリコン膜を堆積し、これをＲＩ　Ｈによ
り全面エツチングしてキャパシタ電極２２及び窒化膜２
３の突出部の段差を利用してその側壁部に選択的に多結
晶シリコン膜を残すことにより、ゲート電Ｉ！２５を形
成する（第１０図（ｆ））。ゲート電極２５は第２の溝
１８に埋め込まれたキャパシタ電極２２及びキャパシタ
電極上の窒化膜２３に沿って連続的に形成され、これが
ワード線となる。

この後ゲート電極２５をマスクとしてＡｓをイオン注入
することにより、ＭＯＳ）−ランジスタのドレイン領域
となるｎ型層２６を形成する１次いで熱酸化によりゲー
ト電極２５の表面に第２の層間絶縁膜２７を形成した後
、ｎ型層２６上の絶縁膜をエツチング除去してウェーハ
表面を露出させる。このとき単結晶ＳＬ上と多結晶シリ
コン膜上の酸化膜の１１り厚の違いを利用して、マスク
工程なしに第２の層間絶縁１Ｉ２７を残してウェーハ表
面を露出させることができる。露出したウェーハ表面に
タングステン（Ｗ）ＩＩ！１２８を選択成長させ、次に
このＶ膜２８を介してｎ型層２６と接続されるＡＱ配線
２９を形成する（第１１図）　、　ＡＱ配線２９はゲー
ト電極２５と直交する方向に連続的に配設されてビット
線となる。

この実施例によれば、ゲート電極はマスク工程なしにキ
ャパシタ電極に対して自己整合されて形成されるから、
線幅にバラツキのない状態で微細線幅をもって形成され
る。しかもゲート電極材料膜の膜厚を選ぶことによりゲ
ート電極の線幅を制御することができる。さらに、キャ
パシタ電極上に厚い絶縁膜を形成しているため、配線容
量、とくにＤＲＡＭのスピードに影響を与えるビット線
容量を減らすことができる。またＡＩｌ配線のコンタク
ト部もマスク工程なしにゲート電極に対して自己整合さ
れて形成される。従ってこの実施例によればｌＭＯＳト
ランジスタ領域の面積を、特性劣化を伴うことなく微少
なものとすることができ。

ｄＲＡＭの高集積化と高速性と信頼性向上を図ることが
できる。

またこの実施例では、ｎ型層２６表面にはＷ膜を選択成
長させている。このため例えば、Ａ４配線のパターニン
グの際にマスク合わせ工程で合わせずれが生じた場合に
も、Ａ１のエツチングはＷ膜で止まり、下地のｎ型層が
エツチングされることはない。

更にこの実施例で重要なことは、キャパシタ電極が第２
の溝の側壁にのみ対向しウェーハ表面には対向しないこ
とである。前述したように（１００）Ｓｉミラニーへ用
いた場合、溝側壁の面方位は（１１０）となり、これら
の面方位の違いにより酸化膜の膜厚に大きい差が生じる
。従ってキャパシタ領域として溝側壁と共にウェーハ平
面の一部を利用する構造では、キャパシタ絶縁膜のうち
溝側壁部のそれを十分薄くすると平面部のそれが薄くな
り過ぎて、耐圧が低いものとなってしまう、この点この
実施例では、キャパシタ領域として溝側壁部のみを利用
するから、　（１１０）面に最適なキャパシタ絶縁膜厚
を選定することができ、信頼性を高く保つて、且つ十分
キャパシタ容量を大きくすることができる。

更に、キャパシタ領域が溝のコーナ一部を含むと、コー
ナ一部で酸化膜厚が薄くなったり、電界集中が生じる等
の理由で耐圧が劣化することがあるが、この実施例では
このような問題もなくなる。

またこの実施例ではｐ型基板にこれより高濃度のｐ型ウ
ェルを形成してここにメモリセルを形成しており、これ
により素子分離領域に格別なイオン注入を行うことなく
素子分離特性を十分なものとしている。またｐ型ウェル
と基板間にバリアが形成されるために、ソフトエラーに
対しても強くなって−する。

本発明は上記実施例に限られるものではない。

例えば実施例ではキャパシタ電極およびゲート電極とし
て多結晶シリコン膜を用いたが、これらの材料として高
融点金属或いはそのシリサイドなどを用いることができ
る。各部の絶縁膜として熱酸化によるＳｉｇｎ　ｍの他
、ＣＶ　Ｄ　Ｌ：、、　に　ル５ｉｎｓ　ＩＩ　ヤ’　
　Ｓｉ、Ｎ４膜等を用いることも可能である。

本発明によれば、ＭＯＳトランジスタのゲート電極がキ
ャパシタ電極の側壁部に自己整合的に形成されるため、
ＭＯＳトランジスタ領域の微細化が図られる。しかもゲ
ート電極の細い線幅は堆積するゲート電極材料膜の膜厚
により自由に且つ高精度に制御することができ、特性の
バラツキの少ないＭＯＳトランジスタが得られる。また
ＭＯＳトランジスタの不純物層と金属配線のコンタクト
部について、写真食刻によらずに全面の絶縁膜エツチン
グにより不純物層表面を露出させる方法を採用すれば、
隣接するゲート電極間も自己整合的に規定され、ＭｏＳ
トランジスタ領域のより一層の微細化が可能である。

また本発明によれば、キャパシタ領域として溝側面のみ
を利用するから、耐圧を落とすことなくキャパシタ絶縁
膜を選ぶことができ、大きいキャパシタ容量を実現する
ことができる。

また本発明によれば、キャパシタ電極上に厚い絶縁膜を
形成できるためビット線容量が減り、ＤＲＡＭの高速性
を向上させることができる。

第９図は本発明の一実施例のＤＲＡＭの要部構造を示す
平面図とそのＡ−Ａ’断面図、第１０図（ａ）〜（ｇ）
は第１図Ｂ−Ｂ’断面の製造工程を説明するための図、
第１１図は従来のＤＲＡＭの一例を示す平面図とそのＡ
−Ａ’断面図である。

１１．３１・・・ｐ型Ｓｔ基板　　　　１２・・・ｐ型
ウェル１３・・・酸化膜　　　　　　　１４・・・第１
の溝１５・・・素子分離用絶縁膜　　１６・・・多結晶
シリコン膜１７・・・酸化膜　　　　　　　１８・・・
第２の溝１９．３４・・・素子分離用の絶縁膜 ２０．３５・・・ｎ型Ｍ２１．３６・・・キャパシタ絶
縁膜２２．３７・・・キャパシタ電極（第１層多結晶シ
リコン）２４．３８・・・ゲート絶縁膜 ２５．３９・・・ゲート電極（第２層多結晶シリコン）
２６．４１・・・ｎ型層 ２８・・・Ｗ膜 ２９．４３・・・ＡＱ配線 （以上、特許請求の範囲第９項〜第１２項）〔発明の効
果〕 以上説明した第１の発明によれば、コレクタ領域を小さ
な面積で実現でき、それにより、バイポーラ型トランジ
スタの高集積化を、また、コレクタ抵抗を小さくできる
ので、高速化を実現でき。

バイポーラ型トランジスタの性能を大幅に向上できる。

【図面の簡単な説明】

第１図は、本発明の一実施例のバイポーラ型トランジス
タ構造を示す図、第２図（ａ）〜（ｄ）は。 その製造工程を示す図、第３図は、バイポーラ型トラン
ジスタ構造を示す図、第４１ｉ１１、第５図、第６図、
第７図、第８図は他のバイポーラ型トランジスタの図、
第９図、第１０図、第１１図はＤ　ＲＡＭを示す図であ
る。 １０１．３０１・・・ｐ型Ｓ１基板 １０２．３０２・・・Ｎ十型埋込み層 １０３．３０３・・・Ｎ型エピタキシャル成長層１０４
．３０４・・・フィールド分離酸化膜１０５．３０５・
・・ベース不純物層 ３０８・・・コレクタ拡散層 １１４．３１４・・・エミッタ不純物層１１０・・・コ
レクタ領域埋込み多結晶シリコン層代理人　弁理士　則
　近　憲　佑 同　　　　竹　花　喜久男 第３図 第　　ｌ　図 第　　４　　図 第　　５　図 第６図 （ａ） （ｂ） 第９図 第　１０　　図

Claims (12)

【特許請求の範囲】
1. （１）ベース、エミッタ、コレクタ領域から成るバイポ
   ーラ型トランジスにおいて、コレクタ領域に溝を形成し
   、少なくとも前記溝の底部で半導体基板中に埋め込まれ
   て形成された前記コレクタ領域と同一の導電型の不純物
   層に電気的に接続するように形成された導電膜層を持ち
   、前記導電膜層は、前記バイポーラ型トランジスタのコ
   レクタ電極となることを特徴とする半導体装置。
2. （２）第１導電型半導体基板に第２導電型の不純物を添
   加し、第１の拡散層を選択的に形成する工程と、 前記半導体基板と前記第１の拡散層上にエピタキシャル
   成長法を用いて第２導電型あるいは、第１導電型の単結
   晶シリコン層を形成する工程と、バイポーラトランジス
   タ間の素子分離、あるいは、ベース−コレクタ間の電極
   間分離のために厚い分離用酸化膜を形成する工程と、 素子形成領域の前記単結晶シリコン層表面を露出させた
   後、全面に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜を加工してコレクタ領域となる少なく
   とも一部の前記単結晶シリコン層表面を露出させる工程
   と、 前記第１の絶縁膜をマスクとして前記半導体基板中の第
   １の拡散層まで達するように溝を形成する工程と、 前記溝の側面、底面を含む全面に第２の絶縁膜を形成す
   る工程と、 前記第２の絶縁膜を異方性エッチングすることにより前
   記溝の底部の第２の絶縁膜を除去し、半導体基板を露出
   させる工程と、 前記溝の底部で第１の拡散層と電気的接続が取れるよう
   に第２導電型の導電膜層を溝の中に埋込み、これを加工
   することにより、バイポーラ型トランジスタのコレクタ
   電極とする工程とを備えたことを特徴とする半導体装置
   の製造方法。
3. （３）前記溝の中に埋込まれた導電膜層は、多結晶シリ
   コン膜層でありこの多結晶シリコン中の不純物が第１の
   拡散層側へ熱処理により拡散し、電気的な接続を達成し
   ていることを特徴とする前記特許請求の範囲第２項記載
   の半導体装置の製造方法。
4. （４）前記溝の側面をおおっている第２の絶縁膜は膜厚
   ｔが１０ｎｍ≦ｔ≦３００ｎｍである二酸化シリコン膜
   であり、熱酸化法、あるいは、ＣＶＤ法により形成した
   ことを特徴とする前記特許請求の範囲第２項記載の半導
   体装置の製造方法。
5. （５）第１導電型半導体基板に、前記半導体基板と食刻
   選択性を有する第１の絶縁膜及び、前記第１の絶縁膜と
   食刻選択性を有し、かつ耐酸化性を有する第２の絶縁膜
   から成る第１の絶縁層を選択的に形成する工程と、 全面に第１の多結晶シリコンを成長させる工程と、前記
   第１の多結晶シリコンに第２導電型の不純物を添加する
   工程と、 前記第１導電型半導体基板が露出しないようにして前記
   第１の多結晶シリコンを所望の形状に加工する工程と、 前記第２の耐酸化性を有する絶縁膜を用いて、前記第１
   の多結晶シリコンの周囲のみを選択的に酸化膜でおおう
   工程と、 前記第１の多結晶シリコン上の酸化膜をマスクとして前
   記第２の絶縁膜及び前記第１の絶縁膜を選択的に除去し
   、所望の第１導電型半導体基板表面を露出させる工程と
   、 全面に第２の多結晶シリコンを成長させる工程と前記第
   ２の多結晶シリコンに第１導電型の不純物を添加する工
   程と、前記第１、第２の多結晶シリコンを熱処理するこ
   とにより、前記多結晶シリコン下の半導体基板に第２及
   び第１の導電型の拡散層をそれぞれ形成する工程とを備
   えたことを特徴とする半導体装置の製造方法。
6. （６）前記第１の絶縁膜はシリコン酸化膜であり、前記
   第２の耐酸化性膜はシリコン窒化膜であることを特徴と
   する特許請求の範囲第５項記載の半導体装置の製造方法
   。
7. （７）前記第１の多結晶シリコンを成長させるとき第２
   導電型の不純物を有する膜を成長させること、及び、前
   記第２の多結晶シリコンを成長させるとき第１導電型の
   不純物を有する膜を成長させることを特徴とする特許請
   求の範囲第５項記載の半導体装置の製造方法。
8. （８）前記第１、第２の多結晶シリコンの代わりにモリ
   ブデンシリサイド（ＭｏＳｉ＿２）、チタンシリサイド
   （ＴｉＳｉ＿２）、タングステンシリサイド（ＷＳｉ＿
   ２）等の金属シリサイドと多結晶シリコンの少なくとも
   ２層膜を用いることを特徴とする特許請求の範囲第５項
   、第６項又は第７項記載の半導体装置の製造方法。
9. （９）１個のキャパシタと１個のＭＯＳトランジスタに
   よりメモリセルを構成する半導体装置の製造方法におい
   て、 半導体基板に一方向の複数本の第１の溝を形成し、この
   第１の溝に完全に素子分離絶縁膜を埋込む工程と、 前記基板に第１の溝と交差する複数本の第２の溝を形成
   し、この第２の溝の底部にのみ素子分離絶縁膜を埋込む
   工程と、 前記第２の溝に、その側壁にキャパシタ絶縁膜を形成し
   てキャパシタ電極を埋設する工程と、前記キャパシタ電
   極の少なくとも上部の一部に第１の絶縁膜を自己整合で
   形成する工程と、前記キャパシタ電極に隣接する基板表
   面にゲート絶縁膜を形成して全面にゲート電極材料膜を
   堆積する工程と、 前記ゲート電極材料を異方性エッチングにより全面エッ
   チングして前記キャパシタ電極及び、その上部の第１の
   絶縁膜側壁部に沿って選択的に残置させてゲート電極を
   形成する工程と、 前記ゲート電極をマスクとして不純物をイオン注入して
   基板に所定の不純物添加層を形成する工程と、 前記ゲート電極表面に第２の層間絶縁膜を形成し、前記
   不純物添加層にコンタクトしてゲート電極と交差する方
   向に走る配線層を形成する工程とを備えたことを特徴と
   する半導体装置の製造方法。
10. （１０）前記ゲート絶縁膜は前記第１の層間絶縁膜と同
    時に形成された熱酸化膜である特許請求の範囲第９項記
    載の半導体装置の製造方法。
11. （１１）前記キャパシタ電極は第１層多結晶シリコン膜
    、前記ゲート電極は第２層多結晶シリコン膜である特許
    請求の範囲第９項記載の半導体装置の製造方法。
12. （１２）前記第１の絶縁膜がシリコン窒化膜である特許
    請求の範囲第９項記載の半導体装置の製造方法。