JPH0311765A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0311765A JPH0311765A JP1145464A JP14546489A JPH0311765A JP H0311765 A JPH0311765 A JP H0311765A JP 1145464 A JP1145464 A JP 1145464A JP 14546489 A JP14546489 A JP 14546489A JP H0311765 A JPH0311765 A JP H0311765A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 78
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 39
- 238000000034 method Methods 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 230000003647 oxidation Effects 0.000 claims description 16
- 238000007254 oxidation reaction Methods 0.000 claims description 16
- 238000000206 photolithography Methods 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 239000013078 crystal Substances 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 40
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 39
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 22
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 17
- 108091006146 Channels Proteins 0.000 abstract description 16
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract description 14
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 5
- 239000011574 phosphorus Substances 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000003247 decreasing effect Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高耐圧大電流で用いられる電力用半導体デバ
イスの分野において低オン抵抗化と高信頼性化を可能に
した半導体装置の製造方法に関するものである。
イスの分野において低オン抵抗化と高信頼性化を可能に
した半導体装置の製造方法に関するものである。
従来のこの種の半導体装置の製造方法について、−例を
第３図（ａ）〜（ｆ）Ｋ示して説明する。第３図におい
て、まずｎ型の低抵抗隼結晶シリコン半導体基板１上に
ｎ型の高抵抗単結晶シリコン半導体層２をエピタキシャ
ル成長したシリコン半導体基板を用いて、単結晶シリコ
ン半導体層２の第１主面側にボロンをイオン注入してｐ
型のチャネル領域３を形成した後、熱酸化によシリコン
酸化膜４を形成し、さらに減圧化学気相成長法によりシ
リコン窒化膜５．多結晶シリコン膜６．シリコン酸化膜
Ｔを順次形成する（第３図（ａ））。次にフォトリング
ラフィにより所望の領域のみにレジストパターンを形成
し、これをマスクとしてＲＩＥ法で各シリコン酸化膜７
．多結晶シリコン膜６．シリコン窒化膜５．シリコン酸
化膜４を順次エツチングし、レジストを除去する。続い
て前記シリコン酸化膜７．多結晶シリコン膜６．シリコ
ン窒化膜５、シリコン酸化膜４をマスクとしてＲＩＥ法
でＰＷのチャネル領域３をエツチングし、高抵抗シリコ
ン半導体層２に到る所望の深さにＵ字型の溝１ａを形成
し、その後シリコン酸化膜７を除去する。次いでこの溝
１ａの内面に薄い酸化膜を形成した後、直ちにこの薄い
酸化膜を除去し、ゲート酸化膜８を形成する（第３図（
ｂ））。次に減圧化学気相成長法により多結晶シリコン
膜９を堆積した後、ＰＯＣｌ２からの気相拡散によシ多
結晶シリコンｌＩ９に燐を拡散し、さらに減圧化学気相
成長法によシ多結晶シリコン膜１０を堆積する（第３図
（Ｃ））。次に前記多結晶シリコン膜１０．多結晶シリ
コン膜９をＲＩＥ法によりエツチングし、シリコン窒化
膜５を露出する（第３図（ｄ））。次に前記シリコン窒
化膜５をマスクとして選択酸化を行いシリコン酸化膜１
１を形成し、該シリコン窒化膜５を除去した後、例えば
燐のイオン注入を行い、ｎ型のソース領域１２を形成す
る（第３図（ｅ））。
第３図（ａ）〜（ｆ）Ｋ示して説明する。第３図におい
て、まずｎ型の低抵抗隼結晶シリコン半導体基板１上に
ｎ型の高抵抗単結晶シリコン半導体層２をエピタキシャ
ル成長したシリコン半導体基板を用いて、単結晶シリコ
ン半導体層２の第１主面側にボロンをイオン注入してｐ
型のチャネル領域３を形成した後、熱酸化によシリコン
酸化膜４を形成し、さらに減圧化学気相成長法によりシ
リコン窒化膜５．多結晶シリコン膜６．シリコン酸化膜
Ｔを順次形成する（第３図（ａ））。次にフォトリング
ラフィにより所望の領域のみにレジストパターンを形成
し、これをマスクとしてＲＩＥ法で各シリコン酸化膜７
．多結晶シリコン膜６．シリコン窒化膜５．シリコン酸
化膜４を順次エツチングし、レジストを除去する。続い
て前記シリコン酸化膜７．多結晶シリコン膜６．シリコ
ン窒化膜５、シリコン酸化膜４をマスクとしてＲＩＥ法
でＰＷのチャネル領域３をエツチングし、高抵抗シリコ
ン半導体層２に到る所望の深さにＵ字型の溝１ａを形成
し、その後シリコン酸化膜７を除去する。次いでこの溝
１ａの内面に薄い酸化膜を形成した後、直ちにこの薄い
酸化膜を除去し、ゲート酸化膜８を形成する（第３図（
ｂ））。次に減圧化学気相成長法により多結晶シリコン
膜９を堆積した後、ＰＯＣｌ２からの気相拡散によシ多
結晶シリコンｌＩ９に燐を拡散し、さらに減圧化学気相
成長法によシ多結晶シリコン膜１０を堆積する（第３図
（Ｃ））。次に前記多結晶シリコン膜１０．多結晶シリ
コン膜９をＲＩＥ法によりエツチングし、シリコン窒化
膜５を露出する（第３図（ｄ））。次に前記シリコン窒
化膜５をマスクとして選択酸化を行いシリコン酸化膜１
１を形成し、該シリコン窒化膜５を除去した後、例えば
燐のイオン注入を行い、ｎ型のソース領域１２を形成す
る（第３図（ｅ））。
次いでシリコン酸化ｍ４を除去した後、厚い入を電極１
３を堆積しソース電極とする。最後にシリコン半導体基
板の第２主面側にＣｒ −Ｎｉ−Ａｇを堆積し、ドレイ
ン電極１４を形成するととにより高耐圧大電流ＭＩＳ型
半導体装置が完成する（第３図（ｆ））。
３を堆積しソース電極とする。最後にシリコン半導体基
板の第２主面側にＣｒ −Ｎｉ−Ａｇを堆積し、ドレイ
ン電極１４を形成するととにより高耐圧大電流ＭＩＳ型
半導体装置が完成する（第３図（ｆ））。
なお、このような構造の半導体装置は、例えば公知文献
（！ＥｚＦＩＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬ
ＦＪＣＴＲＯＮ ｆ）ＥＶＩＣＥＳ （Ｈ，−Ｒ，
ＣＨＡＮＧ ｅｔａｌ、、” Ｓｅｌｆ−ＡＩｉｇｎ
ｅｄ ＵＭＯＳＦＥＴ’ｓ ｗＨｈａ ５ｐｅｃｉ
ｆｉｃ Ｏｎ Ｒｅ５ｉｓｌｔａｎｃｅ ｏｆ
１ｍ’＠”、 ＩＥＦ、Ｆ、 ＶＯＬ、 ＥＤ−３４
ＮＯ，１１，１９８７゜Ｏ胃 ｐ２３２９ ））に開示されている。
（！ＥｚＦＩＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬ
ＦＪＣＴＲＯＮ ｆ）ＥＶＩＣＥＳ （Ｈ，−Ｒ，
ＣＨＡＮＧ ｅｔａｌ、、” Ｓｅｌｆ−ＡＩｉｇｎ
ｅｄ ＵＭＯＳＦＥＴ’ｓ ｗＨｈａ ５ｐｅｃｉ
ｆｉｃ Ｏｎ Ｒｅ５ｉｓｌｔａｎｃｅ ｏｆ
１ｍ’＠”、 ＩＥＦ、Ｆ、 ＶＯＬ、 ＥＤ−３４
ＮＯ，１１，１９８７゜Ｏ胃 ｐ２３２９ ））に開示されている。
しかし、ここに述べた第３図の従来技術においては、以
下に述べる２つの問題座がある。第３図〜）においてシ
リコン窒化膜５の端部とＵ字型の溝１ａの上部のコーナ
一部がほぼ一致する構造となっているため、コーナ一部
で形成されるゲート酸化膜８は薄くなシ、その結果ゲー
ト酸化膜８全体としての耐圧が劣化し素子の信頼性が低
下するといった問題が生じる。また、かかる構造の半導
体装置の平面パターンを第４図に示す。この図ではｐ型
のチャネル領域３＋ｎ型のソース領域１２゜Ｕ字型の溝
１鳳の位置関係を示しである。この第４図における平面
パターンでは、ｐ型のチャネル領域３の電位をｎ型のノ
ース１２と同電位にするための電極コンタクトがｐ型の
チャネル領域３の表面上に取られるため、チャネルコン
タクトの幅だけ素子のゲート幅は狭くなる。すなわちＭ
ＩＳ型トランジスタのオン抵抗を十分に小さくすること
ができない。
下に述べる２つの問題座がある。第３図〜）においてシ
リコン窒化膜５の端部とＵ字型の溝１ａの上部のコーナ
一部がほぼ一致する構造となっているため、コーナ一部
で形成されるゲート酸化膜８は薄くなシ、その結果ゲー
ト酸化膜８全体としての耐圧が劣化し素子の信頼性が低
下するといった問題が生じる。また、かかる構造の半導
体装置の平面パターンを第４図に示す。この図ではｐ型
のチャネル領域３＋ｎ型のソース領域１２゜Ｕ字型の溝
１鳳の位置関係を示しである。この第４図における平面
パターンでは、ｐ型のチャネル領域３の電位をｎ型のノ
ース１２と同電位にするための電極コンタクトがｐ型の
チャネル領域３の表面上に取られるため、チャネルコン
タクトの幅だけ素子のゲート幅は狭くなる。すなわちＭ
ＩＳ型トランジスタのオン抵抗を十分に小さくすること
ができない。
また、第５図に上記従来技術の持つ欠点の内。
ｐ型チャネル頒域への電極コンタクトの点に関して対策
を施したＤＭＯ３（Ｄｏｂｌｅ−ＤｉｆｆｕｓｅｄＭＯ
Ｓ）構造の半導体装置の製造方法が、例えば公知文献（
ＩＥＥＥ ＥＬＥＣＴＲＯＮＤＥＶＩＣＥ ＬＥＴＴ
ＩＲ８（Ｇ、 ＣＨＩｉＮ ｅｔ ａｌ、、 ＠入
ＮｏｖｅｌＣｏｎｔａｃｔ Ｐｒｏｃｅｓｓ ｆｏｒ
Ｐｏｗｅｒ ＭＯＳＦＥＴ’ｓ’。
を施したＤＭＯ３（Ｄｏｂｌｅ−ＤｉｆｆｕｓｅｄＭＯ
Ｓ）構造の半導体装置の製造方法が、例えば公知文献（
ＩＥＥＥ ＥＬＥＣＴＲＯＮＤＥＶＩＣＥ ＬＥＴＴ
ＩＲ８（Ｇ、 ＣＨＩｉＮ ｅｔ ａｌ、、 ＠入
ＮｏｖｅｌＣｏｎｔａｃｔ Ｐｒｏｃｅｓｓ ｆｏｒ
Ｐｏｗｅｒ ＭＯＳＦＥＴ’ｓ’。
ＩＥＥＥ ＶＯＬ、ＥＤＬ−７，Ｎｏ、１２．１９８６
．ｐ。
．ｐ。
６７２））に開示されている。第５図を用いてその構造
と製造方法について概説する。
と製造方法について概説する。
第５図において、ｎ型の低抵抗単結晶シリコン半導体基
板１５の上にｎ型の高抵抗単結晶シリコン半導体層１６
をエピタキシャル成長したシリコン半導体基板を出発基
板として、その第１主面側にゲート酸化膜１Ｔを形成し
た後、減圧化学気相成長法によシ多結晶シリコン膜１８
を堆積する（第５図（ａ））。次にフォトリングラフィ
にょシゲートパターンを形成し念後、ＲＩＥ法により多
結晶シリコン膜１８を加工しゲート電極を形成する。
板１５の上にｎ型の高抵抗単結晶シリコン半導体層１６
をエピタキシャル成長したシリコン半導体基板を出発基
板として、その第１主面側にゲート酸化膜１Ｔを形成し
た後、減圧化学気相成長法によシ多結晶シリコン膜１８
を堆積する（第５図（ａ））。次にフォトリングラフィ
にょシゲートパターンを形成し念後、ＲＩＥ法により多
結晶シリコン膜１８を加工しゲート電極を形成する。
次いで局所的なイオン注入とその後の拡散によシル型の
チャネル領域１９及びｎ型のソース領域２゜を形成する
。次に化学気相成長法によりシリコン酸化膜２１を形成
し、フォトリングラフィ工程により形成したレジストパ
ターンをマスクトシテコンタクトホールを形成した後、
ソース電極としてＡｔ２２を例えば２μｍ堆積する（第
５図（ｂ））。
チャネル領域１９及びｎ型のソース領域２゜を形成する
。次に化学気相成長法によりシリコン酸化膜２１を形成
し、フォトリングラフィ工程により形成したレジストパ
ターンをマスクトシテコンタクトホールを形成した後、
ソース電極としてＡｔ２２を例えば２μｍ堆積する（第
５図（ｂ））。
続いて窒素雰囲気中で例えば５００℃、３０分の条件で
アニールを行い、ｐ型のチャネル領域１９に到る深さま
でＡ４２２をスパイクさせる。次にＵ２３を単結晶シリ
コン半導体基板の第２主面側に蒸着し、ドレイン電極と
することにより０ＭＯＳ構造の半導体装置が完成する（
第５図（Ｃ））。
アニールを行い、ｐ型のチャネル領域１９に到る深さま
でＡ４２２をスパイクさせる。次にＵ２３を単結晶シリ
コン半導体基板の第２主面側に蒸着し、ドレイン電極と
することにより０ＭＯＳ構造の半導体装置が完成する（
第５図（Ｃ））。
かかる０ＭＯＳ構造の半導体装置では、ｐ型のチャネル
領域１９の電極コンタクトを縦方向に取っているため、
表面パターン上でチャネル領域１９への電極コンタクト
を設ける必要がなく、実際のチャネル幅がそのままパタ
ーン上でのゲート幅と等しくなる。しかしコンタクトホ
ールはフォトリソグラフィで決定されているため、ゲー
ト電極としての多結晶シリコン膜１８の間隔はフォトリ
ングラフィ時の位置合わせ余裕で決定される。そのため
、素子の微細化が不可能なため低オン抵抗化が図れず、
素子の高性能化を図るには不向きである。
領域１９の電極コンタクトを縦方向に取っているため、
表面パターン上でチャネル領域１９への電極コンタクト
を設ける必要がなく、実際のチャネル幅がそのままパタ
ーン上でのゲート幅と等しくなる。しかしコンタクトホ
ールはフォトリソグラフィで決定されているため、ゲー
ト電極としての多結晶シリコン膜１８の間隔はフォトリ
ングラフィ時の位置合わせ余裕で決定される。そのため
、素子の微細化が不可能なため低オン抵抗化が図れず、
素子の高性能化を図るには不向きである。
このように、以上述べた２つの従来技術において前者（
第３図）のものは、ｎ型ンース領域とｐ型チャネル頒域
への電極コンタクトが自己整合的に取られているため、
Ｕ字型溝の間隔が縮められる利点を有しているが、ｐ型
チャネル頒域への電極コンタクトを平面で取るため実効
ゲート幅がパターン上でのゲート幅より小さくなり、さ
らにＵ字型溝端部でのゲート酸化膜の耐圧が低く信頼性
に乏しいという問題点があった。
第３図）のものは、ｎ型ンース領域とｐ型チャネル頒域
への電極コンタクトが自己整合的に取られているため、
Ｕ字型溝の間隔が縮められる利点を有しているが、ｐ型
チャネル頒域への電極コンタクトを平面で取るため実効
ゲート幅がパターン上でのゲート幅より小さくなり、さ
らにＵ字型溝端部でのゲート酸化膜の耐圧が低く信頼性
に乏しいという問題点があった。
また、後者（第５図）のものは、ｐ型チャネル領域への
電極コンタクトが縦型であるため、実効チャネル幅とパ
ターン上でのゲー）１１ｉＭが一致する利点を有してい
るが、この電極コンタクトがフォトリソグラフィーで決
定されるため、隣り合うゲート電極どおしの間隔を狭め
られない。そのため、素子の微細化が不可能となり低オ
ン抵抗化が図れず、素子の高性能化を図るには不向きで
あるという問題点があった。
電極コンタクトが縦型であるため、実効チャネル幅とパ
ターン上でのゲー）１１ｉＭが一致する利点を有してい
るが、この電極コンタクトがフォトリソグラフィーで決
定されるため、隣り合うゲート電極どおしの間隔を狭め
られない。そのため、素子の微細化が不可能となり低オ
ン抵抗化が図れず、素子の高性能化を図るには不向きで
あるという問題点があった。
本発明はかかる従来技術が持つ問題点を鑑みてなされた
ものであシ、その目的は、高耐圧大電流で用いられる電
力用半導体デバイスの分野において高性能、高信頼化を
実現可能にした半導体装置の製造方法を提供することに
ある。
ものであシ、その目的は、高耐圧大電流で用いられる電
力用半導体デバイスの分野において高性能、高信頼化を
実現可能にした半導体装置の製造方法を提供することに
ある。
このような目的を達成するため、本発明は、第１主面の
表面側から見て第１の導を型を有する第１の単結晶シリ
コン半導体層、第２の導電型を有する第２の単結晶シリ
コン半導体層、第１の導電型を有する第３の単結晶シリ
コン半導体層から成る積層構造の単結晶シリコン半導体
基板を用いてＭＯＳ型半導体装置を製造する方法におい
て、前記第１生面上に第１の絶縁膜と第２の絶縁膜を順
次堆積する工程と、フォトリソグラフィーで描画したレ
ジストをマスクとして前記第２の絶縁膜と前記第１の絶
縁膜を贋次除去し、該第１と第２の絶縁膜の加工面及び
前記第１の単結晶半導体層の表面からなる第１のＵ字型
の溝を形成する工程と、前記レジスト除去後に第３の絶
縁膜を堆積し、続いて異方性エツチングにより平坦部の
該＠３の絶縁膜のみを除去し、前記第１のＵ字型の溝の
側壁部のみに第３の絶縁膜を残す工程と、前記第２の絶
縁膜と第３の絶縁膜をマスクとして前記第１の単結晶シ
リコン半導体層と第２の単結晶シリコン半導体層を異方
性エツチングし、前記第２の単結晶シリコン半導体層よ
りも深い第２のＵ字型の溝を形成する工程と、前記第２
及び第３の絶縁膜を除去し、前記第１の絶縁膜をマスク
として前記第２のＵ字型の溝の内面を酸化してゲート酸
化膜を形成する工程と、前記第２のＵ字型の溝内部に弁
明結晶シリコン半導体層を埋め込み前記単結晶シリコン
半導体基板の表面を平坦化する工程と、前記第１の主面
側で前記第１の絶縁膜で覆われていない領域を選択酸化
することによシ第４の絶縁膜を形成する工程と、前記第
１の絶縁膜を除去した後、前記第４の絶縁膜をマスクと
して前記第１の単結晶シリコン半導体層を除去し、前記
第２の単結晶シリコン半導体層に至る第３の溝を形成す
る工程と、前記第３の溝に電極金属を埋め込む工程とを
含むことを特徴とするものである。
表面側から見て第１の導を型を有する第１の単結晶シリ
コン半導体層、第２の導電型を有する第２の単結晶シリ
コン半導体層、第１の導電型を有する第３の単結晶シリ
コン半導体層から成る積層構造の単結晶シリコン半導体
基板を用いてＭＯＳ型半導体装置を製造する方法におい
て、前記第１生面上に第１の絶縁膜と第２の絶縁膜を順
次堆積する工程と、フォトリソグラフィーで描画したレ
ジストをマスクとして前記第２の絶縁膜と前記第１の絶
縁膜を贋次除去し、該第１と第２の絶縁膜の加工面及び
前記第１の単結晶半導体層の表面からなる第１のＵ字型
の溝を形成する工程と、前記レジスト除去後に第３の絶
縁膜を堆積し、続いて異方性エツチングにより平坦部の
該＠３の絶縁膜のみを除去し、前記第１のＵ字型の溝の
側壁部のみに第３の絶縁膜を残す工程と、前記第２の絶
縁膜と第３の絶縁膜をマスクとして前記第１の単結晶シ
リコン半導体層と第２の単結晶シリコン半導体層を異方
性エツチングし、前記第２の単結晶シリコン半導体層よ
りも深い第２のＵ字型の溝を形成する工程と、前記第２
及び第３の絶縁膜を除去し、前記第１の絶縁膜をマスク
として前記第２のＵ字型の溝の内面を酸化してゲート酸
化膜を形成する工程と、前記第２のＵ字型の溝内部に弁
明結晶シリコン半導体層を埋め込み前記単結晶シリコン
半導体基板の表面を平坦化する工程と、前記第１の主面
側で前記第１の絶縁膜で覆われていない領域を選択酸化
することによシ第４の絶縁膜を形成する工程と、前記第
１の絶縁膜を除去した後、前記第４の絶縁膜をマスクと
して前記第１の単結晶シリコン半導体層を除去し、前記
第２の単結晶シリコン半導体層に至る第３の溝を形成す
る工程と、前記第３の溝に電極金属を埋め込む工程とを
含むことを特徴とするものである。
また、本発明の別の発明は、上記のものにおいて第１の
Ｕ字型の溝を形成した後、第２の絶縁膜をマスクとして
該第１のＵ字型溝部に第２のＵ字型の溝を形成し、再び
第２の絶縁膜をマスクとして第１の絶縁膜の側面のみを
等方エツチングして所望の距離だけ後退させ、その後第
２の絶縁膜を除去して、ゲート酸化以降は上記のものの
工程と同じ工程を有することを特徴とするものである。
Ｕ字型の溝を形成した後、第２の絶縁膜をマスクとして
該第１のＵ字型溝部に第２のＵ字型の溝を形成し、再び
第２の絶縁膜をマスクとして第１の絶縁膜の側面のみを
等方エツチングして所望の距離だけ後退させ、その後第
２の絶縁膜を除去して、ゲート酸化以降は上記のものの
工程と同じ工程を有することを特徴とするものである。
本発明による半導体装置の製造方法では、−導電型チャ
ネル領域形成後、自己整合技術を用いてマスク１枚でゲ
ートｔわシの加工から電極のコンタクトホールの形成ま
で行えるため、単位セルの微細化が可能であり、低オン
抵抗化をねらいとした半導体装置を形成できる。また、
−導電型のチャネル領域の電極コンタクトを自己整合プ
ロセスを用いて縦方向に取っているため、実効ゲート幅
とパターン上でのゲート幅が同一となり、低オン抵抗化
が容易に達成でき、素子の高性能化が可能になる。さら
に、ゲート酸化膜形成の際、耐酸化性のマスクが溝のコ
ーナ一部より後退しているため、溝上部のコーナ一部で
のゲート酸化膜は薄くならず、ゲート酸化膜の耐圧劣化
による信頼性の低下といった問題点を解消できる。
ネル領域形成後、自己整合技術を用いてマスク１枚でゲ
ートｔわシの加工から電極のコンタクトホールの形成ま
で行えるため、単位セルの微細化が可能であり、低オン
抵抗化をねらいとした半導体装置を形成できる。また、
−導電型のチャネル領域の電極コンタクトを自己整合プ
ロセスを用いて縦方向に取っているため、実効ゲート幅
とパターン上でのゲート幅が同一となり、低オン抵抗化
が容易に達成でき、素子の高性能化が可能になる。さら
に、ゲート酸化膜形成の際、耐酸化性のマスクが溝のコ
ーナ一部より後退しているため、溝上部のコーナ一部で
のゲート酸化膜は薄くならず、ゲート酸化膜の耐圧劣化
による信頼性の低下といった問題点を解消できる。
以下、本発明による半導体装置の製造方法の実施例を図
面を用いて詳細に説明する。
面を用いて詳細に説明する。
第１図（ａ）〜（ｇ）は本発明方法の一実施例を示す工
程断面図である。第１図において、面方位（１００）で
ｎ型の低抵抗単結晶シリコン半導体基板２４上にｎ型の
高抵抗単結晶シリコン半導体層２５をエビタ中シャル成
長した後、薄いシリコン酸化膜２６を例えば熱酸化によ
り形成し、例えばボロンと燐をイオン注入した後、熱拡
散によりｐ型のチャネル領域２７．ｎ型のソース領域２
８を形成する。
程断面図である。第１図において、面方位（１００）で
ｎ型の低抵抗単結晶シリコン半導体基板２４上にｎ型の
高抵抗単結晶シリコン半導体層２５をエビタ中シャル成
長した後、薄いシリコン酸化膜２６を例えば熱酸化によ
り形成し、例えばボロンと燐をイオン注入した後、熱拡
散によりｐ型のチャネル領域２７．ｎ型のソース領域２
８を形成する。
その後減圧化学気相成長法により、例えばシリコン窒化
膜２９とシリコン酸化膜３０を順次形成する（第１図（
ａ））。次にフォトリングラフィにより所望の領域のみ
にレジストパターンを形成した後、このレジストパター
ンをマスクとして’／Ｉ）１７酸化膜３０．シリコン窒
化膜２９．シリコン酸化膜２６を例えばＲＩＥ法を用い
て順次エツチングしてＵ字型の溝２４ａを形成し、レジ
ストを除去する。次いで例えば減圧化学気相成長法によ
りシリコン酸化膜３１を堆積した後、ＲＩＥ法により平
坦部のシリコン酸化膜３１をエツチングし、前記シリコ
ン酸化膜３０．シリコン窒化膜２９．シリコン酸化膜２
６からなるパターン溝２４ａの側壁部にシリコン酸化膜
３１を残す（第１図伽））。
膜２９とシリコン酸化膜３０を順次形成する（第１図（
ａ））。次にフォトリングラフィにより所望の領域のみ
にレジストパターンを形成した後、このレジストパター
ンをマスクとして’／Ｉ）１７酸化膜３０．シリコン窒
化膜２９．シリコン酸化膜２６を例えばＲＩＥ法を用い
て順次エツチングしてＵ字型の溝２４ａを形成し、レジ
ストを除去する。次いで例えば減圧化学気相成長法によ
りシリコン酸化膜３１を堆積した後、ＲＩＥ法により平
坦部のシリコン酸化膜３１をエツチングし、前記シリコ
ン酸化膜３０．シリコン窒化膜２９．シリコン酸化膜２
６からなるパターン溝２４ａの側壁部にシリコン酸化膜
３１を残す（第１図伽））。
次に、前記シリコン酸化膜３０．３１をマスクとして例
えばＲＩＥ法を用いてソース領域２８とチャネル領域２
γをエツチングし、高抵抗単結晶シリコン半導体層２５
に到達する深さのＵ字型の溝２４ｂを形成する。その後
、犠牲酸化とウェットエツチング等でＲＩＥ法による損
傷や汚染等を除去した後、シリコン酸化膜３０と３１を
除去する。その後シリコン窒化膜２９をマスクとして選
択酸化によりゲート酸化膜３２を形成する（第１図（Ｃ
））。次いでゲート電極として燐添加多結晶シリコン３
３を例えば減圧化学気相成長法で堆積し、この燐添加多
結晶シリコン３３をエッチバックしシリコン窒化膜２９
を露出させる（第１図（ｄ））。
えばＲＩＥ法を用いてソース領域２８とチャネル領域２
γをエツチングし、高抵抗単結晶シリコン半導体層２５
に到達する深さのＵ字型の溝２４ｂを形成する。その後
、犠牲酸化とウェットエツチング等でＲＩＥ法による損
傷や汚染等を除去した後、シリコン酸化膜３０と３１を
除去する。その後シリコン窒化膜２９をマスクとして選
択酸化によりゲート酸化膜３２を形成する（第１図（Ｃ
））。次いでゲート電極として燐添加多結晶シリコン３
３を例えば減圧化学気相成長法で堆積し、この燐添加多
結晶シリコン３３をエッチバックしシリコン窒化膜２９
を露出させる（第１図（ｄ））。
次に前記シリコン窒化膜２９をマスクとして選択酸化に
よシリコン酸化膜３４を形成した後、シリコン窒化膜・
２９とシリコン酸化膜２６を順次除去するＣ第１図（ｅ
））。次に前記シリコン酸化膜３４をマスクとしてｐ型
のチャネル領域２７に到達する深さの溝２４ｃを形成す
る（第１図（ｆ））。しかる後、ソース電極として例え
ばＡｊ３５ を堆積する。さらにフォトレジストをマス
クとしてＩｔ ３５をバタンニングし、ドレイン電極と
してＡＡ３６を低抵抗単結晶シリコン半導体基板の第２
主面側に堆積することによシ、縦型の高耐圧大電流ＨＩ
Ｓ型半導体装置が完成する（第１図□□□））。
よシリコン酸化膜３４を形成した後、シリコン窒化膜・
２９とシリコン酸化膜２６を順次除去するＣ第１図（ｅ
））。次に前記シリコン酸化膜３４をマスクとしてｐ型
のチャネル領域２７に到達する深さの溝２４ｃを形成す
る（第１図（ｆ））。しかる後、ソース電極として例え
ばＡｊ３５ を堆積する。さらにフォトレジストをマス
クとしてＩｔ ３５をバタンニングし、ドレイン電極と
してＡＡ３６を低抵抗単結晶シリコン半導体基板の第２
主面側に堆積することによシ、縦型の高耐圧大電流ＨＩ
Ｓ型半導体装置が完成する（第１図□□□））。
このように本実施例の製造方法によると、ａ）自己整合
技術の導入によシ、ゲートの溝エツチングからソース電
極コンタクトまでマスク１枚で形成が可能であり、素子
の微細化を図ることができ、単位面積当りのゲート幅を
増やすことができるため、高耐圧大電流ＭＩＳ型半導体
装置の高性能化が可能である。
技術の導入によシ、ゲートの溝エツチングからソース電
極コンタクトまでマスク１枚で形成が可能であり、素子
の微細化を図ることができ、単位面積当りのゲート幅を
増やすことができるため、高耐圧大電流ＭＩＳ型半導体
装置の高性能化が可能である。
ｂ）チャネル領域の電位をソース電位に固定するための
電極コンタクトを自己整合技術を用いて縦方向に取って
いるため、実効ゲート幅とパターン上でのゲート幅が一
致し、単位面積当シのゲート幅を増やすことができ、高
耐圧大電流ＮＩＢ型半導体装置の高性能化が可能である
。
電極コンタクトを自己整合技術を用いて縦方向に取って
いるため、実効ゲート幅とパターン上でのゲート幅が一
致し、単位面積当シのゲート幅を増やすことができ、高
耐圧大電流ＮＩＢ型半導体装置の高性能化が可能である
。
Ｃ）ゲート酸化膜形成の際、耐酸化性のマスクが溝のコ
ーナ一部より後退しているため、溝上部、のコーナ一部
でゲート酸化膜が薄くなシ、ゲート酸化膜の耐圧劣化に
よる信頼性の低下といった問題点を解消することができ
、高信頼性が得られる。
ーナ一部より後退しているため、溝上部、のコーナ一部
でゲート酸化膜が薄くなシ、ゲート酸化膜の耐圧劣化に
よる信頼性の低下といった問題点を解消することができ
、高信頼性が得られる。
等の利点を有する。
第２図（ａ）〜（１）は本発明の別の実施例を示す工程
断面図である。第２図において、面方位（１００）でｎ
型の低抵抗単結晶シリコン半導体基板３Ｔ上にｎ型の高
抵抗単結晶シリコン半導体層３８をエピタキシャル成長
した後、薄いシリコン酸化膜３９を例えば熱酸化により
形成し、例えばポロンと燐をイオン注入した後、熱拡散
によりｐ型のチャネル領域４Ｇ、ｎ型のソース領域４１
を形成する。
断面図である。第２図において、面方位（１００）でｎ
型の低抵抗単結晶シリコン半導体基板３Ｔ上にｎ型の高
抵抗単結晶シリコン半導体層３８をエピタキシャル成長
した後、薄いシリコン酸化膜３９を例えば熱酸化により
形成し、例えばポロンと燐をイオン注入した後、熱拡散
によりｐ型のチャネル領域４Ｇ、ｎ型のソース領域４１
を形成する。
その後減圧化学気相成長法により、例えばシリコン窒化
膜４２とシリコン酸化膜４３を順次形成する（第２図（
ａ））。次にフォトリングラフィによシ所望の領域のみ
にレジストパターンを形成した後、このレジストパター
ンをマスクとしてシリコン酸化膜４３．シリコン窒化膜
４２．シリコン酸化膜３９を例えばＲＩＥ法を用いて順
次エツチングしてＵ字型の溝３７ｍを形成し、レジスト
を除去する（第２図（ｂ））。次いで前記シリコン酸化
膜４３をマスクとして例えばＲＩＥ法を用いて高抵抗シ
リコン半導体層３８に到達する深さのＵ字型の溝３７ｂ
を形成する（第２図（Ｃ））。
膜４２とシリコン酸化膜４３を順次形成する（第２図（
ａ））。次にフォトリングラフィによシ所望の領域のみ
にレジストパターンを形成した後、このレジストパター
ンをマスクとしてシリコン酸化膜４３．シリコン窒化膜
４２．シリコン酸化膜３９を例えばＲＩＥ法を用いて順
次エツチングしてＵ字型の溝３７ｍを形成し、レジスト
を除去する（第２図（ｂ））。次いで前記シリコン酸化
膜４３をマスクとして例えばＲＩＥ法を用いて高抵抗シ
リコン半導体層３８に到達する深さのＵ字型の溝３７ｂ
を形成する（第２図（Ｃ））。
次Ｋ例えば熱燐酸を用いてシリコン窒化膜４２の側面を
所望の距離だけサイドエツチングし、シリコン窒化膜４
２の側面を後退させる（第２図（ｄ））。
所望の距離だけサイドエツチングし、シリコン窒化膜４
２の側面を後退させる（第２図（ｄ））。
次いで犠牲酸化とウェットエツチング等でＲＩＥ法によ
る損傷や汚染等を除去した後、シリコン酸化膜４３を除
去する。その後シリコン窒化膜４２をマスクとして選択
酸化によりゲート酸化膜４４を形成する（第２図（ｅ）
）。次にゲート電極として燐添加多結晶シリコン４５を
例えば減圧化学気相成長法で堆積し、燐添加多結晶シリ
コン４５をエッチパックすることによりシリコン窒化膜
４２を露出させる（第２図（ｆ））。続いて前記シリコ
ン窒化膜４２をマスクとして選択酸化によりシリコン酸
化膜４Ｂを形成した後、シリコン窒化膜４２とシリコン
酸化膜３９ｔ−順次除去する（第２図（ｇ））。
る損傷や汚染等を除去した後、シリコン酸化膜４３を除
去する。その後シリコン窒化膜４２をマスクとして選択
酸化によりゲート酸化膜４４を形成する（第２図（ｅ）
）。次にゲート電極として燐添加多結晶シリコン４５を
例えば減圧化学気相成長法で堆積し、燐添加多結晶シリ
コン４５をエッチパックすることによりシリコン窒化膜
４２を露出させる（第２図（ｆ））。続いて前記シリコ
ン窒化膜４２をマスクとして選択酸化によりシリコン酸
化膜４Ｂを形成した後、シリコン窒化膜４２とシリコン
酸化膜３９ｔ−順次除去する（第２図（ｇ））。
次に前記シリコン酸化膜４６をマスクとしてｐ型のチャ
ネル領域４０に到達する深さの溝３７ｃ を形成する
（第２図（ｈ））。しかる後ソース電極として例えば＾
１４７を堆積する。さらにフォトレジストをマスクとし
てＡＡ ４７をバタンニングし、ドレイン電極としてＡ
Ａ４８を低抵抗単結晶シリコン半導体基板の第２主面側
に堆積することにより、縦型の高耐圧大電流ＭＩＳ型半
導体装置が完成する（第２図（ｉ））。
ネル領域４０に到達する深さの溝３７ｃ を形成する
（第２図（ｈ））。しかる後ソース電極として例えば＾
１４７を堆積する。さらにフォトレジストをマスクとし
てＡＡ ４７をバタンニングし、ドレイン電極としてＡ
Ａ４８を低抵抗単結晶シリコン半導体基板の第２主面側
に堆積することにより、縦型の高耐圧大電流ＭＩＳ型半
導体装置が完成する（第２図（ｉ））。
かかる本実施例の製造方法においても、第１図の実施例
と同様の効果が得られる。すなわち、ａ）自己整合技術
の導入によシ、ゲートの溝エツチングからソース電極コ
ンタクトまでマスク１枚で形成が可能であり、素子の微
細化を図ることができ、単位面積当りのゲート幅を増や
すことができるため、高耐圧大電流ＭＩＳ型半導体装置
の高性能化が可能である。
と同様の効果が得られる。すなわち、ａ）自己整合技術
の導入によシ、ゲートの溝エツチングからソース電極コ
ンタクトまでマスク１枚で形成が可能であり、素子の微
細化を図ることができ、単位面積当りのゲート幅を増や
すことができるため、高耐圧大電流ＭＩＳ型半導体装置
の高性能化が可能である。
ｂ）チャネル領域の電位をソース電位に固定するための
電極コンタクトを自己整合技術を用いて縦方向に取って
いるため、実効ゲート幅とパターン上でのゲート幅が一
致し、単位面積当りのゲート幅を増やすことができ、高
耐圧大電流ＭＩｇ型半導体装置の高性能化が可能である
。
電極コンタクトを自己整合技術を用いて縦方向に取って
いるため、実効ゲート幅とパターン上でのゲート幅が一
致し、単位面積当りのゲート幅を増やすことができ、高
耐圧大電流ＭＩｇ型半導体装置の高性能化が可能である
。
Ｃ）ゲート酸化膜形成の際、耐酸化性のマスクが溝のコ
ーナ一部より後退しているため、溝上部のコーナ一部で
ゲート酸化膜が薄くなシ、ゲート酸化膜の耐圧劣化によ
る信頼性の低下といった問題点を解消することができ、
高信頼性が得られる。
ーナ一部より後退しているため、溝上部のコーナ一部で
ゲート酸化膜が薄くなシ、ゲート酸化膜の耐圧劣化によ
る信頼性の低下といった問題点を解消することができ、
高信頼性が得られる。
等の利点を有する。
以上説明したように、本発明に係る半導体装置の製造方
法によれば、 （１）−導電型チャネル領域形成後、自己整合技術を用
いてマスク１枚でゲートまわシの加工から電極ノコンタ
クトホールの形成まで行えるため、単位セルの微細化が
可能であシ、低オン抵抗化をねらいとした半導体装置を
形成できる。
法によれば、 （１）−導電型チャネル領域形成後、自己整合技術を用
いてマスク１枚でゲートまわシの加工から電極ノコンタ
クトホールの形成まで行えるため、単位セルの微細化が
可能であシ、低オン抵抗化をねらいとした半導体装置を
形成できる。
（２） −導電型のチャネル領域の電極コンタクトラ
自己整合プロセスを用いて縦方向に取っているため、実
効チャネル幅とパターン上でのゲート幅が同一となシ、
低オン抵抗化が容易に達成でき、素子の高性能化が可能
になる。
自己整合プロセスを用いて縦方向に取っているため、実
効チャネル幅とパターン上でのゲート幅が同一となシ、
低オン抵抗化が容易に達成でき、素子の高性能化が可能
になる。
（３）ゲート酸化膜形成の際、耐酸化性のマスクが溝の
コーナ一部より後退しているため、溝上部のコーナ一部
でのゲート酸化膜は薄くならず、ゲート酸化膜の耐圧劣
化による信頼性の低下といった問題点を解消できる。
コーナ一部より後退しているため、溝上部のコーナ一部
でのゲート酸化膜は薄くならず、ゲート酸化膜の耐圧劣
化による信頼性の低下といった問題点を解消できる。
等の効果が得られる。
第１図は本発明による半導体装置の製造方法の一実施例
を説明するための工程断面図、第２図は本発明の別の実
施例を説明するための工程断面図、第３図は従来の半導
体装置の製造方法の一例を示す工程断面図、第４図はそ
の従来の半導体装置の平面パターンを示す図、第５図は
同じ〈従来の半導体装置の製造方法を示す工程断面図で
ある。 ２４．３７・・・・ｎ型低抵抗単結晶シリコン半導体基
板、２４ａ、２４ｂ＋ ２４ｃ ・・・・溝、２５．３
８・・・・ｎ型の高抵抗単結晶シリコン半導体層、２６
．３９・・・・シリコン酸化膜、２７．４０・・・・ｐ
型のチャネル領域、２８゜４１・・・・ｎ型のソース領
域、２９．４２・・・・シリコン窒化膜、３０．４３・
・・−シリコン酸化膜、３１・１１嗜・シリコン酸化膜
、３２゜４４−・Φ・ゲート酸化膜、３３．４５−φ・
・燐添加多結晶シリコン、３４．４６・・・・シリコン
酸化膜、３５．４７・・・・ソース電極、３６．４８−
−−− ドレイン電極、３７ａ 、３７ｂ。 ３γＣ・・・・溝。
を説明するための工程断面図、第２図は本発明の別の実
施例を説明するための工程断面図、第３図は従来の半導
体装置の製造方法の一例を示す工程断面図、第４図はそ
の従来の半導体装置の平面パターンを示す図、第５図は
同じ〈従来の半導体装置の製造方法を示す工程断面図で
ある。 ２４．３７・・・・ｎ型低抵抗単結晶シリコン半導体基
板、２４ａ、２４ｂ＋ ２４ｃ ・・・・溝、２５．３
８・・・・ｎ型の高抵抗単結晶シリコン半導体層、２６
．３９・・・・シリコン酸化膜、２７．４０・・・・ｐ
型のチャネル領域、２８゜４１・・・・ｎ型のソース領
域、２９．４２・・・・シリコン窒化膜、３０．４３・
・・−シリコン酸化膜、３１・１１嗜・シリコン酸化膜
、３２゜４４−・Φ・ゲート酸化膜、３３．４５−φ・
・燐添加多結晶シリコン、３４．４６・・・・シリコン
酸化膜、３５．４７・・・・ソース電極、３６．４８−
−−− ドレイン電極、３７ａ 、３７ｂ。 ３γＣ・・・・溝。
Claims (2)
- （１）第１主面の表面側から見て、第１の導電型を有す
る第１の単結晶シリコン半導体層、第２の導電型を有す
る第２の単結晶シリコン半導体層、第１の導電型を有す
る第３の単結晶シリコン半導体層から成る積層構造の単
結晶シリコン半導体基板を用いてＭＯＳ型半導体装置を
製造する方法において、 前記第１主面上に第１の絶縁膜と第２の絶縁膜を順次堆
積する工程と、 フォトリソグラフィーで描画したレジストをマスクとし
て前記第２の絶縁膜と前記第１の絶縁膜を順次除去し、
第１と第２の絶縁膜の加工面及び前記第１の単結晶半導
体層の表面からなる第１のＵ字型の溝を形成する工程と
、 前記レジスト除去後に第３の絶縁膜を堆積し、続いて異
方性エッチングにより平坦部の該第３の絶縁膜のみを除
去し、前記第１のＵ字型の溝の側壁部のみに第３の絶縁
膜を残す工程と、 前記第２の絶縁膜と第３の絶縁膜をマスクとして前記第
１の単結晶シリコン半導体層と第２の単結晶シリコン半
導体層を異方性エッチングし、前記第２の単結晶シリコ
ン半導体層よりも深い第２のＵ字型の溝を形成する工程
と、 前記第２及び第３の絶縁膜を除去し、前記第１の絶縁膜
をマスクとして前記第２のＵ字型の溝の内面を酸化して
ゲート酸化膜を形成する工程と、前記第２のＵ字型の溝
内部に非単結晶シリコン半導体層を埋め込み前記単結晶
シリコン半導体基板の表面を平坦化する工程と、 前記第１の主面側で前記第１の絶縁膜で覆われていない
領域を選択酸化することにより第４の絶縁膜を形成する
工程と、 前記第１の絶縁膜を除去した後、前記第４の絶縁膜をマ
スクとして前記第１の単結晶シリコン半導体層を除去し
、前記第２の単結晶シリコン半導体層に至る第３の溝を
形成する工程と、 前記第３の溝に電極金属を埋め込む工程と、を含むこと
を特徴とする半導体装置の製造方法。 - （２）請求項１において、前記第１のＵ字型の溝を形成
した後、第２の絶縁膜をマスクとして該第１のＵ字型溝
部に前記第２のＵ字型の溝を形成し、再び前記第２の絶
縁膜をマスクとして第１の絶縁膜の側面のみを等方エッ
チングして所望の距離だけ後退させ、その後前記第２の
絶縁膜を除去して、ゲート酸化以降は請求項１記載の工
程と同じ工程を有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1145464A JP2757262B2 (ja) | 1989-06-09 | 1989-06-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1145464A JP2757262B2 (ja) | 1989-06-09 | 1989-06-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0311765A true JPH0311765A (ja) | 1991-01-21 |
| JP2757262B2 JP2757262B2 (ja) | 1998-05-25 |
Family
ID=15385845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1145464A Expired - Lifetime JP2757262B2 (ja) | 1989-06-09 | 1989-06-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2757262B2 (ja) |
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| EP0747967A2 (en) * | 1995-06-07 | 1996-12-11 | STMicroelectronics, Inc. | Vertical trench gate MOS device and a method of fabricating the same |
| JP2000323712A (ja) * | 1999-04-30 | 2000-11-24 | Intersil Corp | 増加したチャネル幅を有するパワーｍｏｓ装置及びその製造方法 |
| JP2006157016A (ja) * | 2004-11-26 | 2006-06-15 | Infineon Technologies Ag | コンタクトホールを有する半導体装置の製造方法および半導体装置 |
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| US8076202B2 (en) | 1997-08-28 | 2011-12-13 | Renesas Electronics Corporation | Method of fabricating semiconductor device |
-
1989
- 1989-06-09 JP JP1145464A patent/JP2757262B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JP2757262B2 (ja) | 1998-05-25 |
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