JP2000323712A - 増加したチャネル幅を有するパワーｍｏｓ装置及びその製造方法 - Google Patents
増加したチャネル幅を有するパワーｍｏｓ装置及びその製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】ゲート領域下のチャネル密度を増加させること
なく、パワーＭＯＳ装置のオン抵抗を小さくする。 【解決手段】 半導体基体１０１と基体上に設けられた
第１導電型の上側層１０２とを具える。この上側層表面
２０１に、第２導電型の複数のウエル領域１０３、第１
導電型で高濃度ドープの複数のソース領域１０４、およ
び選択エッチングで形成したソース領域に平行な波形部
分２０２とを有する。この波形部分２０２を含めて波形
のゲート領域２０５を形成し、ウェル領域１０３、ソー
ス領域１０４、およびゲート領域２０５とによりチャネ
ル幅を増加させる。製造方法は、ストライブマスクを上
側層の表面２０１に形成し、エッチングして複数の平行
波形部分２０３を具える波形表面を形成する。ストライ
ブマスクを除去し、波形表面層を有する上層表面２０１
に、絶縁膜２０６、導電膜２０７を形成し、波形ゲート
領域２０５を構成する。
なく、パワーＭＯＳ装置のオン抵抗を小さくする。 【解決手段】 半導体基体１０１と基体上に設けられた
第１導電型の上側層１０２とを具える。この上側層表面
２０１に、第２導電型の複数のウエル領域１０３、第１
導電型で高濃度ドープの複数のソース領域１０４、およ
び選択エッチングで形成したソース領域に平行な波形部
分２０２とを有する。この波形部分２０２を含めて波形
のゲート領域２０５を形成し、ウェル領域１０３、ソー
ス領域１０４、およびゲート領域２０５とによりチャネ
ル幅を増加させる。製造方法は、ストライブマスクを上
側層の表面２０１に形成し、エッチングして複数の平行
波形部分２０３を具える波形表面を形成する。ストライ
ブマスクを除去し、波形表面層を有する上層表面２０１
に、絶縁膜２０６、導電膜２０７を形成し、波形ゲート
領域２０５を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、増加したチャネルを有するパワーＭＯＳ装置及び
その製造方法に関する。
特に、増加したチャネルを有するパワーＭＯＳ装置及び
その製造方法に関する。
【０００２】
【従来の技術】電池を電源とする携帯型電子通信装置の
近年の増加により、効率よく電力を運用する低電圧、低
オン抵抗のパワーＭＯＳＦＥＴｓの需要が増えている。
低電圧ＭＯＳＦＥＴｓにおいて、チャネル抵抗が、全オ
ン抵抗の大部分を占めている。このため、チャネル抵抗
を低下させることで、結果としてオン抵抗が小さくなる
ことになる。
近年の増加により、効率よく電力を運用する低電圧、低
オン抵抗のパワーＭＯＳＦＥＴｓの需要が増えている。
低電圧ＭＯＳＦＥＴｓにおいて、チャネル抵抗が、全オ
ン抵抗の大部分を占めている。このため、チャネル抵抗
を低下させることで、結果としてオン抵抗が小さくなる
ことになる。
【０００３】図１は、従来のデバイス１００を示す概略
図である。デバイス１００は、ドープした上側層１０２
を有する基体１０１の上にプラナＤＭＯＳストライプ構
造を有する。上側層１０２は、ドープしたＰウエル領域
１０３と、重くドープしたＮ＋ソース領域１０４とを具
える。上側層１０２の上側表面１０５上にはゲート領域
１０６が形成されており、このゲート領域１０６は絶縁
層１０７と導電層１０８を具える。
図である。デバイス１００は、ドープした上側層１０２
を有する基体１０１の上にプラナＤＭＯＳストライプ構
造を有する。上側層１０２は、ドープしたＰウエル領域
１０３と、重くドープしたＮ＋ソース領域１０４とを具
える。上側層１０２の上側表面１０５上にはゲート領域
１０６が形成されており、このゲート領域１０６は絶縁
層１０７と導電層１０８を具える。
【０００４】
【発明が解決しようとする課題】公知のデバイス１００
においてチャネル抵抗を減らす一つの方法は、ゲート領
域１０６の下の層１０２の領域１０９のチャネル密度を
増やすことである。しかし、チャネル密度を増加させる
ことは、デバイスのジオメトリの減少、及び／又は、設
備及び技術を制限するような製造工程の変更を余儀なく
する。本発明は、パワーデバイスにおけるオン抵抗を小
さくするにあたり、チャネル密度を増加させるアプロー
チに代わる手段を提供することである。
においてチャネル抵抗を減らす一つの方法は、ゲート領
域１０６の下の層１０２の領域１０９のチャネル密度を
増やすことである。しかし、チャネル密度を増加させる
ことは、デバイスのジオメトリの減少、及び／又は、設
備及び技術を制限するような製造工程の変更を余儀なく
する。本発明は、パワーデバイスにおけるオン抵抗を小
さくするにあたり、チャネル密度を増加させるアプロー
チに代わる手段を提供することである。
【０００５】
【課題を解決するための手段】本発明の増加したチャネ
ル幅を有するパワーＭＯＳ装置は、半導体基体と、前記
基体に設けられた第１導電型にドープした上側層であっ
て、前記第１導電型と逆の第２導電型にドープした複数
のウエル領域を有する上側層と、前記上側層のエッチン
グした上側表面に設けた第１導電型の重くドープした複
数のソース領域とを具え、前記エッチングした上側表面
が前記ソース領域に横たわって設けた平行な波形部分
（Parallel Corrugation）を具えるパワーＭＯＳ装置に
おいて、ゲートが第１のソース領域と隣接する第２のソ
ース領域とを分離し、絶縁層と導電材料とを具えている
ため、前記波形部分により前記ウエル領域、ソース領域
及びゲート領域の下のチャネルの幅を増加することを特
徴とする。
ル幅を有するパワーＭＯＳ装置は、半導体基体と、前記
基体に設けられた第１導電型にドープした上側層であっ
て、前記第１導電型と逆の第２導電型にドープした複数
のウエル領域を有する上側層と、前記上側層のエッチン
グした上側表面に設けた第１導電型の重くドープした複
数のソース領域とを具え、前記エッチングした上側表面
が前記ソース領域に横たわって設けた平行な波形部分
（Parallel Corrugation）を具えるパワーＭＯＳ装置に
おいて、ゲートが第１のソース領域と隣接する第２のソ
ース領域とを分離し、絶縁層と導電材料とを具えている
ため、前記波形部分により前記ウエル領域、ソース領域
及びゲート領域の下のチャネルの幅を増加することを特
徴とする。
【０００６】本発明はまた、増加したチャネル幅を有す
るパワーＭＯＳ装置の製造方法であって、当該方法が、
上側表面を有し、第１導電型にドープした上側層を具え
る半導体基体を提供し、前記上側表面上にストライプマ
スクを形成し、前記上側表面を選択的にエッチングする
工程を具え、前記上側表面が複数の平行な波形部分を具
え、前記ストライプマスクを除去し、前記波形の表面上
に絶縁層を形成し、前記絶縁層上に導電層を形成し、こ
れらの絶縁層及び導電層が前記上側表面の前記波形部分
に横たわって設けられた波形のゲートを構成し、第１導
電型と逆の第２導電型ドーパントを前記波形表面に注入
してドープしたウエル領域を前記上側層に形成し、前記
第１導電型のドーパントを前記ゲートに隣接する前記波
形表面部分に注入して重くドープした表面領域を前記上
側層内に形成することを特徴とする。
るパワーＭＯＳ装置の製造方法であって、当該方法が、
上側表面を有し、第１導電型にドープした上側層を具え
る半導体基体を提供し、前記上側表面上にストライプマ
スクを形成し、前記上側表面を選択的にエッチングする
工程を具え、前記上側表面が複数の平行な波形部分を具
え、前記ストライプマスクを除去し、前記波形の表面上
に絶縁層を形成し、前記絶縁層上に導電層を形成し、こ
れらの絶縁層及び導電層が前記上側表面の前記波形部分
に横たわって設けられた波形のゲートを構成し、第１導
電型と逆の第２導電型ドーパントを前記波形表面に注入
してドープしたウエル領域を前記上側層に形成し、前記
第１導電型のドーパントを前記ゲートに隣接する前記波
形表面部分に注入して重くドープした表面領域を前記上
側層内に形成することを特徴とする。
【０００７】好適には、本発明は、増加したチャネル幅
を有するパワーＭＯＳデバイスに関し、このデバイスは
半導体基体とこの基体上に設けた第１導電型のドープし
た上側層とを具える。上側層は、ソース領域に横たわっ
て設けた平行な波形部分を具える上側層のエッチングさ
れた上側表面に第１導電型と逆の第２導電型の複数のド
ープしたウエル領域と、第１導電型の複数の重くドープ
したソース領域とを具える。一のソース領域を他のソー
ス領域から分離するゲートは、絶縁層と導電層を具え
る。波形部分がゲートの下のチャネル幅を増加させる。
を有するパワーＭＯＳデバイスに関し、このデバイスは
半導体基体とこの基体上に設けた第１導電型のドープし
た上側層とを具える。上側層は、ソース領域に横たわっ
て設けた平行な波形部分を具える上側層のエッチングさ
れた上側表面に第１導電型と逆の第２導電型の複数のド
ープしたウエル領域と、第１導電型の複数の重くドープ
したソース領域とを具える。一のソース領域を他のソー
ス領域から分離するゲートは、絶縁層と導電層を具え
る。波形部分がゲートの下のチャネル幅を増加させる。
【０００８】好適には、本発明は、第１導電型にドープ
した上側層を有する半導体基体上に増加したチャネル幅
を有するパワーＭＯＳ装置の形成する方法に関する。ス
トライプマスクを前記上側層の上側表面上に形成して、
上側表面を選択的にエッチングして複数の平行な波形部
分を具える波形表面を形成する。前記ストライプマスク
を除去後に、絶縁層を波形表面に形成し、重なる該絶縁
層の上に導電層を形成して、波形ゲート領域を具える絶
縁層と導電層が上側表面の平行な波形部分を横たわって
形成される。第１導電型と逆の第２導電型ドーパントを
注入して、上側層内にドープしたウエル領域を形成し、
第１導電型のドーパントをゲートに隣接する波形表面部
分に注入して、上側層内に重くドープしたソース領域を
形成する。
した上側層を有する半導体基体上に増加したチャネル幅
を有するパワーＭＯＳ装置の形成する方法に関する。ス
トライプマスクを前記上側層の上側表面上に形成して、
上側表面を選択的にエッチングして複数の平行な波形部
分を具える波形表面を形成する。前記ストライプマスク
を除去後に、絶縁層を波形表面に形成し、重なる該絶縁
層の上に導電層を形成して、波形ゲート領域を具える絶
縁層と導電層が上側表面の平行な波形部分を横たわって
形成される。第１導電型と逆の第２導電型ドーパントを
注入して、上側層内にドープしたウエル領域を形成し、
第１導電型のドーパントをゲートに隣接する波形表面部
分に注入して、上側層内に重くドープしたソース領域を
形成する。
【０００９】ゲート形成の代替方法では、上側層をエッ
チングして上側表面の波形部分にほぼ対応する平行な波
形部分を具えるフロアを有するゲートトレンチを形成す
る。トレンチのフロアとサイドウォールを、絶縁層でラ
イニングし、次いでトレンチを導電材料で実質的に充填
してゲートトレンチを形成する。第１導電型のドーパン
トをゲート領域に隣接する波形表面部分に注入し、それ
によって上側層内に重くドープしたソース領域を形成す
る。
チングして上側表面の波形部分にほぼ対応する平行な波
形部分を具えるフロアを有するゲートトレンチを形成す
る。トレンチのフロアとサイドウォールを、絶縁層でラ
イニングし、次いでトレンチを導電材料で実質的に充填
してゲートトレンチを形成する。第１導電型のドーパン
トをゲート領域に隣接する波形表面部分に注入し、それ
によって上側層内に重くドープしたソース領域を形成す
る。
【００１０】本発明は、デバイスのジオメトリを減らす
ことなくパワーＭＯＳ装置のチャネル幅を増加させる手
段を提供する。チャネル幅は、その上にあるゲート領域
が波形表面を有する結果増加する。
ことなくパワーＭＯＳ装置のチャネル幅を増加させる手
段を提供する。チャネル幅は、その上にあるゲート領域
が波形表面を有する結果増加する。
【００１１】
【発明の実施の形態】以下に本発明の実施の形態を添付
の図面を参照して説明する。チャネルとなる表面エリア
を増加させる波形シリコン表面の配列を図２（ａ）に示
す。基体１０１は、上側層１０２を具える。この上側層
の上側表面２０１は平坦平行部分２０３と傾斜部分２０
４とを交互に配置することによって規定される平行な波
形部分２０２を具える。横方向の所定の範囲において、
交互に配置した平行部分２０３と傾斜部分２０４とを有
する表面２０１の全幅は、図１に示す平坦な表面１０５
の幅よりも大きい。
の図面を参照して説明する。チャネルとなる表面エリア
を増加させる波形シリコン表面の配列を図２（ａ）に示
す。基体１０１は、上側層１０２を具える。この上側層
の上側表面２０１は平坦平行部分２０３と傾斜部分２０
４とを交互に配置することによって規定される平行な波
形部分２０２を具える。横方向の所定の範囲において、
交互に配置した平行部分２０３と傾斜部分２０４とを有
する表面２０１の全幅は、図１に示す平坦な表面１０５
の幅よりも大きい。
【００１２】図２（ｂ）は、デバイス２００を図１に示
す従来のデバイス１００のように示す図である。デバイ
ス２００は、ドープした上側層１０２を有する基体１０
１に形成され、上側層１０２は、Ｐウエル領域１０３と
重くドープしたＮ＋ソース領域１０４とを具える。基体
１０１はモノクリスタルシリコンのような半導体材料層
を具え、ドープした上側層１０２はエピタキシャル層で
あってもよい。上側層１０２とソース領域１０４はＮ導
電型として、ウエル領域１０３はＰ導電型として示され
ているが、Ｐ型とＮ型、Ｎ型とＰ型のように導電型は逆
であってもよい。
す従来のデバイス１００のように示す図である。デバイ
ス２００は、ドープした上側層１０２を有する基体１０
１に形成され、上側層１０２は、Ｐウエル領域１０３と
重くドープしたＮ＋ソース領域１０４とを具える。基体
１０１はモノクリスタルシリコンのような半導体材料層
を具え、ドープした上側層１０２はエピタキシャル層で
あってもよい。上側層１０２とソース領域１０４はＮ導
電型として、ウエル領域１０３はＰ導電型として示され
ているが、Ｐ型とＮ型、Ｎ型とＰ型のように導電型は逆
であってもよい。
【００１３】図２（ｂ）はまた、上側表面２０１を示し
ており、上側表面２０１は、平坦な平行部分２０３と傾
斜部分２０４とを交互に配置することによって規定され
る平行な波形部分２０２を具える。隣接するソース領域
１０４の間にまたがって設けられたゲート２０５は、絶
縁層２０６と、その上にある導電層２０７とを具え、波
形上側表面２０１上に形成されている。ウエル領域１０
３、ソース領域１０４及びゲート層２０６と２０７はす
べて上側表面２０１と同じ形をしている。
ており、上側表面２０１は、平坦な平行部分２０３と傾
斜部分２０４とを交互に配置することによって規定され
る平行な波形部分２０２を具える。隣接するソース領域
１０４の間にまたがって設けられたゲート２０５は、絶
縁層２０６と、その上にある導電層２０７とを具え、波
形上側表面２０１上に形成されている。ウエル領域１０
３、ソース領域１０４及びゲート層２０６と２０７はす
べて上側表面２０１と同じ形をしている。
【００１４】図３（ａ）〜（ｅ）に、パワーＭＯＳ装置
の製造方法を示す。図３（ａ）に示すように、ストライ
プマスクＳＭを基体１０１の上側層１０２上に形成す
る。マスクされた上側層１０２を選択的にエッチングす
ることによって、平坦な平行部分２０３と傾斜部分２０
４とを交互に配置することによって規定される平行な波
形部分２０２が形成される。
の製造方法を示す。図３（ａ）に示すように、ストライ
プマスクＳＭを基体１０１の上側層１０２上に形成す
る。マスクされた上側層１０２を選択的にエッチングす
ることによって、平坦な平行部分２０３と傾斜部分２０
４とを交互に配置することによって規定される平行な波
形部分２０２が形成される。
【００１５】例えば、カーライルその他（Carlile）の
「制御可能なサイドウォール角を有するシリコンのトレ
ンチエッチング（Trench Etches in Silicon with cont
rollable Sidewall Angles）」、ジェイ．エレクトロケ
ム．ソサエティ（J. Electrochem. Soc.）の「固体状態
の科学技術（SOLID-STATE SCIENCE AND TECHNOLOG
Y）」、１９８８年発行の２０５８〜２０６４ページに
示されているように、層１０２のエッチングは高さｈと
エッチング角θの波形部分２０２を形成するように制御
される。水酸化カリウムプロパノールやエチレンジアミ
ン−ピロカテコール混合物を反応物として使用するシリ
コンの非等方性エッチングが、ビーン「選択装置に関す
るアメリカ電気・電子通信学会会報（IEEE TRANSACTIONS
ON ELECTION DEVICES）」、１９７８年Ｖｏｌ．ＥＤ−
２５、Ｎｏ．１０の１８５〜１１９３ページに示されて
いる。
「制御可能なサイドウォール角を有するシリコンのトレ
ンチエッチング（Trench Etches in Silicon with cont
rollable Sidewall Angles）」、ジェイ．エレクトロケ
ム．ソサエティ（J. Electrochem. Soc.）の「固体状態
の科学技術（SOLID-STATE SCIENCE AND TECHNOLOG
Y）」、１９８８年発行の２０５８〜２０６４ページに
示されているように、層１０２のエッチングは高さｈと
エッチング角θの波形部分２０２を形成するように制御
される。水酸化カリウムプロパノールやエチレンジアミ
ン−ピロカテコール混合物を反応物として使用するシリ
コンの非等方性エッチングが、ビーン「選択装置に関す
るアメリカ電気・電子通信学会会報（IEEE TRANSACTIONS
ON ELECTION DEVICES）」、１９７８年Ｖｏｌ．ＥＤ−
２５、Ｎｏ．１０の１８５〜１１９３ページに示されて
いる。
【００１６】図３（ｃ）は、図３（ｂ）のＡ−Ａ’線に
おける断面図であり、ストライプマスクＳＭを除去し、
ゲート２０５を上側層１０２上に波形部分２０２を横切
って形成した後の図である。図３（ｄ）は、図３（ｃ）
のＢ−Ｂ’線における断面図であり、ゲート２０５を構
成する絶縁層２０６と導電層２０７を示す。層２０６及
び２０７は共に波形部分２０２と同じ形をしている。
おける断面図であり、ストライプマスクＳＭを除去し、
ゲート２０５を上側層１０２上に波形部分２０２を横切
って形成した後の図である。図３（ｄ）は、図３（ｃ）
のＢ−Ｂ’線における断面図であり、ゲート２０５を構
成する絶縁層２０６と導電層２０７を示す。層２０６及
び２０７は共に波形部分２０２と同じ形をしている。
【００１７】図３（ｅ）は、図３（ｄ）のＣ−Ｃ’線に
おける断面図であり、ホウ素などのドーパントを上側層
１０２へ注入して、Ｐウエル領域１０３を形成し、砒素
やリンなどのドーパントをゲート２０５に隣接する層１
０２に注入してＮ＋ソース領域１０４を形成した後の状
態を示す。図３（ａ）〜（ｅ）に示すマスキング、ドー
ピング他、一連の製造工程における変形例は、本発明の
範囲内に含まれる。
おける断面図であり、ホウ素などのドーパントを上側層
１０２へ注入して、Ｐウエル領域１０３を形成し、砒素
やリンなどのドーパントをゲート２０５に隣接する層１
０２に注入してＮ＋ソース領域１０４を形成した後の状
態を示す。図３（ａ）〜（ｅ）に示すマスキング、ドー
ピング他、一連の製造工程における変形例は、本発明の
範囲内に含まれる。
【００１８】図４は、従来のデバイス１００に比較して
本発明のデバイス２００によって得られたチャネル幅の
増加を示す； デバイス１００の場合： 幅w=a1+a2+a3+a4+a5 デバイス２００の場合： 幅w'=a1+a2/cosθ+a3+a4/cosθ+a5 ０°＜θ＜９０°で高さｈの場合： 幅w=a1+2h/tanθ+a3+a5 幅w'=a1+2h/sinθ+a3+a5 w'-w=2h(1/sin1θ-1/tan1θ) θ＝４５°の場合： (w'-w)/w=0.828(h/w) θ＝６０°の場合： (w'-w)/w=1.15(h/w)
本発明のデバイス２００によって得られたチャネル幅の
増加を示す； デバイス１００の場合： 幅w=a1+a2+a3+a4+a5 デバイス２００の場合： 幅w'=a1+a2/cosθ+a3+a4/cosθ+a5 ０°＜θ＜９０°で高さｈの場合： 幅w=a1+2h/tanθ+a3+a5 幅w'=a1+2h/sinθ+a3+a5 w'-w=2h(1/sin1θ-1/tan1θ) θ＝４５°の場合： (w'-w)/w=0.828(h/w) θ＝６０°の場合： (w'-w)/w=1.15(h/w)
【００１９】図４に示すように、デバイス１００と比較
したデバイス２００のチャネル幅の増加は（ｗ’−ｗ）
／ｗであり、波形部分の平坦部分と傾斜部分の間で測定
される波形部分の幅の比率（ｈ／ｗ）及びエッチング角
θに依存している。所定の高さｈでａ１＝ａ２＝ａ３＝
ａ４＝ａ５の場合、エッチング角θが４５°であれば、
デバイス１００と比較してデバイス２００のチャネル幅
はおよそ１７％増加する。エッチング角θが６０°であ
れば、他の状態が一定であれば、チャネル幅により大き
な改良があり、およそ４０％増加する。チャネル幅の増
加に伴って、これに対応するオン抵抗が減少する。本発
明のこれらの利点は、水平チャネルＭＯＳＦＥＴ及び垂
直チャネルＭＯＳＦＥＴの双方に適用可能である。
したデバイス２００のチャネル幅の増加は（ｗ’−ｗ）
／ｗであり、波形部分の平坦部分と傾斜部分の間で測定
される波形部分の幅の比率（ｈ／ｗ）及びエッチング角
θに依存している。所定の高さｈでａ１＝ａ２＝ａ３＝
ａ４＝ａ５の場合、エッチング角θが４５°であれば、
デバイス１００と比較してデバイス２００のチャネル幅
はおよそ１７％増加する。エッチング角θが６０°であ
れば、他の状態が一定であれば、チャネル幅により大き
な改良があり、およそ４０％増加する。チャネル幅の増
加に伴って、これに対応するオン抵抗が減少する。本発
明のこれらの利点は、水平チャネルＭＯＳＦＥＴ及び垂
直チャネルＭＯＳＦＥＴの双方に適用可能である。
【００２０】図５（ａ）は、半導体ウエハ５０１を示し
ており、ウエハ５０１はドープした上側層５０３を有す
る基体５０２を具える。上側層５０３内にはドープした
Ｐウエル領域５０４と重くドープしたＮ＋ソース領域５
０５が形成されている。ウエハの上側表面５０６は、平
坦平行部分５０７と傾斜部分５０８とを交互に配置して
規定した波形部分を具える。ゲートトレンチ５０９が、
表面５０６にエッチングされており、このゲートトレン
チは上側表面５０６の波形部分に対応する波形部分を具
える。
ており、ウエハ５０１はドープした上側層５０３を有す
る基体５０２を具える。上側層５０３内にはドープした
Ｐウエル領域５０４と重くドープしたＮ＋ソース領域５
０５が形成されている。ウエハの上側表面５０６は、平
坦平行部分５０７と傾斜部分５０８とを交互に配置して
規定した波形部分を具える。ゲートトレンチ５０９が、
表面５０６にエッチングされており、このゲートトレン
チは上側表面５０６の波形部分に対応する波形部分を具
える。
【００２１】図５（ｂ）及び（ｃ）は、図５（ａ）に示
す本発明のトレンチゲートＭＯＳＦＥＴ５００のＡ−
Ａ’線、Ｂ−Ｂ’線における各断面図を示す。図５
（ａ）に示す特徴に加えて、図５（ｂ）及び（ｃ）に示
すデバイス５００は、ゲートトレンチ５０９をライニン
グする絶縁層５１１を具える。このトレンチ５０９は導
電材料５１２で実質的に満たされている。図５（ｂ）及
び（ｃ）は、トレンチ５０９のフロアの対応する部分５
１３ａ及び５１３ｂの深さの変化と、波形表面５０６の
平行部分５０６ａ及び５０６ｂの高さの変化を示す。
す本発明のトレンチゲートＭＯＳＦＥＴ５００のＡ−
Ａ’線、Ｂ−Ｂ’線における各断面図を示す。図５
（ａ）に示す特徴に加えて、図５（ｂ）及び（ｃ）に示
すデバイス５００は、ゲートトレンチ５０９をライニン
グする絶縁層５１１を具える。このトレンチ５０９は導
電材料５１２で実質的に満たされている。図５（ｂ）及
び（ｃ）は、トレンチ５０９のフロアの対応する部分５
１３ａ及び５１３ｂの深さの変化と、波形表面５０６の
平行部分５０６ａ及び５０６ｂの高さの変化を示す。
【００２２】増加したチャネル幅を有するパワーＭＯＳ
装置は、半導体基体と、基体上に設けられた第１導電型
にドープした上側層とを具える。上側層はエッチングさ
れた上側表面に、第１導電型と逆の第２導電型にドープ
した複数のウエル領域と、第１導電型に重くドープした
複数のソース領域とを具えており、この上側層は、ソー
ス領域に横たわって設けられた平行な波形部分を具え
る。一の領域と他の領域とを分離するゲートは、絶縁層
と導電材料層を具える。波形部分が、ゲート領域、ウエ
ル領域及びソース領域の下のチャネルの幅を増加させ
る。第１導電型にドープした上側層を有する半導体基体
上に増加したチャネル幅を有するパワーＭＯＳ装置の製
造方法において、ストライプマスクを上側層の上側表面
に形成し、この上側表面を、選択的にエッチングして複
数の平行な波形部分を具える波形表面を形成する。スト
ライプマスクの除去に次いで、絶縁層を波形表面上に形
成し、この絶縁層上に導電層を形成し、これらの絶縁層
及び導電層で上側表面の平行な波形部分に横たわって設
けた波形ゲート領域を構成する。第１導電型と逆の第２
導電型のドーパントを注入して、上側層内にドープした
ウエル領域を形成し、第１導電型のドーパントを、ゲー
トに隣接する波形表面部分に注入して、上側層内に重く
ドープしたソース領域を形成する。
装置は、半導体基体と、基体上に設けられた第１導電型
にドープした上側層とを具える。上側層はエッチングさ
れた上側表面に、第１導電型と逆の第２導電型にドープ
した複数のウエル領域と、第１導電型に重くドープした
複数のソース領域とを具えており、この上側層は、ソー
ス領域に横たわって設けられた平行な波形部分を具え
る。一の領域と他の領域とを分離するゲートは、絶縁層
と導電材料層を具える。波形部分が、ゲート領域、ウエ
ル領域及びソース領域の下のチャネルの幅を増加させ
る。第１導電型にドープした上側層を有する半導体基体
上に増加したチャネル幅を有するパワーＭＯＳ装置の製
造方法において、ストライプマスクを上側層の上側表面
に形成し、この上側表面を、選択的にエッチングして複
数の平行な波形部分を具える波形表面を形成する。スト
ライプマスクの除去に次いで、絶縁層を波形表面上に形
成し、この絶縁層上に導電層を形成し、これらの絶縁層
及び導電層で上側表面の平行な波形部分に横たわって設
けた波形ゲート領域を構成する。第１導電型と逆の第２
導電型のドーパントを注入して、上側層内にドープした
ウエル領域を形成し、第１導電型のドーパントを、ゲー
トに隣接する波形表面部分に注入して、上側層内に重く
ドープしたソース領域を形成する。
【図１】 図１は、プラナＤＭＯＳ構造を有する従来の
装置を示す斜視図である。
装置を示す斜視図である。
【図２】 図２（ａ）は半導体ウエハの波形エッチング
した上側表面を示す斜視図であり、図２（ｂ）は本発明
の増加したチャネル幅を有するパワーＤＭＯＳ装置を示
す斜視図である。
した上側表面を示す斜視図であり、図２（ｂ）は本発明
の増加したチャネル幅を有するパワーＤＭＯＳ装置を示
す斜視図である。
【図３】 図３（ａ）〜（ｅ）は、本発明のパワーＭＯ
Ｓ装置の製造工程を示す図である。
Ｓ装置の製造工程を示す図である。
【図４】 図４は、従来の装置と比較した本発明の装置
によって提供されるチャネル幅の改良を示す図である。
によって提供されるチャネル幅の改良を示す図である。
【図５】 図５は、本発明のトレンチパワーＭＯＳ装置
を製造するための波形上側表面とゲートトレンチを有す
る半導体ウエハの斜視図である。図５（ｂ）及び図５
（ｃ）は、図５（ａ）に示すウエハにおいて形成される
トレンチゲート装置の断面図である。
を製造するための波形上側表面とゲートトレンチを有す
る半導体ウエハの斜視図である。図５（ｂ）及び図５
（ｃ）は、図５（ａ）に示すウエハにおいて形成される
トレンチゲート装置の断面図である。
１００、２００ デバイス １０１、５０２ 基体 １０２、５０３ 上側層 １０３、５０４ Ｐウエル領域 １０４、５０５ Ｎ＋ソース領域 １０５、２０１、５０６ 上側表面 １０６ ゲート領域 １０７、２０６ 絶縁層 １０８、２０７ 導電層 １０９ 領域 ２０２ 波形部分 ２０３、５０７ 平坦平行部分 ２０４、５０８ 傾斜部分 ２０５ ゲート ５０１ 半導体ウエハ ５０９ ゲートトレンチ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６５８Ｂ
Claims (10)
- 【請求項１】 半導体基体と、前記基体上に設けられた
第１導電型にドープした上側層とを具え、前記上側層の
エッチングされた上側表面に、第１導電型と逆の第２導
電型にドープした複数のウエル領域と、前記第１導電型
の重くドープしたソース領域とを具え、前記エッチング
した上側表面が前記ソース領域を横たわって設けられた
平行な波形部分を具える増加したチャネル幅を有するパ
ワーＭＯＳ装置において、ゲートが、一のソース領域を
隣接する第２のソース領域から分離しているとともに、
絶縁層と導電材料を具えており、前記波形部分が前記ウ
エル領域、ソース領域及びゲート領域の下のチャネルの
幅を増加させることを特徴とするパワーＭＯＳ装置。 - 【請求項２】 請求項１に記載のパワーＭＯＳ装置にお
いて、前記第１導電型がＮ型で前記第２導電型がＰ型で
あり、前記ゲートが前記エッチングされた上側表面に設
けられ、前記上側表面から絶縁層で分離された導電材料
層を具え、前記導電材料層及び絶縁層が前記上側表面と
同形であることを特徴とするパワーＭＯＳ装置。 - 【請求項３】 請求項２に記載のパワーＭＯＳ装置にお
いて、前記ゲートが、前記上側層へ延在するゲートトレ
ンチを具え、前記トレンチが前記絶縁層でライニングし
たフロアとサイドウォールを有し、前記トレンチが実質
的に前記導電材料で満たされており、前記トレンチフロ
アが前記ソース領域にまたがって設けられ、前記上側表
面にある前記波形部分にほぼ対応した平行な波形部分を
具え、前記基体がモノクリスタルシリコンを具えること
を特徴とするパワーＭＯＳ装置。 - 【請求項４】 請求項１に記載のパワーＭＯＳ装置にお
いて、前記導電材料が高くドープしたポリシリコンを具
え、前記絶縁層が二酸化シリコンを具え、前記複数のソ
ース領域が平行ストライプ構造をなし、前記装置がパワ
ーＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ、
ＭＯＳ制御サイリスタ及びアキュムレーションＦＥＴで
構成される群から選択されることを特徴とするパワーＭ
ＯＳ装置。 - 【請求項５】 上側表面を有し、第１導電型にドープし
た上側層を具える半導体基体を提供するステップと、前
記上側表面上にストライプマスクを形成するステップ
と、前記上側表面を選択的にエッチングするステップ
と、を具える増加したチャネル幅を有するパワーＭＯＳ
装置の製造方法において、上側表面が複数の平行な波形
部分を具え、前記ストライプマスクを除去し、前記波形
の表面上に絶縁層を形成し、前記絶縁層上に導電層を形
成し、前記絶縁層及び導電層が前記上側表面の前記波形
部分に横たわって設けられた波形ゲートを構成し、第１
導電型と逆の第２の導電型ドーパントを前記波形表面に
注入してドープしたウエル領域を前記上側層に形成し、
前記第１導電型のドーパントを前記ゲートに隣接する前
記波形表面部分に注入して重くドープした表面領域を前
記上側層内に形成することを特徴とするパワーＭＯＳ装
置の製造方法。 - 【請求項６】 請求項５に記載の方法において、前記第
１導電型がＮ型で第２導電型がＰ型であり、前記基体が
モノクリスタルシリコンを具え、前記導電層が高くドー
プしたポリシリコンを具え、前記絶縁層が二酸化シリコ
ンを具えることを特徴とするパワーＭＯＳ装置の製造方
法。 - 【請求項７】 請求項５に記載の方法において、前記ゲ
ート領域及び前記ソース領域が平行ストライプ構造をな
し、第１導電型の前記ドーパントが砒素又はリンであ
り、第２導電型の前記ドーパントがホウ素であることを
特徴とするパワーＭＯＳ装置の製造方法。 - 【請求項８】 上側表面を有し、第１導電型にドープし
た上側層を具える半導体基体を提供するステップと、前
記上側表面上にストライプマスクを形成するステップ
と、前記上側表面を選択的にエッチングするステップ
と、を具える増加したチャネル幅を有するパワーＭＯＳ
装置の製造方法において、上側表面が、複数の平行な波
形部分を具え、前記ストライプマスクを除去し、前記上
側層にゲートトレンチをエッチングし、前記ゲートトレ
ンチが前記平行な波形部分を横たわって設けられ、前記
上側表面における前記波形部分に実質的に対応している
平行な波形部分を具えるフロアを具え、前記トレンチの
サイドウォール及びフロアを絶縁層に沿ってライニング
し、前記トレンチを導電材料で実質的に満たしてトレン
チゲートを形成し、第１導電型と逆の第２導電型のドー
パントを前記波形表面に注入して、前記上側層にドープ
したウエル領域を形成し、前記第１導電型のドーパント
を前記トレンチゲートに隣接する前記波形表面部分に注
入して、前記上側層に重くドープしたソース領域を形成
することを特徴とするパワーＭＯＳ装置の製造方法。 - 【請求項９】 請求項８に記載の方法において、前記第
１導電型がＮ型で第２導電型がＰ型であって、前記基体
がモノクリスタルシリコンを具え、前記導電層が高くド
ープしたポリシリコンを具え、前記絶縁層が二酸化シリ
コンを具えることを特徴とするパワーＭＯＳ装置の製造
方法。 - 【請求項１０】 請求項９に記載の方法において、前記
トレンチゲート及び前記ソース領域が平行ストライプ構
造をなし、第１導電型の前記ドーパントが砒素又はリン
であり、第２導電型の前記ドーパントがホウ素であるこ
とを特徴とするパワーＭＯＳ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/303270 | 1999-04-30 | ||
| US09/303,270 US6218701B1 (en) | 1999-04-30 | 1999-04-30 | Power MOS device with increased channel width and process for forming same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000323712A true JP2000323712A (ja) | 2000-11-24 |
| JP4804610B2 JP4804610B2 (ja) | 2011-11-02 |
Family
ID=23171290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000117765A Expired - Fee Related JP4804610B2 (ja) | 1999-04-30 | 2000-04-19 | 増加したチャネル幅を有するパワーｍｏｓ装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6218701B1 (ja) |
| EP (1) | EP1049174A2 (ja) |
| JP (1) | JP4804610B2 (ja) |
| KR (1) | KR100727416B1 (ja) |
Cited By (4)
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| JP2013077761A (ja) * | 2011-09-30 | 2013-04-25 | Toshiba Corp | 炭化珪素半導体装置 |
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Families Citing this family (13)
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|---|---|---|---|---|
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| KR101194919B1 (ko) | 2010-07-06 | 2012-10-25 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 형성 방법 |
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