KR101194919B1 - 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

본 발명의 반도체 소자는 반도체 기판의 저면에 대하여 α도(0도<α<90도) 경사진 활성영역과, 상기 경사진 활성영역 상에 구비되고, 상기 반도체 기판의 저면과 평행한 표면을 갖는 게이트와, 상기 활성영역과 접속되며 상기 게이트 사이에 구비된 랜딩플러그를 포함하여, 본 발명은 활성영역의 폭을 확장시켜 채널의 폭을 증가시킴으로써 고집적화에도 반도체 소자의 동작 속도를 향상시킬 수 있는 효과를 제공한다.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 활성영역 및 소자분리막을 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
전자산업 전반에 걸쳐, 최근 고집적 반도체 소자의 제조방법의 개발에 대하여 관심이 집중되고 있다. 고집적 반도체 소자를 구현하기 위해서는, 반도체 기판의 가공기술은 갈수록 미세한 영역으로 나아갈 수밖에 없다. 따라서, 한정된 크기의 반도체 기판 상에 가능한 많은 개별소자를 형성할 수 있는지를 나타내는 지표로서의 반도체 소자의 디자인 룰(design rule)이 갈수록 엄격해지고 있다. 디자인 룰은 크기를 최소한으로 줄인 패턴을 형성하도록 하고, 각 패턴 사이의 거리를 최대한 좁힐 수 있도록 하며, 패턴의 형상 또한 최대한 정교하게 조정할 수 있도록 하는 설계상의 룰을 의미한다.
이러한 반도체 소자의 미세화 및 고집적화 추세에 따라, 반도체 소자의 디자인 룰이 축소되어 모스 트랜지스터(Metal oxide semiconductor field effect transistor: MOSFET)의 채널 길이가 점점 짧아졌다. 채널 길이의 감소는 소스 영역과 드레인 영역 사이의 간격을 좁혀 단채널 효과(Short channel effect: SCE)를 유발하고, 이로 인하여 드레인 영역의 전압이 소스 영역과 채널 영역의 전압에 영향을 미치는 것을 효율적으로 제어하는 것이 쉽지 않아 능동 스위치 소자 특성이 열화되었다. 또한, 소스 및 드레인 영역 사이의 간격이 좁아 소스 및 드레인 펀치쓰루(Punch-through) 현상에 의한 영향을 배제하기 어렵다.
이러한 문제점을 해결하기 위하여 반도체 기판을 리세스시키고 이를 매립하는 게이트 전극을 형성하여 유효 채널 길이를 증가시킨 리세스 FET(Recessed field effect transistor) 구조가 제안되었다. 이러한 구조는 소스 및 드레인 펀치쓰루 현상을 개선하고 실질적으로 소스 및 드레인 영역 사이의 거리를 크게할 수 있다.
그러나 리세스 게이트는 문턱 전압(Vt) 콘트롤 저하에 취약하기 때문에 문턱 전압값이 낮아지고, 오프 상태에서 누설전류가 발생한다. 이러한 문턱 전압의 저하를 제어하기 위하여 추가적으로 보론(Boron)과 같은 불순물 이온 주입해야 한다. 이러한 추가적 불순물 이온 주입은 소자의 전계가 증가시켜 소자의 리플레쉬 특성이 저하된다.
또한, 반도체 기판의 깊은 곳까지 식각하여 리세스 게이트를 형성하기 때문에 바디 효과 증가로 인한 게이트 콘트롤 저하가 발생하며, 스윙(Swing) 특성 저하도 발생한다. 더욱이, 리세스 게이트로 인접한 게이트 간의 상호 작용 효과(Neighbor gate effect)에 의해 소자 특성 열화가 발생한다.
본 발명은 반도체 소자의 고집적화로 채널의 폭 및 길이가 감소하여 반도체 소자의 특성이 저하되는 것을 문제를 해결하고자 한다.
본 발명의 반도체 소자는 반도체 기판의 저면에 대하여 α도(0도<α<90도) 경사진 활성영역과, 상기 경사진 활성영역 상에 구비되고, 상기 반도체 기판의 저면과 평행한 표면을 갖는 게이트와, 상기 활성영역과 접속되며 상기 게이트 사이에 구비된 랜딩플러그를 포함하는 것을 특징으로 한다.
그리고, 상기 게이트는 리세스 게이트를 포함하는 것을 특징으로 한다.
그리고, 상기 게이트 양측으로 상기 활성영역 내 구비된 정션영역을 더 포함하는 것을 특징으로 한다.
그리고, 상기 활성영역은 상기 경사에 의해 낮아진 제 1 단부와, 상기 제 1 단부보다 높은 제 2 단부를 포함하는 것을 특징으로 한다.
그리고, 상기 게이트는 상기 활성영역의 상기 제 1 단부 표면에서 상기 제 2 단부와 상기 제 1 단부의 높이 차이만큼 두꺼운 두께를 갖는 것을 특징으로 한다.
본 발명의 반도체 소자의 형성 방법은 반도체 기판의 저면에 대하여 α도(0도<α<90도) 경사진 활성영역을 형성하는 단계와, 상기 경사진 활성영역 상에 상기 반도체 기판의 저면과 평행한 표면을 갖는 게이트를 형성하는 단계와, 상기 활성영역과 접속되며 상기 게이트 사이에 구비된 랜딩플러그를 포함하는 반도체 소자를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 경사진 활성영역을 형성하는 단계는 상기 반도체 기판을 지표면에 대하여 90-α도 회전시키는 단계와, 상기 식각용액을 상기 지표면에 대하여 수직으로 주입시키는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 경사진 활성영역을 형성하는 단계는 상기 식각용액을 상기 반도체 기판 표면에 대하여 α도 회전시켜 주입하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 경사진 활성영역을 형성하는 단계는 소자분리막과의 식각선택비를 이용한 비등방성 식각으로 수행되는 것을 특징으로 한다.
그리고, 상기 경사진 활성영역을 형성하는 단계 이후 상기 경사진 활성영역에 리세스를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 리세스를 형성하는 단계는 상기 경사진 활성영역의 표면으로부터 동일한 두께로 상기 활성영역을 식각하여 형성되는 것을 특징으로 한다.
그리고, 상기 게이트를 형성하는 단계는 상기 경사진 활성영역 상부에 상기 반도체 기판의 저면과 평행한 표면을 갖는 게이트 폴리실리콘을 형성하는 단계와, 상기 게이트 폴리실리콘 상부에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상부에 하드마스크를 형성하는 단계와, 상기 하드마스크 상부에 상기 게이트를 정의하는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 상기 하드마스크, 상기 게이트 전극, 상기 게이트 폴리실리콘을 패터닝하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 게이트를 형성하는 단계는 상기 경사진 활성영역 상부에 게이트 폴리실리콘을 형성하는 단계와, 상기 게이트 폴리실리콘 상부에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상부에 상기 반도체 기판의 저면과 평행한 표면을 갖는 하드마스크를 형성하는 단계와, 상기 하드마스크 상부에 상기 게이트를 정의하는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 상기 하드마스크, 상기 게이트 전극, 상기 게이트 폴리실리콘을 패터닝하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 게이트를 형성하는 단계 이후, 상기 게이트 양측의 상기 활성영역에 이온주입 공정을 수행하여 상기 활성영역 내 정션영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 랜딩플러그를 형성하는 단계는 상기 게이트를 포함하는 상기 반도체 기판 상부에 층간절연막을 형성하는 단계와, 상기 층간절연막 상부에 상기 활성영역을 오픈시키는 섬타입의 감광막 패턴을 형성하는 단계와, 상기 섬타입의 감광막 패턴을 마스크로 상기 활성영역이 노출되도록 상기 층간절연막을 식각하는 단계와, 상기 랜딩플러그 도전층을 형성하는 단계와, 상기 게이트 표면이 노출되도록 상기 랜딩플러그 도전층에 평탄화 식각 공정을 수행하는 것을 특징으로 한다.
그리고, 상기 랜딩플러그를 형성하는 단계는 상기 게이트를 포함하는 상기 반도체 기판 상부에 층간절연막을 형성하는 단계와, 상기 층간절연막 상부에 상기 랜딩플러그 영역을 오픈시키는 홀이 구비된 감광막 패턴을 형성하는 단계와, 상기 홀이 구비된 감광막 패턴을 마스크로 상기 활성영역이 노출되도록 상기 층간절연막을 식각하는 단계와, 상기 랜딩플러그 도전층을 형성하는 단계와, 상기 게이트 표면이 노출되도록 상기 랜딩플러그 도전층에 평탄화 식각 공정을 수행하는 것을 특징으로 한다.
본 발명은 활성영역의 폭을 확장시켜 채널의 폭을 증가시킴으로써 고집적화에도 반도체 소자의 동작 속도를 향상시킬 수 있는 효과를 제공한다.
도 1의 (ⅰ) 및 (ⅱ)는 본 발명에 따른 경사식각을 나타낸 사시도.
도 2는 종래 기술에 따른 활성영역을 나타낸 사시도.
도 3은 본 발명에 따른 활성영역을 나타낸 사시도.
도 4는 본 발명에 따른 반도체 소자를 나타낸 사시도.
도 5a 내지 도 5d는 본 발명에 따른 제 1 실시예의 반도체 소자의 형성 방법을 나타낸 사시도.
도 6a 내지 도 6d는 본 발명에 따른 제 2 실시예의 반도체 소자의 형성 방법을 나타낸 사시도.
이하에서는 본 발명에 따라 첨부된 실시예를 참조하여 상세히 설명하기로 한다.
본 발명은 반도체 소자의 고집적화에도 반도체 소자의 열화를 방지시키기 위하여 활성영역의 면적을 확장시킴으로써 채널의 폭을 증가시킨다. 활성영역의 면적은 소자분리막과의 식각선택비를 이용한 경사식각을 통하여 확장시키는 것이 바람직하다. 경사식각에 대한 설명은 다음의 도 1의 설명을 참조한다.
도 1의 (ⅰ)에 도시된 바와 같이, 경사식각은 반도체 기판(100)를 경사지도록 구비시켜 수행되는 것이 바람직하다. 식각용액(E)은 지표면(地表面,S)에 대하여 수직으로 주입되는 것이 바람직하고, 반도체 기판(100)의 표면에 대하여 α도 만큼 회전된 상태로 주입되는 것이 바람직하다. 즉, 반도체 기판(100)는 지표면(S)에 대하여 경사진 각도는 '90-α도'가 된다.
도 1의 (ⅱ)에 도시된 바와 같이, 반도체 기판(100)와 지표면(S)을 동일한 표면에 위치시킨 경우에는 식각용액(E)은 반도체 기판(100)의 표면으로부터 α도 회전된 상태로 주입되어 활성영역(104)을 식각한다. 이때, 활성영역(104)은 소자분리막(102)과의 식각선택비를 이용한 비등방성 식각으로 경사식각되는 것이 바람직하다. 따라서, 활성영역(104)의 표면(B)은 소자분리막(102)의 표면과 평행하지 않고 반도체 기판(100)의 저면에 대하여 α도 경사진 형태를 갖는다. 보다 자세히 살펴보기 위하여 종래 기술에 따른 활성영역의 표면과 본 발명에 따른 활성영역의 표면을 비교하여 설명한다.
도 2에 도시된 바와 같이, 종래 기술에 따른 활성영역의 표면(A)은 반도체 기판(100)의 저면과 평행한 상태로 구비된다. 따라서, 종래 기술에 따른 활성영역의 표면(A)은 반도체 기판(100)의 저면과 동일한 면적을 갖게된다.
도 3에 도시된 바와 같이, 본 발명에 따른 활성영역의 표면(B)은 반도체 기판(100)의 저면에 대하여 α도 경사진 형태를 가지므로 종래 기술에 따른 활성영역의 표면(A)에 비하여 확장된다. 즉, 본 발명에 따른 활성영역의 표면(B)의 일부 변(b1)은 '피타고라스의 정리'에 의해 종래 기술에 따른 활성영역의 표면(A)의 일부 변(a1) 보다 큰 값을 갖기 때문에 본 발명에 따른 활성영역의 표면(B)의 넓이는 종래 기술에 따른 활성영역의 표면(A)의 넓이보다 크다. 여기서, 변(b1)은 활성영역(104)의 폭을 나타내며, 이는 후속 공정에서 형성되는 채널의 폭을 정의하므로 본 발명은 종래기술에 비하여 확장된 폭을 갖는다.
식각용액이 주입되는 경사각 'α'의 값은 0도보다 크고 90도 보다 작은 각을 갖는 것이 바람직하며, 'α'이 45도일 때 변(b1)의 값이 가장 큰 값을 가지게 되어 본 발명에 따른 활성영역의 표면(B)의 면적이 가장 크게 되며, 종래 기술에 따른 활성영역의 표면(A)의 면적에 비하여 약 1.4배 확장된다.
상술한 바와 같이 경사식각된 활성영역을 포함하는 본 발명에 따른 반도체 소자는 다음과 같다.
도 4에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 반도체 기판(100)의 저면에 대하여 α도 경사진 활성영역(104)과, 경사진 활성영역(104)에 구비된 리세스(R1), 리세스(R1)에 매립되며 반도체 기판(100)의 저면과 평행한 표면을 갖는 게이트(106)와, 활성영역(104)과 접속되며 게이트(106) 사이에 구비된 랜딩플러그(110)를 포함한다.
여기서, 'α' 는 0도 보다 크고 90도보다 작은 각을 갖는 것이 바람직하며,'α'는 45도인 것이 바람직하다. 이는 'α'이 45도일 때 활성영역(104)의 표면적이 가장 넓어지게 되어 채널의 폭과 길이를 확보함으로써 반도체 소자의 동작특성을 향상시키기 때문이다. 또한, 활성영역(104) 내 구비된 리세스(R1)는 본 발명의 일 실시예에 따라 리세스 게이트를 정의하기 위한 구성을 나타내는 것으로, 반드시 구비되어야 하는 구성은 아니고 플래너 게이트의 경우에는 생략될 수 있다.
편의상, 활성영역(104)이 경사 식각되면서 낮아진 단부를 제 1 단부(104a)라 하고, 활성영역(104)이 식각되지 않은 단부을 제 2 단부(104b)라 하며, 제 1 단부(104a)와 제 2 단부(104b)의 높이차를 'H'라 할때, 제 1 단부(104a)에 구비되는 게이트(106)의 두께는 리세스(R1)의 깊이보다 'H'만큼 더 두꺼운 것이 바람직하다. 따라서, 게이트(106)의 상측 표면은 반도체 기판(100)의 저면과 평행하게 된다.
게이트(106)의 표면과 반도체 기판(100)의 저면을 평행하도록 하기 위하여 도 4에는 리세스(R1)의 깊이보다 게이트 폴리실리콘(106a)을 'H'만큼 두껍게 형성하는 실시예를 도시하고. 도 6d에는 리세스(R2)의 깊이보다 하드마스크(156c)를 'T'만큼 두껍게 형성하는 실시예를 도시한다.
상술한 구성을 포함하는 본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법은 다음과 같다.
도 5a에 도시된 바와 같이, 반도체 기판(100) 내 소자분리막(미도시)로 정의되는 활성영역(104)에 경사식각을 수행하여 반도체 기판(100)의 저면에 대하여 α도 경사진 형태의 활성영역(104)을 형성한다. 여기서, 경사식각은 도 1을 참조하여 설명한 바와 같이, 반도체 기판(100)을 지표면에 대하여 90-α도 회전이동시켜 지표면에 대하여 수직하도록 식각용액을 주입하여 수행되는 것이 바람직하다. 이때, 경사식각은 소자분리막(미도시)과의 식각선택비를 이용한 비등방성 식각인 것이 바람직하다.
'α' 는 0도 보다 크고 90도보다 작은 각을 갖는 것이 바람직하며,'α'는 45도인 것이 바람직하다. 이는 'α'이 45도일 때 활성영역(104)의 표면적이 가장 넓어지게 되어 채널의 폭과 길이를 확보함으로써 반도체 소자의 동작특성을 향상시키기 때문이다.
이어서, 경사진 활성영역(104) 상부에 리세스를 정의하기 위한 감광막 패턴(미도시)을 형성하고, 이를 마스크로 활성영역(104)을 식각하여 리세스(R1)를 형성한다. 여기서, 리세스(R1)는 활성영역(104)의 표면으로부터 동일한 깊이로 식각되어 형성되는 것이 바람직하다. 따라서, 리세스(R1)의 저면과 반도체 기판(100)의 저면 사이각은 'α'도가 된다. 본 발명에서는 실시예로서 리세스 게이트를 설명하는 것이며 반드시 리세스 게이트 구조에 한정되지 않고 플래너 게이트 구조, 매립형 게이트 구조 등에 적용될 수 있다.
도시되지는 않았지만, 리세스 게이트의 전압(Vt) 조절을 위한 이온주입 공정을 경사진 활성영역(104)의 표면에 수행하는 것이 바람직하다. 경사진 활성영역(104)의 표면으로부터 동일한 깊이에 이온주입 영역이 형성되도록 하기 위하여 이온주입 공정은 경사각을 조절하여 수행되는 것이 바람직하다.
도 5b에 도시된 바와 같이, 리세스(R)를 포함하는 활성영역(104) 상부에 게이트 산화막(미도시)을 형성한 후, 전체 상부에 게이트 폴리실리콘(106a)을 도포한다. 이때, 게이트 폴리실리콘(106a)은 리세스(R1)의 깊이보다 두꺼운 두께를 갖도록 형성되는 것이 바람직하다. 보다 자세하게 게이트 폴리실리콘(106a)은 2000 내지 5000Å의 두께로 형성하는 것이 바람직하다. 이후, 게이트 폴리실리콘(106a)의 표면이 반도체 기판(100)의 저면과 평행하도록 평탄화 식각 공정을 수행한다.
편의상, 활성영역(104)이 경사 식각되면서 높이가 낮아진 단부를 제 1 단부(104a)라 하고, 활성영역(104)이 식각되지 않은 단부를 제 2 단부(104b)라 하며, 제 1 단부(104a)와 제 2 단부(104b)의 높이차를 'H'라 할 때, 평탄화 식각 공정이 수행된 이후의 게이트 폴리실리콘(106a)은 활성영역(104)의 제 1 단부(104a)에서 리세스(R1)의 깊이보다 'H'만큼 더 두꺼운 두께를 갖게 된다. 이와 같이 게이트 폴리실리콘(106a)을 형성함으로써, 활성영역(104)이 경사져 낮아진 높이(H)는 보상된다.
상술한 바와 같이, 게이트 폴리실리콘(106a)을 두껍게 형성하여 활성영역(104)이 경사져 낮아진 높이(H)만큼 보상하는 것은, 반도체 기판(100)의 저면과 평행한 표면을 갖는 소자분리막(미도시) 상부에 형성되는 게이트를 형성하는데에도 어려움이 없도록 하기 위함이다.
이어서, 게이트 폴리실리콘(106a) 상부에 게이트 전극(106b)을 형성하고, 게이트 전극(106b) 상부에 하드마스크(106c)을 형성한 후, 패터닝하여 리세스 게이트(106)를 완성한다. 리세스 게이트(106)의 표면은 반도체 기판(100)의 저면과 평행하고, 리세스 게이트(106)의 저면은 경사진 활성영역(104)의 표면과 평행하다. 이는 활성영역의 경사 유무에 관계없이 게이트를 용이하게 형성하면서 활성영역(104)의 표면적만 용이하게 확장시킬 수 있음을 의미한다. 즉, 반도체 소자의 고집적화에도 채널의 폭 및 길이를 용이하게 확보하여 반도체 소자의 동작특성을 향상시킨다.
도 5c에 도시된 바와 같이, 리세스 게이트(106)를 마스크로 활성영역(104) 표면에 이온주입 공정을 수행하여 정션영역(juction region, 108)을 형성한다. 여기서 정션영역(108)은 활성영역(104)의 표면으로부터 동일한 깊이로 형성되는 것이 바람직하다. 정션영역(108)이 활성영역(104)의 표면으로부터 동일한 깊이로 형성되도록 하기 위하여 이온주입 공정은 경사 이온주입으로 수행되는 것이 바람직하다.
도 5d에 도시된 바와 같이, 리세스 게이트(106) 사이가 매립되도록 반도체 기판(100) 상에 층간절연막(미도시)을 형성하고, 층간절연막 상부에 랜딩플러그를 정의하는 감광막 패턴(미도시)을 형성하고, 이를 마스크로 층간절연막을 식각한다. 여기서, 랜딩플러그를 정의하는 감광막 패턴은 랜딩플러그 홀을 정의하는 홀이 구비된 타입 또는 활성영역(104)을 오픈시키는 섬 타입을 포함한다.
활성영역(104)을 오픈시키는 섬 타입의 경우에는 감광막 패턴을 마스크로 층간절연막을 식각할 때, 오픈된 활성영역(104) 상부에 랜딩플러그 도전층을 형성한 후 게이트 하드마스크(106c)가 노출되도록 평탄화 식각 공정을 수행하여 게이트 사이에 활성영역과 접속되는 랜딩플러그(110)를 형성하는 것이 바람직하다.
그러나, 평탄화 식각 공정에서 게이트 하드마스크(106c)가 노출되도록 충분히 평탄화되지 않아 이웃하는 랜딩플러그가 서로 브릿지되는 경우에는, 홀이 구비된 타입의 감광막 패턴을 마스크로 층간절연막을 식각하여 활성영역을 오픈시키고, 오픈된 영역에 랜딩플러그 도전층을 매립하여 랜딩플러그(110)를 형성하는 것이 바람직하다.
상술한 제 1 실시예에 따른 반도체 소자의 형성 방법은 경사진 활성영역(104)을 보상하기 위하여 활성영역이 경사진 높이만큼 게이트 폴리실리콘을 두껍게 형성하여 평탄화 식각하는 방법이다. 이는 경사진 활성영역의 높이를 보상하기 위한 방법의 실시예를 나타낸 것이므로 경사진 활성영역을 보상하기 위한 방법이라면 상술한 제 1 실시예의 방법 이외에 다른 방법으로 변경가능하다. 자세하게는 제 2 실시예의 방법을 참조하여 설명하기로 한다.
도 6a에 도시된 바와 같이, 반도체 기판(150) 내 소자분리막(미도시)로 정의되는 활성영역(154)에 경사식각을 수행하여 반도체 기판(150)의 저면에 대하여 α도 경사진 형태의 활성영역(154)을 형성한다. 경사식각에 대한 구체적인 설명은 도 1 및 도 5a를 참조한다.
이어서, 경사진 활성영역(154) 상부에 리세스를 정의하기 위한 감광막 패턴(미도시)을 형성하고, 이를 마스크로 활성영역(104)을 식각하여 리세스(R2)를 형성한다. 여기서, 리세스(R2)에 대한 설명은 도 5a의 리세스(R1)의 설명을 참조한다.
도 6b에 도시된 바와 같이, 리세스(R2)를 포함하는 활성영역(154) 상부에 게이트 산화막(미도시)을 형성한 후, 전체 상부에 게이트 폴리실리콘(156a),게이트 전극(156b) 및 하드마스크(156c)을 형성하고, 게이트 전극(156b) 상부에 하드마스크(156c)을 형성한 후, 패터닝하여 리세스 게이트(156)를 완성한다.
이때, 하드마스크(156c)는 활성영역(154)이 경사져 낮아진 높이(도 5b의 'H'참조)만큼 보상되도록 활성영역(154)이 경사진 부분에서 'T'만큼 두꺼운 두께를 갖도록 형성하는 것이 바람직하다. 따라서, 결국 하드마스크(156c)의 표면은 반도체 기판(150)의 저면과 평행하고, 리세스 게이트(156)의 저면은 경사진 활성영역(154)의 표면과 평행하다. 이는 활성영역의 경사 유무에 관계없이 게이트를 용이하게 형성하면서 활성영역(154)의 표면적만 용이하게 확장시킬 수 있음을 의미한다. 즉, 반도체 소자의 고집적화에도 채널의 폭 및 길이를 용이하게 확보하여 반도체 소자의 동작특성을 향상시킨다. 따라서, 제 1 실시예에서와 같이 반도체 기판(150)의 저면과 평행한 표면을 갖는 소자분리막(미도시) 상부에 게이트를 형성하는데에는 어려움이 없다.
도 6c에 도시된 바와 같이, 리세스 게이트(156)를 마스크로 활성영역(154) 표면에 이온주입 공정을 수행하여 정션영역(juction region, 158)을 형성한다. 여기서 정션영역(158)은 활성영역(154)의 표면으로부터 동일한 깊이로 형성되는 것이 바람직하다. 정션영역(158)이 활성영역(154)의 표면으로부터 동일한 깊이로 형성되도록 하기 위하여 이온주입 공정은 경사 이온주입으로 수행되는 것이 바람직하다.
도 6d에 도시된 바와 같이, 리세스 게이트(156) 사이가 매립되도록 반도체 기판(150) 상에 층간절연막(미도시)을 형성하고, 층간절연막 상부에 랜딩플러그를 정의하는 감광막 패턴(미도시)을 형성하고, 이를 마스크로 층간절연막을 식각한 후 랜딩플러그 도전층을 형성하고 평탄화 식각 공정을 수행하여 랜딩플러그(160)를 형성한다. 랜딩플러그(160)는 감광막 패턴(미도시)의 형태에 따라 다르게 형성되는데 자세한 설명은 도 5d의 설명을 참조한다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 활성영역을 경사지도록 형성하여 활성영역의 표면적을 확장시킴으로써 채널의 길이 및 폭을 증가시켜 반도체 소자의 특성을 향상시킬 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (16)

  1. 반도체 기판의 저면에 대하여 α도(0도<α<90도) 경사진 활성영역;
    상기 경사진 활성영역 상에 구비되고, 상기 반도체 기판의 저면과 평행한 표면을 갖는 게이트; 및
    상기 활성영역과 접속되며 상기 게이트 사이에 구비된 랜딩플러그를 포함하되, 상기 활성영역은 채널 폭 방향을 따라 일측 단부와 타측 단부가 서로 다른 높이를 갖도록 경사진 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 게이트는 리세스 게이트를 포함하는 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 게이트 양측으로 상기 활성영역 내 구비된 정션영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 활성영역은
    상기 경사에 의해 낮아진 제 1 단부; 및
    상기 제 1 단부보다 높은 제 2 단부를 포함하는 것을 특징으로 하는 반도체 소자.
  5. 청구항 4에 있어서,
    상기 게이트는
    상기 활성영역의 상기 제 1 단부 표면에서 상기 제 2 단부와 상기 제 1 단부의 높이 차이만큼 두꺼운 두께를 갖는 것을 특징으로 하는 반도체 소자.
  6. 반도체 기판의 저면에 대하여 α도(0도<α<90도) 경사진 활성영역을 형성하는 단계;
    상기 경사진 활성영역 상에 상기 반도체 기판의 저면과 평행한 표면을 갖는 게이트를 형성하는 단계; 및
    상기 활성영역과 접속되며 상기 게이트 사이에 구비된 랜딩플러그를 포함하는 반도체 소자를 형성하는 단계를 포함하되, 상기 활성영역은 채널 폭 방향을 따라 일측 단부와 타측 단부가 서로 다른 높이를 갖도록 경사진 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 청구항 6에 있어서,
    상기 경사진 활성영역을 형성하는 단계는
    상기 반도체 기판을 지표면에 대하여 90-α도 회전시키는 단계; 및
    식각용액을 상기 지표면에 대하여 수직으로 주입시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 청구항 6에 있어서,
    상기 경사진 활성영역을 형성하는 단계는
    식각용액을 반도체 기판 표면에 대하여 α도 회전시켜 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 청구항 6에 있어서,
    상기 경사진 활성영역을 형성하는 단계는
    소자분리막과의 식각선택비를 이용한 비등방성 식각으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 6에 있어서,
    상기 경사진 활성영역을 형성하는 단계 이후
    상기 경사진 활성영역에 리세스를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 청구항 10에 있어서,
    상기 리세스를 형성하는 단계는
    상기 경사진 활성영역의 표면으로부터 동일한 두께로 상기 활성영역을 식각하여 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 청구항 6에 있어서,
    상기 게이트를 형성하는 단계는
    상기 경사진 활성영역 상부에 상기 반도체 기판의 저면과 평행한 표면을 갖는 게이트 폴리실리콘을 형성하는 단계;
    상기 게이트 폴리실리콘 상부에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상부에 하드마스크를 형성하는 단계;
    상기 하드마스크 상부에 상기 게이트를 정의하는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 마스크로 상기 하드마스크, 상기 게이트 전극, 상기 게이트 폴리실리콘을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 청구항 6에 있어서,
    상기 게이트를 형성하는 단계는
    상기 경사진 활성영역 상부에 게이트 폴리실리콘을 형성하는 단계;
    상기 게이트 폴리실리콘 상부에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상부에 상기 반도체 기판의 저면과 평행한 표면을 갖는 하드마스크를 형성하는 단계;
    상기 하드마스크 상부에 상기 게이트를 정의하는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 마스크로 상기 하드마스크, 상기 게이트 전극, 상기 게이트 폴리실리콘을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 청구항 6에 있어서,
    상기 게이트를 형성하는 단계 이후,
    상기 게이트 양측의 상기 활성영역에 이온주입 공정을 수행하여 상기 활성영역 내 정션영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 청구항 6에 있어서,
    상기 랜딩플러그를 형성하는 단계는
    상기 게이트를 포함하는 상기 반도체 기판 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막 상부에 상기 활성영역을 오픈시키는 섬타입의 감광막 패턴을 형성하는 단계;
    상기 섬타입의 감광막 패턴을 마스크로 상기 활성영역이 노출되도록 상기 층간절연막을 식각하는 단계;
    상기 랜딩플러그 도전층을 형성하는 단계; 및
    상기 게이트 표면이 노출되도록 상기 랜딩플러그 도전층에 평탄화 식각 공정을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 청구항 6에 있어서,
    상기 랜딩플러그를 형성하는 단계는
    상기 게이트를 포함하는 상기 반도체 기판 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막 상부에 상기 랜딩플러그 영역을 오픈시키는 홀이 구비된 감광막 패턴을 형성하는 단계;
    상기 홀이 구비된 감광막 패턴을 마스크로 상기 활성영역이 노출되도록 상기 층간절연막을 식각하는 단계;
    상기 랜딩플러그 도전층을 형성하는 단계; 및
    상기 게이트 표면이 노출되도록 상기 랜딩플러그 도전층에 평탄화 식각 공정을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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