JP2010147219A - 半導体装置及びその製造方法 - Google Patents

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渉 隅田
Kiyonari Kobayashi
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Abstract

【課題】トレンチゲート構造を有する半導体装置において、トレンチゲート構造の抵抗を低減しつつ、デバイス特性の低下を防止すること。
【解決手段】本発明に係る半導体装置の製造方法は、（Ａ）ストライプ状の複数のトレンチを有する半導体層を形成する工程と、（Ｂ）複数のトレンチの各々に部分的に埋め込まれたゲート電極を形成する工程と、（Ｃ）ゲート電極の形成後に、イオン注入によって半導体層に不純物を導入する工程と、を含む。上記（Ｂ）工程において形成されるゲート電極は、各トレンチ内に形成された埋設部と、その埋設部上に位置し埋設部よりも幅が広い突出部と、を有する。上記（Ｃ）工程は、斜めイオン注入により、上記突出部の下の半導体層に不純物を導入する工程を少なくとも含む。
【選択図】図１１Ｉ

Description

本発明は、半導体装置及びその製造方法に関する。特に、本発明は、トレンチゲート構造を有する半導体装置及びその製造方法に関する。
ゲート電極がトレンチに埋め込まれた「トレンチゲート構造」を有する半導体装置が知られている。例えば、特許文献１には、トレンチゲート構造を有する縦型ＭＯＳＦＥＴ（Vertical-type Metal Oxide Silicon Field-Effect Transistor）が開示されている。
より詳細には、特許文献１には、縦型ＭＯＳＦＥＴのゲート抵抗を低減するための技術が記載されている。その縦型ＭＯＳＦＥＴは、半導体基板にストライプ状に形成されたトレンチゲート構造を実動作領域内に有する。更に、その実動作領域上には、トレンチゲート構造につながる格子状のゲート引き出し電極が設けられる。ゲート電極として利用できる断面積が増加するため、ゲート抵抗が低減される。
図１は、特許文献１に記載されている縦型ＭＯＳＦＥＴの断面構造を示している。Ｎ＋型の半導体基板１０１上に、ドレイン領域として機能するＮ−型のエピタキシャル層１０２が形成されている。更に、Ｎ−型のエピタキシャル層１０２上にはＰ型のチャネル層１２０が形成されている。更に、Ｐ型のチャネル層１２０の表面には、Ｎ＋型のソース領域１２５が形成されている。それらエピタキシャル層１０２、チャネル層１２０及びソース領域１２５を含む半導体層には、複数のトレンチ１１０がストライプ状に形成されている。各トレンチ１１０は、ソース領域１２５及びチャネル層１２０を貫通してエピタキシャル層１０２に達するように形成されている。
各トレンチ１１０の表面上には、ゲート酸化膜１３０を介してゲート電極１５０が形成されている。このゲート電極１５０は、トレンチ１１０内に形成された埋設部１５０ａを有する。すなわち、図１に示される縦型ＭＯＳＦＥＴは、トレンチゲート構造を有する。更に、ゲート電極１５０は、トレンチ１１０から突出する突出部１５０ｂ、及び隣り合う突出部１５０ｂ間を接続するブリッジ部（図示されない）を有する。これら突出部１５０ｂとブリッジ部とによって、上記格子状のゲート引き出し電極が構成される。ここで、図１に示されるように、突出部１５０ｂは、トレンチ１１０の開口部から庇状に張り出しており、トレンチ１１０（埋設部１５０ａ）の幅よりも広いことに留意されたい。この幅広の突出部１５０ｂも、ゲート抵抗の低減に寄与する。
ゲート電極１５０の突出部１５０ｂの表面は、層間絶縁膜１６０によって覆われている。更に、隣り合うゲート電極１５０間の層間絶縁膜１６０及びソース領域１２５を貫通するようにコンタクトホール１６５が形成されている。そのコンタクトホール１６５の下のチャネル層１２０には、Ｐ＋型のボディコンタクト領域１２８が形成されている。そして、そのボディコンタクト領域１２８及びソース領域１２５とつながるようにソース電極１７０が形成されている。
図２Ａ〜図２Ｅは、図１で示された構造の製造工程を示す断面図である。まず、図２Ａに示されるように、Ｎ＋型の半導体基板１０１上に、ドレイン領域として機能するＮ−型のエピタキシャル層１０２が形成される。続いて、イオン注入及び熱拡散処理を通して、エピタキシャル層１０２中にＰ型のチャネル層１２０が形成される。更に、所定のパターンを有するマスクを用いた異方性ドライエッチングにより、ストライプ状のトレンチ１１０が形成される。各トレンチ１１０は、チャネル層１２０を貫通してエピタキシャル層１０２に達するように形成される。その後、熱酸化処理が行われ、全面にゲート酸化膜１３０が形成される。
次に、図２Ｂに示されるように、ノンドープのポリシリコン層１４０が全面に堆積される。また、導電率を高めるために、そのポリシリコン層１４０に高濃度のリンが導入される。次に、図２Ｃに示されるように、上記ゲート電極１５０（突出部１５０ｂ、ブリッジ部）をパターニングするために用いられるマスクとして、所定のパターンを有するＮＳＧ（Non-doped Silicate Glass）膜１４５が形成される。そして、そのＮＳＧ膜１４５をマスクとして用いることにより、ポリシリコン層１４０のエッチングが行われる。その結果、図２Ｄに示されるように、所定のパターンを有するゲート電極１５０（突出部１５０ｂ、ブリッジ部）が形成される。この時、ゲート抵抗を低減するために、突出部１５０ｂは、トレンチ１１０（埋設部１５０ａ）よりも幅広に形成されることに留意されたい。
次に、図２Ｅに示されるように、Ｎ＋型のソース領域１２５を形成するために、Ｎ＋型不純物のイオン注入が実施される。そして、イオン注入の後、高温の熱拡散処理が実施される。その結果、隣り合うトレンチ１１０の間のチャネル層１２０の表面に、Ｎ＋型のソース領域１２５が形成される。その後、層間絶縁膜１６０、コンタクトホール１６５、ボディコンタクト領域１２８、ソース電極１７０等が形成される。
特開２００４−３１３８５号公報
本願発明者は、次の点に着目した。上述の関連技術において、ゲート抵抗を低減するために、ゲート電極１５０の突出部１５０ｂは、トレンチ１１０（埋設部１５０ａ）よりも幅広に形成される。その結果、図２Ｄで示されたように、突出部１５０ｂはトレンチ１１０の周囲のチャネル層１２０を覆うことになる。つまり、隣り合うトレンチ１１０の間のチャネル層１２０の一部は、突出部１５０ｂの下方に位置することになる。このような状況でイオン注入が実施される場合、その突出部１５０ｂが邪魔になる。
例えば、図２Ｅで示されたように、ゲート電極１５０の形成後、Ｎ＋型のソース領域１２５を形成するためにイオン注入が実施される。図３は、そのソース領域１２５の形成処理の詳細を示している。まず、イオン注入によって、チャネル層１２０の表面にＮ＋型不純物が導入される。この時、トレンチ１１０から突出する幅広の突出部１５０ｂが形成されているため、その突出部１５０ｂの下方のチャネル層１２０にはＮ＋型不純物は導入されない。従って、イオン注入の後に、高温（例えば１０００℃程度）で熱拡散処理が実施される。それにより、ソース領域１２５を、突出部１５０ｂの下方にも拡張することが可能となる。すなわち、イオン注入と熱拡散処理の組み合わせにより、ソース領域１２５を隣り合うトレンチ１１０の間に全体的に形成することが可能となる。逆に言えば、幅広の突出部１５０ｂが形成されているため、イオン注入の後に高温で熱拡散処理を行う必要がある。
しかしながら、高温で熱拡散処理が実施されると、イオン注入後のソース領域１２５の深さが大きく変動してしまう。より詳細には、図３に示されるように、ソース領域１２５が、深さ方向にも不所望に拡がってしまう。ソース領域１２５の深さの増大は、耐圧の低下あるいはオン抵抗の増加を招くおそれがある。その理由を、図４及び図５を参照して説明する。
図４は、ソース領域１２５がある深さを有する場合を示し、図５は、ソース領域１２５の深さが図４の場合より大きい場合を示している。図４及び図５には、不純物濃度の分布も示されている。また、図４及び図５において、チャネル長（チャネル層１２０の厚さ）は“ｔ”で表されている。同じチャネル長ｔを確保するためには、あらかじめ、図５の場合のチャネル層１２０を図４の場合よりも深く形成しておかなければならない（図２Ａで示された工程を参照）。Ｐ型のチャネル層１２０をより深く形成するためには、Ｐ型不純物注入後の熱拡散温度をより高温（例えば、１０００℃程度）に設定する必要がある。しかしながら、この熱拡散温度があまりに高く設定されると、図５に示されるように、Ｎ＋型の半導体基板１０１からＮ−型のエピタキシャル層１０２（ドレイン領域）にＮ型不純物が拡散してしまう：この現象は、一般的に、「せり上がり」と呼ばれている。この「せり上がり」が、縦型ＭＯＳＦＥＴの耐圧の低下を招く。あるいは、この「せり上がり」を見込んで、Ｎ−型のエピタキシャル層１０２をあらかじめ厚く形成しておくことも考えられる。しかしながら、エピタキシャル層１０２が厚くなると、その分オン抵抗が増加してしまう。
本発明の１つの観点において、半導体装置の製造方法が提供される。その製造方法は、（Ａ）ストライプ状の複数のトレンチを有する半導体層を形成する工程と、（Ｂ）複数のトレンチの各々に部分的に埋め込まれたゲート電極を形成する工程と、（Ｃ）ゲート電極の形成後に、イオン注入によって半導体層に不純物を導入する工程と、を含む。上記（Ｂ）工程において形成されるゲート電極は、各トレンチ内に形成された埋設部と、その埋設部上に位置し埋設部よりも幅が広い突出部と、を有する。上記（Ｃ）工程は、斜めイオン注入により、上記突出部の下の半導体層に不純物を導入する工程を少なくとも含む。
本発明の他の観点において、半導体装置が提供される。その半導体装置は、ストライプ状の複数のトレンチが形成された半導体層と、複数のトレンチの各々に部分的に埋め込まれたゲート電極と、を備える。そのゲート電極は、各トレンチ内に形成された埋設部と、その埋設部上に位置し埋設部よりも幅が広い突出部と、を有する。半導体装置は、更に、隣り合う埋設部間の半導体層に形成された不純物層と、隣り合う突出部間の半導体層の表面に形成された凹部と、を備える。その凹部の側面の位置は、上記突出部の側面の位置と一致する。
本発明によれば、トレンチゲート構造を有する半導体装置において、トレンチから突出する幅広の突出部を有するゲート電極を形成することが可能である。その結果、ゲート抵抗が低減される。更に、斜めイオン注入によって、その突出部の下方の半導体層に、所望の深さや濃度で不純物を精度良く導入することが可能となる。突出部の下方へ不純物を拡散させるために、過剰な高温状況下で熱拡散処理を実施する必要はない。従って、デバイス特性の低下が防止される。すなわち、本発明によれば、トレンチゲート構造の抵抗を低減しつつ、デバイス特性の低下を防止することが可能となる。
添付図面を参照して、本発明の実施の形態に係る半導体装置及びその製造方法を説明する。
１．第１の実施の形態
１−１．構造
本実施の形態に係る半導体装置は、トレンチゲート構造を有する。そのような半導体装置として、例えば、縦型電界効果トランジスタが挙げられる。以下、例として、Ｎチャネル型の縦型ＭＯＳＦＥＴを説明する。尚、Ｐチャネル型の縦型ＭＯＳＦＥＴの場合も同様であることに留意されたい。
図６は、本実施の形態に係る縦型ＭＯＳＦＥＴを示す平面図である。図６中の破線四角領域は、縦型ＭＯＳＦＥＴの実動作領域ＲＡを表す。図７は、その実動作領域ＲＡ中の構造を拡大して示す斜視図である。
本実施の形態に係る縦型ＭＯＳＦＥＴにおいて、複数のトレンチ１０が半導体基板（半導体層）に形成されている。図７に示されるように、それら複数のトレンチ１０は、Ｙ方向に沿って互いに略並行に形成されている。すなわち、複数のトレンチ１０は、“ストライプ状”に形成されている。尚、本明細書において、トレンチ１０の延在方向（Ｙ方向）に直交する平面方向がＸ方向と定義され、Ｘ方向及びＹ方向と直交する垂直方向がＺ方向と定義される。
本実施の形態に係る縦型ＭＯＳＦＥＴは、トレンチゲート構造を有する。より詳細には、図７に示されるように、縦型ＭＯＳＦＥＴは、各トレンチ１０に部分的に埋め込まれたゲート電極５０を備えている。そのゲート電極５０は、少なくとも、埋設部５０ａと突出部５０ｂとを有している。埋設部５０ａは、各トレンチ１０内に埋め込まれるように形成された部分であり、各トレンチ１０に沿ってＹ方向に延在している。一方、突出部５０ｂは、各トレンチ１０から突出する部分であり、埋設部５０ａの上に位置している。更に、この突出部５０ｂは、トレンチ１０の開口部から庇状に張り出しており、その幅（Ｘ方向の幅）は埋設部５０ａ（トレンチ１０）の幅よりも広くなっている。このような幅広の突出部１５０ｂは、ゲート抵抗の低減に寄与する。
ゲート電極５０は、更に、ブリッジ部５０ｃを有していてもよい。図７に示されるように、このブリッジ部５０ｃは、隣り合う２本の突出部５０ｂの間をつなぐ部分である。隣り合う突出部５０ｂ間がブリッジ部５０ｃでつながれるため、ゲート抵抗が更に低減され、好適である。
図６で示される例では、ゲート電極５０は、実動作領域ＲＡにおいて格子状のパターンを有している。また、ゲート電極５０は、実動作領域ＲＡの周りにおいてその格子状のパターンと接続されるリング状のパターンを有している。但し、ゲート電極５０の平面パターンはそれに限られない。図８や図９で示されるように、ゲート電極５０の平面パターンは任意である。
次に、図１０Ａ〜図１０Ｃを参照して、本実施の形態に係る縦型ＭＯＳＦＥＴの構造を更に詳しく説明する。図１０Ａ〜図１０Ｃは、それぞれ、図６中の線Ａ−Ａ’、線Ｂ−Ｂ’、及び線Ｃ−Ｃ’に沿った断面構造を示している。
図１０Ａに示されるように、Ｎ＋型の半導体基板１上にＮ−型のエピタキシャル層２が形成されている。半導体基板１は、例えばシリコン基板である。エピタキシャル層２は、ドレイン領域として機能する。また、Ｎ−型のエピタキシャル層２上にはＰ型のチャネル層２０が形成されている。更に、Ｐ型のチャネル層２０の表面には、Ｎ＋型のソース領域２５が形成されている。
それらエピタキシャル層２（ドレイン領域）、チャネル層２０及びソース領域２５を含む半導体層は、上述のストライプ状の複数のトレンチ１０を有している。つまり、Ｙ方向に沿って略平行に延在する複数のトレンチ１０が、半導体層に形成されている。各トレンチ１０は、ソース領域２５及びチャネル層２０を貫通してエピタキシャル層２に達するように形成されている。尚、チャネル層２０及びソース領域２５は、隣り合うトレンチ１０間に形成されている。すなわち、チャネル層２０及びソース領域２５は、トレンチ１０に隣接するように形成されている。
各トレンチ１０の表面上には、ゲート絶縁膜３０を介して、上述のゲート電極５０が形成されている。ゲート絶縁膜３０は、例えば酸化膜である。ゲート電極５０は、例えばポリシリコンにより形成される。このゲート電極５０は、各トレンチ１０に部分的に埋め込まれている。つまり、図１０Ａに示されるように、ゲート電極５０は、各トレンチ１０内に形成された埋設部５０ａと、各トレンチ１０から突出する突出部５０ｂとを含んでいる。上述の通り、突出部５０ｂの幅（Ｘ方向の幅）は、埋設部５０ａ（トレンチ１０）の幅よりも広い。このような幅広の突出部５０ｂは、ゲート抵抗の低減に寄与する。
上記ソース領域２５（不純物層）は、隣り合う埋設部５０ａ間の半導体層に形成されている。つまり、ソース領域２５と埋設部５０ａとは、ゲート絶縁膜３０を介して隣接している。ここで、図１０Ａに示されるように、幅広の突出部５０ｂが、トレンチ１０の周囲のソース領域２５を覆っていることに留意されたい。つまり、ソース領域２５の一部は、ゲート電極５０の突出部５０ｂの下方に位置している。突出部５０ｂの下方にそのようなソース領域２５を形成するための方法は、後に詳しく説明される。
ゲート電極５０の表面は、保護絶縁膜５５によって覆われている。保護絶縁膜５５は、例えば酸化膜である。また、保護絶縁膜５５上には層間絶縁膜６０が形成されている。更に、隣り合うゲート電極５０間の層間絶縁膜６０、保護絶縁膜５５及びソース領域２５を貫通するように、コンタクトホール６５が形成されている。そのコンタクトホール６５の下のチャネル層２０には、Ｐ＋型のボディコンタクト領域２８が形成されている。そして、そのボディコンタクト領域２８及びソース領域２５とつながるようにソース電極７０が形成されている。ソース電極７０は、例えば、コンタクトホール６５の内壁及び層間絶縁膜６０の表面に形成されたバリアメタル膜（例：ＴｉＮ膜）と、そのバリアメタル膜上に形成された金属膜（例：Ａｌ膜）とから構成される。
図１０Ｂに示されるように、ゲート電極５０のブリッジ部５０ｃが、上記半導体層上にゲート絶縁膜３０を介して形成されている。このブリッジ部５０ｃは、隣り合う２つの突出部５０ｂの間を接続している。このようなブリッジ部５０ｃも、ゲート抵抗の低減に寄与する。尚、ブリッジ部５０ｃの下方にもソース領域２５及びボディコンタクト領域２８が形成され得る。
図１０Ｂ及び図１０Ｃに示されるように、実動作領域ＲＡの外側において、ゲート電極５０の端部とつながるゲート連結電極８０が形成されてもよい。また、実動作領域ＲＡの外側の半導体層に、ガードリング２９が形成されてもよい。
１−２．製造方法
次に、図１１Ａ〜図１１Ｌを参照して、本実施の形態に係る縦型ＭＯＳＦＥＴの製造方法を説明する。図１１Ａ〜図１１Ｌは、製造工程における線Ａ−Ａ’に沿った断面構造（図１０Ａ参照）を示している。
まず、図１１Ａに示されるように、Ｎ＋型の半導体基板１上に、エピタキシャル成長によってＮ−型のエピタキシャル層２が形成される。半導体基板１は、例えばシリコン基板である。エピタキシャル層２は、ドレイン領域として機能する。続いて、トレンチ１０を形成するためのマスク（図示されない）が、エピタキシャル層２上に形成される。そのマスクを用いた異方性ドライエッチング（シリコンエッチング）が実施され、エピタキシャル層２に複数のトレンチ１０が形成される。それら複数のトレンチ１０は、Ｙ方向に沿ってストライプ状に形成される。
次に、高温熱酸化処理が実施され、トレンチ１０の開口部及び底部のエッジ（コーナー部）が丸められる。例えば、酸素雰囲気、約１１００℃の条件下でシリコン表面に犠牲酸化膜が形成された後、その犠牲酸化膜がエッチングにより除去される。その結果、図１１Ｂに示されるように、トレンチ１０の開口部及び底部のコーナー部が全て丸くなる。もし、トレンチ１０のコーナー部が丸められることなく、後述のゲート絶縁膜３０が形成されるとすると、そのコーナー部付近でゲート絶縁膜３０が薄くなり、ゲート絶縁耐圧が低下する。トレンチ１０のコーナー部を丸めることにより、ゲート絶縁耐圧が向上する。
続いて、ＣＶＤ法により全面にＮＳＧ（Non-doped Silicate Glass）膜１５が形成された後、エッチバックが行われる。その結果、図１１Ｂに示されるように、複数のトレンチ１０内を埋めるＮＳＧ膜１５（埋設絶縁膜）が形成される。
次に、Ｐ型不純物（例：ボロン）のイオン注入及び拡散処理が実施される。その結果、図１１Ｃに示されるように、エピタキシャル層２中にＰ型のチャネル層２０が形成される。このＰ型のチャネル層２０は、隣り合うトレンチ１０間のエピタキシャル層２の中に形成される。このようにして、ストライプ状の複数のトレンチ１０を有する半導体層が形成される。
次に、図１１Ｄに示されるように、トレンチ１０内のＮＳＧ膜１５が除去される。例えば、トレンチ１０の側壁上にＮＳＧ膜１５が残るようにプラズマエッチングが実施され、その後、その側壁上に残ったＮＳＧ膜１５がウェットエッチングにより除去される。このようなプロセスの結果、プラズマエッチングによるトレンチ１０の側壁へのダメージが防止される。
続いて、図１１Ｄに示されるように、全面にゲート絶縁膜３０が形成される。例えば、熱酸化処理が実施され、酸化膜がゲート絶縁膜３０として形成される。上述の通り、プラズマエッチングによるトレンチ１０の側壁のダメージが防止されているため、品質の良好なゲート絶縁膜３０が形成される。その結果、デバイスの信頼性が向上する。また、トレンチ１０のコーナー部が丸められているため、そのコーナー部付近でゲート絶縁膜３０が薄くなることが防止される。その結果、ゲート絶縁耐圧が向上する。
次に、図１１Ｅに示されるように、ゲート電極の材料となるゲート材料膜４０が全面に形成される。例えば、ＣＶＤ法により、ノンドープのポリシリコン膜が全面に堆積される。更に、導電率を高めるために、そのポリシリコン膜に高濃度のリンが導入される。このようにして、ゲート材料膜４０がゲート絶縁膜３０上に形成される。ゲート材料膜４０は、各トレンチ１０を充填し、更に各トレンチ１０からはみ出すように形成される。
次に、図１１Ｆに示されるように、所望のゲートパターンを有するレジストマスクＲＥＳが、ゲート材料膜４０上に形成される。所望のゲートパターンとは、形成したいゲート電極５０の平面パターン（図６、図８、図９参照）であり、要求されるデバイス特性に応じて自由に設計され得る。
次に、図１１Ｇに示されるように、レジストマスクＲＥＳを用いることによって、ゲート材料膜４０のエッチング（パターンニング）が実施される。その結果、所望のゲートパターン（図６、図８、図９参照）を有するゲート電極５０が形成される。形成されたゲート電極５０は、各トレンチ１０に部分的に埋め込まれており、上述の埋設部５０ａ及び突出部５０ｂを有している。突出部５０ｂは、トレンチ１０の開口部から庇状に張り出しており、その幅（Ｘ方向の幅）は埋設部５０ａ（トレンチ１０）の幅よりも広い。また、隣り合う突出部５０ｂの間をつなぐブリッジ部５０ｃ（図８、図９、図１０Ｂ参照）が形成されてもよい。尚、埋設部５０ａ、突出部５０ｂ、及びブリッジ部５０ｃは、このゲートプロセスによって一括で形成され、同じ材料で一体として形成される。
その後、更に、レジストマスクＲＥＳを用いたウェットエッチングが実施され、露出しているゲート絶縁膜３０が除去される。その結果、図１１Ｇに示されるように、レジストマスクＲＥＳが形成された領域以外において、Ｐ型のチャネル層２０が露出する。その一方、レジストマスクＲＥＳが形成されている領域において、Ｐ型のチャネル層２０は露出していない。特に、幅広の突出部５０ｂがトレンチ１０の周囲のチャネル層２０を覆っており、チャネル層２０の一部が突出部５０ｂの下方に位置していることに留意されたい。
次に、レジストマスクＲＥＳが除去された後、図１１Ｈに示されるように、イオン注入時のダメージを緩和するための保護絶縁膜５５が全面に形成される。保護絶縁膜５５は、例えば酸化膜である。続いて、縦型ＭＯＳＦＥＴの閾値電圧（Ｖｔ）を調整するために、イオン注入が実施される。具体的には、所定の濃度のＰ型不純物が、Ｐ型のチャネル層２０（半導体層）に再度導入される。
本実施の形態によれば、図１１Ｈに示されるように、「斜めイオン注入」によって、Ｐ型のチャネル層２０にＰ型不純物が導入される。斜めイオン注入は、基板を回転させながら実施される。例えば、入射角θ＝３０°でボロンが注入される。ボロン（質量数１１）は比較的軽いため、チャネル層２０の深い部分にも十分注入することができる。このような斜めイオン注入によって、ゲート電極５０の突出部５０ｂやブリッジ部５０ｃの下方のチャネル層２０にも、Ｐ型不純物を確実に導入することが可能となる。つまり、突出部５０ｂやブリッジ部５０ｃの下にも、Ｐ型不純物を狙いの深さや不純物濃度で精度良く導入することができる。この斜めイオン注入後、比較的低温（８５０℃程度）で熱拡散処理が行われる。
尚、本実施の形態によれば、ゲート電極５０の完成後に、閾値電圧の調整が行われる。つまり、ゲート絶縁膜３０を形成するための熱酸化処理や、ポリシリコン膜（ゲート材料膜４０）への高濃度リン導入等の高温処理が終わった後に、閾値電圧の調整が行われる。この閾値電圧の調整後には、高温処理は行なわれない。そのため、閾値電圧の調整後に、高温印加によってチャネル層２０中の不純物濃度が変動することがない。すなわち、閾値電圧の変動が防止され、好適である。
次に、図１１Ｉに示されるように、Ｎ＋型のソース領域２５（不純物層）を形成するためのイオン注入が実施される。そのソース領域２５は、隣り合う埋設部５０ａ（トレンチ１０）の間のチャネル層２０の表面に形成される。但し、上述の通り、幅広の突出部５０ｂがトレンチ１０の周囲のチャネル層２０を覆っており、チャネル層２０の一部が突出部５０ｂの下方に位置している。そこで、本実施の形態によれば、「斜めイオン注入」が実施される。
具体的には、「斜めイオン注入」によって、Ｎ型不純物がＰ型のチャネル層２０に導入される。斜めイオン注入は、基板を回転させながら実施される。例えば、図１１Ｉに示されるように、入射角θ＝４５°で砒素が注入される。このような斜めイオン注入によって、ゲート電極５０の突出部５０ｂやブリッジ部５０ｃの下方のチャネル層２０にも、Ｎ型不純物を確実に導入することが可能となる。つまり、突出部５０ｂやブリッジ部５０ｃの下にも、Ｎ型不純物を狙いの深さや不純物濃度で精度良く導入することができる。この斜めイオン注入後、比較的低温（８５０℃程度）で熱拡散処理が行われる。
尚、トレンチ１０の側壁から突出部５０ｂの側端までの寸法の上限は、０．１μｍ程度である。ゲート抵抗を低減するためには、突出部５０ｂを可能な限り広く形成することが望ましい。しかしながら、本実施の形態に係る方法で突出部５０ｂの下方にもソース領域２５を問題なく形成するためには、突出部５０ｂを過剰に拡げることは好ましくない。このような観点から、上記寸法の上限として０．１μｍ程度が設定される。一方、ボロンの再導入については、注入角度調整と一般的なレベルの加速エネルギーで所望の導入深さを確保できるため問題ない。
次に、図１１Ｊに示されるように、ＣＶＤ法により層間絶縁膜６０が全面に堆積された後、その層間絶縁膜６０の上面が平坦化される。続いて、所定のパターンを有するマスク（図示されない）を用いてエッチングを行うことにより、コンタクトホール６５が形成される。このコンタクトホール６５は、隣り合うゲート電極５０間の層間絶縁膜６０、保護絶縁膜５５及びソース領域２５を貫通してチャネル層２０に達するように形成される。
次に、図１１Ｋに示されるように、コンタクトホール６５の下のチャネル層２０に、Ｐ＋型のボディコンタクト領域２８が形成される。このボディコンタクト領域２８は、Ｐ型不純物のイオン注入、及び比較的低温（８５０℃程度）の熱拡散処理によって形成される。
次に、図１１Ｌに示されるように、ボディコンタクト領域２８及びソース領域２５とつながるようにソース電極７０が形成される。ソース電極７０は、例えば、コンタクトホール６５の内壁及び層間絶縁膜６０の表面に形成されたバリアメタル膜（例：ＴｉＮ膜）と、そのバリアメタル膜上に形成された金属膜（例：Ａｌ膜）とから構成される。また、この時、ゲート連結電極８０（図１０Ｂ、図１０Ｃ参照）も同時に形成される。
１−３．効果
本実施の形態によれば、トレンチ１０から突出する幅広の突出部５０ｂを有するゲート電極５０を形成することが可能である。その結果、ゲート抵抗が低減される。また、上述の斜めイオン注入によって、ゲート電極５０の突出部５０ｂの下方のチャネル層２０にも、所望の深さや濃度で不純物を精度良く導入することが可能となる。従って、不純物注入後の熱拡散処理を比較的低温（８５０℃程度）で行うことができる。過剰な高温状況下で熱拡散処理を実施する必要がないため、既出の図３で示されたような不純物層の深さ方向への拡がりを抑制することができる。結果として、デバイス特性の低下が防止される。すなわち、本実施の形態によれば、トレンチゲート構造の抵抗を低減しつつ、デバイス特性の低下を防止することが可能となる。
更に、図３で示されるように、ソース領域１２５が通常のイオン注入及び高温熱拡散処理で形成される場合、そのソース領域１２５はどうしても、突出部１５０ｂの側端付近からトレンチ１１０（埋設部１５０ａ）に向かって徐々に浅くなってしまう。埋設部１５０ａ近傍のソース領域１２５の深さが小さくなると、実質的なチャネル長が長くなり、このことはオン抵抗の増加を招く。一方、本実施の形態によれば、上述の斜めイオン注入によって、突出部５０ｂの下方に所望の深さや濃度でソース領域２５を形成することが可能である。よって、突出部５０ｂの側端付近からトレンチ１０（埋設部５０ａ）に向かって、ソース領域２５をほぼ水平に形成することができる。結果として、オン抵抗の増加が防止される。
また、隣り合う突出部５０ｂの間をつなぐブリッジ部５０ｃが形成されると、ゲート抵抗が更に低減され、好適である。この場合も、上述の斜めイオン注入によって、ブリッジ部５０ｃの下方のチャネル層２０に不純物を確実に導入することが可能である。従って、トレンチ１０に沿ってソース領域２５が連続的に形成される。その結果、トレンチ１０に沿ったチャネル幅の低下が抑えられ、オン抵抗の増加が防止される。
また、斜めイオン注入は、閾値電圧を調整するためのＰ型不純物の再導入時にも有効である。通常のイオン注入では突出部５０ｂが邪魔になるが、斜めイオン注入によって、ゲート電極５０の突出部５０ｂやブリッジ部５０ｃの下方のチャネル層２０にも、Ｐ型不純物を精度良く導入することが可能である。その結果、所望の閾値電圧が得られる。
２．第２の実施の形態
図１２は、第２の実施の形態に係る縦型ＭＯＳＦＥＴの線Ａ−Ａ’に沿った断面構造を示している。第１の実施の形態における構成と同じものには同一の符号が付され、重複する説明は適宜省略される。図１２に示されるように、第２の実施の形態では、隣り合う突出部５０ｂ間のソース領域２５（半導体層）の表面に凹部９０が形成されている。凹部９０の側面は、突出部５０ｂの側面と連続面を形成している。つまり、凹部９０の側面の位置は、突出部５０ｂの側面の位置とほぼ一致している。次に説明されるように、この凹部９０は、斜めイオン注入をより好適に実施するために設けられる。
次に、図１２に示された構造の製造方法を説明する。ゲート電極５０の形成（図１１Ａ〜図１１Ｇ参照）までは、第１の実施の形態と同じである。
図１１Ｇで示された構造が得られた後、図１３Ａに示されるように、隣り合う突出部５０ｂ間のチャネル層２０（半導体層）の表面に凹部９０が形成される。具体的には、上記レジストマスクＲＥＳ及びゲート電極５０をマスクとして用いることにより、チャネル層２０がエッチングされ、その表面に凹部９０が形成される。つまり、ゲート電極５０（突出部５０ｂ）と凹部９０とは自己整合的に形成される。その結果、凹部９０の側面と突出部５０ｂの側面とは、ある連続面を形成する。つまり、凹部９０の側面の位置は、突出部５０ｂの側面の位置とほぼ一致する。尚、凹部９０の深さは、後に形成されるＮ＋型のソース領域２５の深さの１／２程度である。
次に、レジストマスクＲＥＳが除去された後、図１３Ｂに示されるように、イオン注入時のダメージを緩和するための保護絶縁膜５５が全面に形成される。続いて、縦型ＭＯＳＦＥＴの閾値電圧（Ｖｔ）を調整するために、斜めイオン注入が実施される。その斜めイオン注入方法は、第１の実施の形態と同じである（図１１Ｈ参照）。
次に、図１３Ｃに示されるように、Ｎ＋型のソース領域２５（不純物層）を形成するための斜めイオン注入が実施される。その斜めイオン注入方法は、第１の実施の形態と同じである（図１１Ｉ参照）。その後も、第１の実施の形態と同じである（図１１Ｊ〜図１１Ｌ参照）。
以上に説明されたように、第２の実施の形態では、隣り合う突出部５０ｂ間のチャネル層２０の表面に凹部９０が形成される。すなわち、突出部５０ｂの下方のチャネル層２０に側壁（凹部９０の側面と一致）が形成される。従って、突出部５０ｂの下方への不純物の斜めイオン注入をより実施しやすくなる。入射角が大きくなった場合であっても、注入イオンの反射等が抑制され、不純物をスムースに注入することが可能となる。尚、凹部９０の深さがソース領域２５の深さの１／２程度である場合、ソース領域２５を大幅に削減することなく、注入イオンの反射を抑制することができる。このことは、オン抵抗の観点から好ましい。
３．第３の実施の形態
上述の第１あるいは第２の実施の形態において、ソース領域２５形成時のイオン注入は、２段階に分けられてもよい。具体的には、まず、図１４Ａに示されるように、「斜めイオン注入」が実施される。例えば、入射角を変化可能な中電流イオン注入装置を用いることにより、入射角４５°で斜めイオン注入が実施される。これにより、ゲート電極５０の突出部５０ｂやブリッジ部５０ｃの下方のチャネル層２０にＮ型不純物が導入される。その後、図１４Ｂに示されるように、「入射角０°のイオン注入」が実施される。例えば、高電流イオン注入装置を用いることにより、入射角０°でイオン注入が実施される。これにより、隣り合う埋設部５０ａ間のチャネル層２０にＮ型不純物が導入される。尚、「斜めイオン注入」と「入射角０°のイオン注入」の順番は入れ替え可能である。
このような方法でイオン注入が実施される場合、ソース領域２５の深さを、突出部５０ｂの側端近傍からトレンチ１０の側壁に向かって徐々に深くなるように制御することができる（図１４Ｂ中の拡大図参照）。その結果、チャネル長を短くすることができる。また、中電流イオン注入装置での時間の掛かる斜めイオン注入を高電流イオン注入装置の高速注入でカバーでき時間短縮が図れてよい。
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
図１は、関連技術に係る縦型ＭＯＳＦＥＴの構造を示す断面図である。 図２Ａは、関連技術に係る縦型ＭＯＳＦＥＴの製造工程を示す断面図である。 図２Ｂは、関連技術に係る縦型ＭＯＳＦＥＴの製造工程を示す断面図である。 図２Ｃは、関連技術に係る縦型ＭＯＳＦＥＴの製造工程を示す断面図である。 図２Ｄは、関連技術に係る縦型ＭＯＳＦＥＴの製造工程を示す断面図である。 図２Ｅは、関連技術に係る縦型ＭＯＳＦＥＴの製造工程を示す断面図である。 図３は、本発明が解決する課題を説明するための概念図である。 図４は、本発明が解決する課題を説明するための概念図である。 図５は、本発明が解決する課題を説明するための概念図である。 図６は、本発明の第１の実施の形態に係る半導体装置を示す平面図である。 図７は、本発明の第１の実施の形態に係る半導体装置を示す斜視図である。 図８は、本実施の形態におけるゲート電極のパターンの一例を示す平面図である。 図９は、本実施の形態におけるゲート電極のパターンの他の例を示す平面図である。 図１０Ａは、図６中の線Ａ−Ａ’に沿った構造を示す断面図である。 図１０Ｂは、図６中の線Ｂ−Ｂ’に沿った構造を示す断面図である。 図１０Ｃは、図６中の線Ｃ−Ｃ’に沿った構造を示す断面図である。 図１１Ａは、第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 図１１Ｂは、第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 図１１Ｃは、第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 図１１Ｄは、第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 図１１Ｅは、第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 図１１Ｆは、第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 図１１Ｇは、第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 図１１Ｈは、第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 図１１Ｉは、第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 図１１Ｊは、第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 図１１Ｋは、第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 図１１Ｌは、第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 図１２は、本発明の第２の実施の形態に係る半導体装置を示す断面図である。 図１３Ａは、第２の実施の形態に係る半導体装置の製造工程を示す断面図である。 図１３Ｂは、第２の実施の形態に係る半導体装置の製造工程を示す断面図である。 図１３Ｃは、第２の実施の形態に係る半導体装置の製造工程を示す断面図である。 図１４Ａは、本発明の第３の実施の形態にかかる半導体装置の製造工程を示す断面図である。 図１４Ｂは、本発明の第３の実施の形態にかかる半導体装置の製造工程を示す断面図である。
符号の説明
１ 半導体基板
２ エピタキシャル層（ドレイン領域）
１０ トレンチ
２０ チャネル層
２５ ソース領域
２８ ボディコンタクト領域
２９ ガードリング
３０ ゲート絶縁膜
４０ ゲート材料膜
５０ ゲート電極
５０ａ 埋設部
５０ｂ 突出部
５０ｃ ブリッジ部
５５ 保護絶縁膜
６０ 層間絶縁膜
６５ コンタクトホール
７０ ソース電極
８０ ゲート連結電極
９０ 凹部
ＲＡ 実動作領域

Claims (10)

  1. ストライプ状の複数のトレンチを有する半導体層を形成する工程と、
    前記複数のトレンチの各々に部分的に埋め込まれたゲート電極を形成する工程と、
    前記ゲート電極の形成後に、イオン注入によって前記半導体層に不純物を導入する工程と
    を含み、
    前記ゲート電極は、
    前記各トレンチ内に形成された埋設部と、
    前記埋設部上に位置し、前記埋設部よりも幅が広い突出部と
    を有し、
    前記不純物を導入する工程は、斜めイオン注入により前記突出部の下の前記半導体層に不純物を導入する工程を少なくとも含む
    半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法であって、
    前記ゲート電極は、更に、隣り合う前記突出部間をつなぐブリッジ部を有し、
    前記斜めイオン注入により、前記ブリッジ部の下の前記半導体層にも前記不純物が導入される
    半導体装置の製造方法。
  3. 請求項１又は２に記載の半導体装置の製造方法であって、
    前記ゲート電極の形成後、前記斜めイオン注入の前に、隣り合う前記突出部間の前記半導体層の表面に凹部を形成する工程を更に含む
    半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法であって、
    前記ゲート電極を形成する工程は、
    全面にゲート材料膜を形成する工程と、
    所定のマスクを用いた前記ゲート材料膜のエッチングにより前記ゲート電極を形成する工程と
    を含み、
    前記凹部を形成する工程は、前記所定のマスク及び前記ゲート電極をマスクとして用いた前記半導体層のエッチングにより、前記凹部を形成する工程を含む
    半導体装置の製造方法。
  5. 請求項１乃至４のいずれか一項に記載の半導体装置の製造方法であって、
    前記不純物を導入する工程は、更に、入射角０°のイオン注入により隣り合う前記埋設部間の前記半導体層に不純物を導入する工程を含む
    半導体装置の製造方法。
  6. 請求項１乃至５のいずれか一項に記載の半導体装置の製造方法であって、
    前記半導体装置は縦型電界効果トランジスタであり、
    前記不純物を導入する工程により、前記縦型電界効果トランジスタのソース領域が形成される
    半導体装置の製造方法。
  7. 請求項６に記載の半導体装置の製造方法であって、
    更に、前記ソース領域を形成する不純物とは逆導電型の不純物を、斜めイオン注入により前記突出部の下の前記半導体層に導入する工程を含む
    半導体装置の製造方法。
  8. ストライプ状の複数のトレンチが形成された半導体層と、
    前記複数のトレンチの各々に部分的に埋め込まれたゲート電極と、
    ここで、前記ゲート電極は、
    前記各トレンチ内に形成された埋設部と、
    前記埋設部上に位置し、前記埋設部よりも幅が広い突出部と
    を有し、
    隣り合う前記埋設部間の前記半導体層に形成された不純物層と、
    隣り合う前記突出部間の前記半導体層の表面に形成された凹部と
    を備え、
    前記凹部の側面の位置は、前記突出部の側面の位置と一致する
    半導体装置。
  9. 請求項８に記載の半導体装置であって、
    前記ゲート電極は、更に、隣り合う前記突出部間をつなぐブリッジ部を有する
    半導体装置。
  10. 請求項８又は９に記載の半導体装置であって、
    前記不純物層は、縦型電界効果トランジスタのソース領域である
    半導体装置。
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