JP2010147219A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】トレンチゲート構造を有する半導体装置において、トレンチゲート構造の抵抗を低減しつつ、デバイス特性の低下を防止すること。
【解決手段】本発明に係る半導体装置の製造方法は、(A)ストライプ状の複数のトレンチを有する半導体層を形成する工程と、(B)複数のトレンチの各々に部分的に埋め込まれたゲート電極を形成する工程と、(C)ゲート電極の形成後に、イオン注入によって半導体層に不純物を導入する工程と、を含む。上記(B)工程において形成されるゲート電極は、各トレンチ内に形成された埋設部と、その埋設部上に位置し埋設部よりも幅が広い突出部と、を有する。上記(C)工程は、斜めイオン注入により、上記突出部の下の半導体層に不純物を導入する工程を少なくとも含む。
【選択図】図11I
【解決手段】本発明に係る半導体装置の製造方法は、(A)ストライプ状の複数のトレンチを有する半導体層を形成する工程と、(B)複数のトレンチの各々に部分的に埋め込まれたゲート電極を形成する工程と、(C)ゲート電極の形成後に、イオン注入によって半導体層に不純物を導入する工程と、を含む。上記(B)工程において形成されるゲート電極は、各トレンチ内に形成された埋設部と、その埋設部上に位置し埋設部よりも幅が広い突出部と、を有する。上記(C)工程は、斜めイオン注入により、上記突出部の下の半導体層に不純物を導入する工程を少なくとも含む。
【選択図】図11I
Description
本発明は、半導体装置及びその製造方法に関する。特に、本発明は、トレンチゲート構造を有する半導体装置及びその製造方法に関する。
ゲート電極がトレンチに埋め込まれた「トレンチゲート構造」を有する半導体装置が知られている。例えば、特許文献1には、トレンチゲート構造を有する縦型MOSFET(Vertical-type Metal Oxide Silicon Field-Effect Transistor)が開示されている。
より詳細には、特許文献1には、縦型MOSFETのゲート抵抗を低減するための技術が記載されている。その縦型MOSFETは、半導体基板にストライプ状に形成されたトレンチゲート構造を実動作領域内に有する。更に、その実動作領域上には、トレンチゲート構造につながる格子状のゲート引き出し電極が設けられる。ゲート電極として利用できる断面積が増加するため、ゲート抵抗が低減される。
図1は、特許文献1に記載されている縦型MOSFETの断面構造を示している。N+型の半導体基板101上に、ドレイン領域として機能するN−型のエピタキシャル層102が形成されている。更に、N−型のエピタキシャル層102上にはP型のチャネル層120が形成されている。更に、P型のチャネル層120の表面には、N+型のソース領域125が形成されている。それらエピタキシャル層102、チャネル層120及びソース領域125を含む半導体層には、複数のトレンチ110がストライプ状に形成されている。各トレンチ110は、ソース領域125及びチャネル層120を貫通してエピタキシャル層102に達するように形成されている。
各トレンチ110の表面上には、ゲート酸化膜130を介してゲート電極150が形成されている。このゲート電極150は、トレンチ110内に形成された埋設部150aを有する。すなわち、図1に示される縦型MOSFETは、トレンチゲート構造を有する。更に、ゲート電極150は、トレンチ110から突出する突出部150b、及び隣り合う突出部150b間を接続するブリッジ部(図示されない)を有する。これら突出部150bとブリッジ部とによって、上記格子状のゲート引き出し電極が構成される。ここで、図1に示されるように、突出部150bは、トレンチ110の開口部から庇状に張り出しており、トレンチ110(埋設部150a)の幅よりも広いことに留意されたい。この幅広の突出部150bも、ゲート抵抗の低減に寄与する。
ゲート電極150の突出部150bの表面は、層間絶縁膜160によって覆われている。更に、隣り合うゲート電極150間の層間絶縁膜160及びソース領域125を貫通するようにコンタクトホール165が形成されている。そのコンタクトホール165の下のチャネル層120には、P+型のボディコンタクト領域128が形成されている。そして、そのボディコンタクト領域128及びソース領域125とつながるようにソース電極170が形成されている。
図2A〜図2Eは、図1で示された構造の製造工程を示す断面図である。まず、図2Aに示されるように、N+型の半導体基板101上に、ドレイン領域として機能するN−型のエピタキシャル層102が形成される。続いて、イオン注入及び熱拡散処理を通して、エピタキシャル層102中にP型のチャネル層120が形成される。更に、所定のパターンを有するマスクを用いた異方性ドライエッチングにより、ストライプ状のトレンチ110が形成される。各トレンチ110は、チャネル層120を貫通してエピタキシャル層102に達するように形成される。その後、熱酸化処理が行われ、全面にゲート酸化膜130が形成される。
次に、図2Bに示されるように、ノンドープのポリシリコン層140が全面に堆積される。また、導電率を高めるために、そのポリシリコン層140に高濃度のリンが導入される。次に、図2Cに示されるように、上記ゲート電極150(突出部150b、ブリッジ部)をパターニングするために用いられるマスクとして、所定のパターンを有するNSG(Non-doped Silicate Glass)膜145が形成される。そして、そのNSG膜145をマスクとして用いることにより、ポリシリコン層140のエッチングが行われる。その結果、図2Dに示されるように、所定のパターンを有するゲート電極150(突出部150b、ブリッジ部)が形成される。この時、ゲート抵抗を低減するために、突出部150bは、トレンチ110(埋設部150a)よりも幅広に形成されることに留意されたい。
次に、図2Eに示されるように、N+型のソース領域125を形成するために、N+型不純物のイオン注入が実施される。そして、イオン注入の後、高温の熱拡散処理が実施される。その結果、隣り合うトレンチ110の間のチャネル層120の表面に、N+型のソース領域125が形成される。その後、層間絶縁膜160、コンタクトホール165、ボディコンタクト領域128、ソース電極170等が形成される。
本願発明者は、次の点に着目した。上述の関連技術において、ゲート抵抗を低減するために、ゲート電極150の突出部150bは、トレンチ110(埋設部150a)よりも幅広に形成される。その結果、図2Dで示されたように、突出部150bはトレンチ110の周囲のチャネル層120を覆うことになる。つまり、隣り合うトレンチ110の間のチャネル層120の一部は、突出部150bの下方に位置することになる。このような状況でイオン注入が実施される場合、その突出部150bが邪魔になる。
例えば、図2Eで示されたように、ゲート電極150の形成後、N+型のソース領域125を形成するためにイオン注入が実施される。図3は、そのソース領域125の形成処理の詳細を示している。まず、イオン注入によって、チャネル層120の表面にN+型不純物が導入される。この時、トレンチ110から突出する幅広の突出部150bが形成されているため、その突出部150bの下方のチャネル層120にはN+型不純物は導入されない。従って、イオン注入の後に、高温(例えば1000℃程度)で熱拡散処理が実施される。それにより、ソース領域125を、突出部150bの下方にも拡張することが可能となる。すなわち、イオン注入と熱拡散処理の組み合わせにより、ソース領域125を隣り合うトレンチ110の間に全体的に形成することが可能となる。逆に言えば、幅広の突出部150bが形成されているため、イオン注入の後に高温で熱拡散処理を行う必要がある。
しかしながら、高温で熱拡散処理が実施されると、イオン注入後のソース領域125の深さが大きく変動してしまう。より詳細には、図3に示されるように、ソース領域125が、深さ方向にも不所望に拡がってしまう。ソース領域125の深さの増大は、耐圧の低下あるいはオン抵抗の増加を招くおそれがある。その理由を、図4及び図5を参照して説明する。
図4は、ソース領域125がある深さを有する場合を示し、図5は、ソース領域125の深さが図4の場合より大きい場合を示している。図4及び図5には、不純物濃度の分布も示されている。また、図4及び図5において、チャネル長(チャネル層120の厚さ)は“t”で表されている。同じチャネル長tを確保するためには、あらかじめ、図5の場合のチャネル層120を図4の場合よりも深く形成しておかなければならない(図2Aで示された工程を参照)。P型のチャネル層120をより深く形成するためには、P型不純物注入後の熱拡散温度をより高温(例えば、1000℃程度)に設定する必要がある。しかしながら、この熱拡散温度があまりに高く設定されると、図5に示されるように、N+型の半導体基板101からN−型のエピタキシャル層102(ドレイン領域)にN型不純物が拡散してしまう:この現象は、一般的に、「せり上がり」と呼ばれている。この「せり上がり」が、縦型MOSFETの耐圧の低下を招く。あるいは、この「せり上がり」を見込んで、N−型のエピタキシャル層102をあらかじめ厚く形成しておくことも考えられる。しかしながら、エピタキシャル層102が厚くなると、その分オン抵抗が増加してしまう。
本発明の1つの観点において、半導体装置の製造方法が提供される。その製造方法は、(A)ストライプ状の複数のトレンチを有する半導体層を形成する工程と、(B)複数のトレンチの各々に部分的に埋め込まれたゲート電極を形成する工程と、(C)ゲート電極の形成後に、イオン注入によって半導体層に不純物を導入する工程と、を含む。上記(B)工程において形成されるゲート電極は、各トレンチ内に形成された埋設部と、その埋設部上に位置し埋設部よりも幅が広い突出部と、を有する。上記(C)工程は、斜めイオン注入により、上記突出部の下の半導体層に不純物を導入する工程を少なくとも含む。
本発明の他の観点において、半導体装置が提供される。その半導体装置は、ストライプ状の複数のトレンチが形成された半導体層と、複数のトレンチの各々に部分的に埋め込まれたゲート電極と、を備える。そのゲート電極は、各トレンチ内に形成された埋設部と、その埋設部上に位置し埋設部よりも幅が広い突出部と、を有する。半導体装置は、更に、隣り合う埋設部間の半導体層に形成された不純物層と、隣り合う突出部間の半導体層の表面に形成された凹部と、を備える。その凹部の側面の位置は、上記突出部の側面の位置と一致する。
本発明によれば、トレンチゲート構造を有する半導体装置において、トレンチから突出する幅広の突出部を有するゲート電極を形成することが可能である。その結果、ゲート抵抗が低減される。更に、斜めイオン注入によって、その突出部の下方の半導体層に、所望の深さや濃度で不純物を精度良く導入することが可能となる。突出部の下方へ不純物を拡散させるために、過剰な高温状況下で熱拡散処理を実施する必要はない。従って、デバイス特性の低下が防止される。すなわち、本発明によれば、トレンチゲート構造の抵抗を低減しつつ、デバイス特性の低下を防止することが可能となる。
添付図面を参照して、本発明の実施の形態に係る半導体装置及びその製造方法を説明する。
1.第1の実施の形態
1−1.構造
本実施の形態に係る半導体装置は、トレンチゲート構造を有する。そのような半導体装置として、例えば、縦型電界効果トランジスタが挙げられる。以下、例として、Nチャネル型の縦型MOSFETを説明する。尚、Pチャネル型の縦型MOSFETの場合も同様であることに留意されたい。
1−1.構造
本実施の形態に係る半導体装置は、トレンチゲート構造を有する。そのような半導体装置として、例えば、縦型電界効果トランジスタが挙げられる。以下、例として、Nチャネル型の縦型MOSFETを説明する。尚、Pチャネル型の縦型MOSFETの場合も同様であることに留意されたい。
図6は、本実施の形態に係る縦型MOSFETを示す平面図である。図6中の破線四角領域は、縦型MOSFETの実動作領域RAを表す。図7は、その実動作領域RA中の構造を拡大して示す斜視図である。
本実施の形態に係る縦型MOSFETにおいて、複数のトレンチ10が半導体基板(半導体層)に形成されている。図7に示されるように、それら複数のトレンチ10は、Y方向に沿って互いに略並行に形成されている。すなわち、複数のトレンチ10は、“ストライプ状”に形成されている。尚、本明細書において、トレンチ10の延在方向(Y方向)に直交する平面方向がX方向と定義され、X方向及びY方向と直交する垂直方向がZ方向と定義される。
本実施の形態に係る縦型MOSFETは、トレンチゲート構造を有する。より詳細には、図7に示されるように、縦型MOSFETは、各トレンチ10に部分的に埋め込まれたゲート電極50を備えている。そのゲート電極50は、少なくとも、埋設部50aと突出部50bとを有している。埋設部50aは、各トレンチ10内に埋め込まれるように形成された部分であり、各トレンチ10に沿ってY方向に延在している。一方、突出部50bは、各トレンチ10から突出する部分であり、埋設部50aの上に位置している。更に、この突出部50bは、トレンチ10の開口部から庇状に張り出しており、その幅(X方向の幅)は埋設部50a(トレンチ10)の幅よりも広くなっている。このような幅広の突出部150bは、ゲート抵抗の低減に寄与する。
ゲート電極50は、更に、ブリッジ部50cを有していてもよい。図7に示されるように、このブリッジ部50cは、隣り合う2本の突出部50bの間をつなぐ部分である。隣り合う突出部50b間がブリッジ部50cでつながれるため、ゲート抵抗が更に低減され、好適である。
図6で示される例では、ゲート電極50は、実動作領域RAにおいて格子状のパターンを有している。また、ゲート電極50は、実動作領域RAの周りにおいてその格子状のパターンと接続されるリング状のパターンを有している。但し、ゲート電極50の平面パターンはそれに限られない。図8や図9で示されるように、ゲート電極50の平面パターンは任意である。
次に、図10A〜図10Cを参照して、本実施の形態に係る縦型MOSFETの構造を更に詳しく説明する。図10A〜図10Cは、それぞれ、図6中の線A−A’、線B−B’、及び線C−C’に沿った断面構造を示している。
図10Aに示されるように、N+型の半導体基板1上にN−型のエピタキシャル層2が形成されている。半導体基板1は、例えばシリコン基板である。エピタキシャル層2は、ドレイン領域として機能する。また、N−型のエピタキシャル層2上にはP型のチャネル層20が形成されている。更に、P型のチャネル層20の表面には、N+型のソース領域25が形成されている。
それらエピタキシャル層2(ドレイン領域)、チャネル層20及びソース領域25を含む半導体層は、上述のストライプ状の複数のトレンチ10を有している。つまり、Y方向に沿って略平行に延在する複数のトレンチ10が、半導体層に形成されている。各トレンチ10は、ソース領域25及びチャネル層20を貫通してエピタキシャル層2に達するように形成されている。尚、チャネル層20及びソース領域25は、隣り合うトレンチ10間に形成されている。すなわち、チャネル層20及びソース領域25は、トレンチ10に隣接するように形成されている。
各トレンチ10の表面上には、ゲート絶縁膜30を介して、上述のゲート電極50が形成されている。ゲート絶縁膜30は、例えば酸化膜である。ゲート電極50は、例えばポリシリコンにより形成される。このゲート電極50は、各トレンチ10に部分的に埋め込まれている。つまり、図10Aに示されるように、ゲート電極50は、各トレンチ10内に形成された埋設部50aと、各トレンチ10から突出する突出部50bとを含んでいる。上述の通り、突出部50bの幅(X方向の幅)は、埋設部50a(トレンチ10)の幅よりも広い。このような幅広の突出部50bは、ゲート抵抗の低減に寄与する。
上記ソース領域25(不純物層)は、隣り合う埋設部50a間の半導体層に形成されている。つまり、ソース領域25と埋設部50aとは、ゲート絶縁膜30を介して隣接している。ここで、図10Aに示されるように、幅広の突出部50bが、トレンチ10の周囲のソース領域25を覆っていることに留意されたい。つまり、ソース領域25の一部は、ゲート電極50の突出部50bの下方に位置している。突出部50bの下方にそのようなソース領域25を形成するための方法は、後に詳しく説明される。
ゲート電極50の表面は、保護絶縁膜55によって覆われている。保護絶縁膜55は、例えば酸化膜である。また、保護絶縁膜55上には層間絶縁膜60が形成されている。更に、隣り合うゲート電極50間の層間絶縁膜60、保護絶縁膜55及びソース領域25を貫通するように、コンタクトホール65が形成されている。そのコンタクトホール65の下のチャネル層20には、P+型のボディコンタクト領域28が形成されている。そして、そのボディコンタクト領域28及びソース領域25とつながるようにソース電極70が形成されている。ソース電極70は、例えば、コンタクトホール65の内壁及び層間絶縁膜60の表面に形成されたバリアメタル膜(例:TiN膜)と、そのバリアメタル膜上に形成された金属膜(例:Al膜)とから構成される。
図10Bに示されるように、ゲート電極50のブリッジ部50cが、上記半導体層上にゲート絶縁膜30を介して形成されている。このブリッジ部50cは、隣り合う2つの突出部50bの間を接続している。このようなブリッジ部50cも、ゲート抵抗の低減に寄与する。尚、ブリッジ部50cの下方にもソース領域25及びボディコンタクト領域28が形成され得る。
図10B及び図10Cに示されるように、実動作領域RAの外側において、ゲート電極50の端部とつながるゲート連結電極80が形成されてもよい。また、実動作領域RAの外側の半導体層に、ガードリング29が形成されてもよい。
1−2.製造方法
次に、図11A〜図11Lを参照して、本実施の形態に係る縦型MOSFETの製造方法を説明する。図11A〜図11Lは、製造工程における線A−A’に沿った断面構造(図10A参照)を示している。
次に、図11A〜図11Lを参照して、本実施の形態に係る縦型MOSFETの製造方法を説明する。図11A〜図11Lは、製造工程における線A−A’に沿った断面構造(図10A参照)を示している。
まず、図11Aに示されるように、N+型の半導体基板1上に、エピタキシャル成長によってN−型のエピタキシャル層2が形成される。半導体基板1は、例えばシリコン基板である。エピタキシャル層2は、ドレイン領域として機能する。続いて、トレンチ10を形成するためのマスク(図示されない)が、エピタキシャル層2上に形成される。そのマスクを用いた異方性ドライエッチング(シリコンエッチング)が実施され、エピタキシャル層2に複数のトレンチ10が形成される。それら複数のトレンチ10は、Y方向に沿ってストライプ状に形成される。
次に、高温熱酸化処理が実施され、トレンチ10の開口部及び底部のエッジ(コーナー部)が丸められる。例えば、酸素雰囲気、約1100℃の条件下でシリコン表面に犠牲酸化膜が形成された後、その犠牲酸化膜がエッチングにより除去される。その結果、図11Bに示されるように、トレンチ10の開口部及び底部のコーナー部が全て丸くなる。もし、トレンチ10のコーナー部が丸められることなく、後述のゲート絶縁膜30が形成されるとすると、そのコーナー部付近でゲート絶縁膜30が薄くなり、ゲート絶縁耐圧が低下する。トレンチ10のコーナー部を丸めることにより、ゲート絶縁耐圧が向上する。
続いて、CVD法により全面にNSG(Non-doped Silicate Glass)膜15が形成された後、エッチバックが行われる。その結果、図11Bに示されるように、複数のトレンチ10内を埋めるNSG膜15(埋設絶縁膜)が形成される。
次に、P型不純物(例:ボロン)のイオン注入及び拡散処理が実施される。その結果、図11Cに示されるように、エピタキシャル層2中にP型のチャネル層20が形成される。このP型のチャネル層20は、隣り合うトレンチ10間のエピタキシャル層2の中に形成される。このようにして、ストライプ状の複数のトレンチ10を有する半導体層が形成される。
次に、図11Dに示されるように、トレンチ10内のNSG膜15が除去される。例えば、トレンチ10の側壁上にNSG膜15が残るようにプラズマエッチングが実施され、その後、その側壁上に残ったNSG膜15がウェットエッチングにより除去される。このようなプロセスの結果、プラズマエッチングによるトレンチ10の側壁へのダメージが防止される。
続いて、図11Dに示されるように、全面にゲート絶縁膜30が形成される。例えば、熱酸化処理が実施され、酸化膜がゲート絶縁膜30として形成される。上述の通り、プラズマエッチングによるトレンチ10の側壁のダメージが防止されているため、品質の良好なゲート絶縁膜30が形成される。その結果、デバイスの信頼性が向上する。また、トレンチ10のコーナー部が丸められているため、そのコーナー部付近でゲート絶縁膜30が薄くなることが防止される。その結果、ゲート絶縁耐圧が向上する。
次に、図11Eに示されるように、ゲート電極の材料となるゲート材料膜40が全面に形成される。例えば、CVD法により、ノンドープのポリシリコン膜が全面に堆積される。更に、導電率を高めるために、そのポリシリコン膜に高濃度のリンが導入される。このようにして、ゲート材料膜40がゲート絶縁膜30上に形成される。ゲート材料膜40は、各トレンチ10を充填し、更に各トレンチ10からはみ出すように形成される。
次に、図11Fに示されるように、所望のゲートパターンを有するレジストマスクRESが、ゲート材料膜40上に形成される。所望のゲートパターンとは、形成したいゲート電極50の平面パターン(図6、図8、図9参照)であり、要求されるデバイス特性に応じて自由に設計され得る。
次に、図11Gに示されるように、レジストマスクRESを用いることによって、ゲート材料膜40のエッチング(パターンニング)が実施される。その結果、所望のゲートパターン(図6、図8、図9参照)を有するゲート電極50が形成される。形成されたゲート電極50は、各トレンチ10に部分的に埋め込まれており、上述の埋設部50a及び突出部50bを有している。突出部50bは、トレンチ10の開口部から庇状に張り出しており、その幅(X方向の幅)は埋設部50a(トレンチ10)の幅よりも広い。また、隣り合う突出部50bの間をつなぐブリッジ部50c(図8、図9、図10B参照)が形成されてもよい。尚、埋設部50a、突出部50b、及びブリッジ部50cは、このゲートプロセスによって一括で形成され、同じ材料で一体として形成される。
その後、更に、レジストマスクRESを用いたウェットエッチングが実施され、露出しているゲート絶縁膜30が除去される。その結果、図11Gに示されるように、レジストマスクRESが形成された領域以外において、P型のチャネル層20が露出する。その一方、レジストマスクRESが形成されている領域において、P型のチャネル層20は露出していない。特に、幅広の突出部50bがトレンチ10の周囲のチャネル層20を覆っており、チャネル層20の一部が突出部50bの下方に位置していることに留意されたい。
次に、レジストマスクRESが除去された後、図11Hに示されるように、イオン注入時のダメージを緩和するための保護絶縁膜55が全面に形成される。保護絶縁膜55は、例えば酸化膜である。続いて、縦型MOSFETの閾値電圧(Vt)を調整するために、イオン注入が実施される。具体的には、所定の濃度のP型不純物が、P型のチャネル層20(半導体層)に再度導入される。
本実施の形態によれば、図11Hに示されるように、「斜めイオン注入」によって、P型のチャネル層20にP型不純物が導入される。斜めイオン注入は、基板を回転させながら実施される。例えば、入射角θ=30°でボロンが注入される。ボロン(質量数11)は比較的軽いため、チャネル層20の深い部分にも十分注入することができる。このような斜めイオン注入によって、ゲート電極50の突出部50bやブリッジ部50cの下方のチャネル層20にも、P型不純物を確実に導入することが可能となる。つまり、突出部50bやブリッジ部50cの下にも、P型不純物を狙いの深さや不純物濃度で精度良く導入することができる。この斜めイオン注入後、比較的低温(850℃程度)で熱拡散処理が行われる。
尚、本実施の形態によれば、ゲート電極50の完成後に、閾値電圧の調整が行われる。つまり、ゲート絶縁膜30を形成するための熱酸化処理や、ポリシリコン膜(ゲート材料膜40)への高濃度リン導入等の高温処理が終わった後に、閾値電圧の調整が行われる。この閾値電圧の調整後には、高温処理は行なわれない。そのため、閾値電圧の調整後に、高温印加によってチャネル層20中の不純物濃度が変動することがない。すなわち、閾値電圧の変動が防止され、好適である。
次に、図11Iに示されるように、N+型のソース領域25(不純物層)を形成するためのイオン注入が実施される。そのソース領域25は、隣り合う埋設部50a(トレンチ10)の間のチャネル層20の表面に形成される。但し、上述の通り、幅広の突出部50bがトレンチ10の周囲のチャネル層20を覆っており、チャネル層20の一部が突出部50bの下方に位置している。そこで、本実施の形態によれば、「斜めイオン注入」が実施される。
具体的には、「斜めイオン注入」によって、N型不純物がP型のチャネル層20に導入される。斜めイオン注入は、基板を回転させながら実施される。例えば、図11Iに示されるように、入射角θ=45°で砒素が注入される。このような斜めイオン注入によって、ゲート電極50の突出部50bやブリッジ部50cの下方のチャネル層20にも、N型不純物を確実に導入することが可能となる。つまり、突出部50bやブリッジ部50cの下にも、N型不純物を狙いの深さや不純物濃度で精度良く導入することができる。この斜めイオン注入後、比較的低温(850℃程度)で熱拡散処理が行われる。
尚、トレンチ10の側壁から突出部50bの側端までの寸法の上限は、0.1μm程度である。ゲート抵抗を低減するためには、突出部50bを可能な限り広く形成することが望ましい。しかしながら、本実施の形態に係る方法で突出部50bの下方にもソース領域25を問題なく形成するためには、突出部50bを過剰に拡げることは好ましくない。このような観点から、上記寸法の上限として0.1μm程度が設定される。一方、ボロンの再導入については、注入角度調整と一般的なレベルの加速エネルギーで所望の導入深さを確保できるため問題ない。
次に、図11Jに示されるように、CVD法により層間絶縁膜60が全面に堆積された後、その層間絶縁膜60の上面が平坦化される。続いて、所定のパターンを有するマスク(図示されない)を用いてエッチングを行うことにより、コンタクトホール65が形成される。このコンタクトホール65は、隣り合うゲート電極50間の層間絶縁膜60、保護絶縁膜55及びソース領域25を貫通してチャネル層20に達するように形成される。
次に、図11Kに示されるように、コンタクトホール65の下のチャネル層20に、P+型のボディコンタクト領域28が形成される。このボディコンタクト領域28は、P型不純物のイオン注入、及び比較的低温(850℃程度)の熱拡散処理によって形成される。
次に、図11Lに示されるように、ボディコンタクト領域28及びソース領域25とつながるようにソース電極70が形成される。ソース電極70は、例えば、コンタクトホール65の内壁及び層間絶縁膜60の表面に形成されたバリアメタル膜(例:TiN膜)と、そのバリアメタル膜上に形成された金属膜(例:Al膜)とから構成される。また、この時、ゲート連結電極80(図10B、図10C参照)も同時に形成される。
1−3.効果
本実施の形態によれば、トレンチ10から突出する幅広の突出部50bを有するゲート電極50を形成することが可能である。その結果、ゲート抵抗が低減される。また、上述の斜めイオン注入によって、ゲート電極50の突出部50bの下方のチャネル層20にも、所望の深さや濃度で不純物を精度良く導入することが可能となる。従って、不純物注入後の熱拡散処理を比較的低温(850℃程度)で行うことができる。過剰な高温状況下で熱拡散処理を実施する必要がないため、既出の図3で示されたような不純物層の深さ方向への拡がりを抑制することができる。結果として、デバイス特性の低下が防止される。すなわち、本実施の形態によれば、トレンチゲート構造の抵抗を低減しつつ、デバイス特性の低下を防止することが可能となる。
本実施の形態によれば、トレンチ10から突出する幅広の突出部50bを有するゲート電極50を形成することが可能である。その結果、ゲート抵抗が低減される。また、上述の斜めイオン注入によって、ゲート電極50の突出部50bの下方のチャネル層20にも、所望の深さや濃度で不純物を精度良く導入することが可能となる。従って、不純物注入後の熱拡散処理を比較的低温(850℃程度)で行うことができる。過剰な高温状況下で熱拡散処理を実施する必要がないため、既出の図3で示されたような不純物層の深さ方向への拡がりを抑制することができる。結果として、デバイス特性の低下が防止される。すなわち、本実施の形態によれば、トレンチゲート構造の抵抗を低減しつつ、デバイス特性の低下を防止することが可能となる。
更に、図3で示されるように、ソース領域125が通常のイオン注入及び高温熱拡散処理で形成される場合、そのソース領域125はどうしても、突出部150bの側端付近からトレンチ110(埋設部150a)に向かって徐々に浅くなってしまう。埋設部150a近傍のソース領域125の深さが小さくなると、実質的なチャネル長が長くなり、このことはオン抵抗の増加を招く。一方、本実施の形態によれば、上述の斜めイオン注入によって、突出部50bの下方に所望の深さや濃度でソース領域25を形成することが可能である。よって、突出部50bの側端付近からトレンチ10(埋設部50a)に向かって、ソース領域25をほぼ水平に形成することができる。結果として、オン抵抗の増加が防止される。
また、隣り合う突出部50bの間をつなぐブリッジ部50cが形成されると、ゲート抵抗が更に低減され、好適である。この場合も、上述の斜めイオン注入によって、ブリッジ部50cの下方のチャネル層20に不純物を確実に導入することが可能である。従って、トレンチ10に沿ってソース領域25が連続的に形成される。その結果、トレンチ10に沿ったチャネル幅の低下が抑えられ、オン抵抗の増加が防止される。
また、斜めイオン注入は、閾値電圧を調整するためのP型不純物の再導入時にも有効である。通常のイオン注入では突出部50bが邪魔になるが、斜めイオン注入によって、ゲート電極50の突出部50bやブリッジ部50cの下方のチャネル層20にも、P型不純物を精度良く導入することが可能である。その結果、所望の閾値電圧が得られる。
2.第2の実施の形態
図12は、第2の実施の形態に係る縦型MOSFETの線A−A’に沿った断面構造を示している。第1の実施の形態における構成と同じものには同一の符号が付され、重複する説明は適宜省略される。図12に示されるように、第2の実施の形態では、隣り合う突出部50b間のソース領域25(半導体層)の表面に凹部90が形成されている。凹部90の側面は、突出部50bの側面と連続面を形成している。つまり、凹部90の側面の位置は、突出部50bの側面の位置とほぼ一致している。次に説明されるように、この凹部90は、斜めイオン注入をより好適に実施するために設けられる。
図12は、第2の実施の形態に係る縦型MOSFETの線A−A’に沿った断面構造を示している。第1の実施の形態における構成と同じものには同一の符号が付され、重複する説明は適宜省略される。図12に示されるように、第2の実施の形態では、隣り合う突出部50b間のソース領域25(半導体層)の表面に凹部90が形成されている。凹部90の側面は、突出部50bの側面と連続面を形成している。つまり、凹部90の側面の位置は、突出部50bの側面の位置とほぼ一致している。次に説明されるように、この凹部90は、斜めイオン注入をより好適に実施するために設けられる。
次に、図12に示された構造の製造方法を説明する。ゲート電極50の形成(図11A〜図11G参照)までは、第1の実施の形態と同じである。
図11Gで示された構造が得られた後、図13Aに示されるように、隣り合う突出部50b間のチャネル層20(半導体層)の表面に凹部90が形成される。具体的には、上記レジストマスクRES及びゲート電極50をマスクとして用いることにより、チャネル層20がエッチングされ、その表面に凹部90が形成される。つまり、ゲート電極50(突出部50b)と凹部90とは自己整合的に形成される。その結果、凹部90の側面と突出部50bの側面とは、ある連続面を形成する。つまり、凹部90の側面の位置は、突出部50bの側面の位置とほぼ一致する。尚、凹部90の深さは、後に形成されるN+型のソース領域25の深さの1/2程度である。
次に、レジストマスクRESが除去された後、図13Bに示されるように、イオン注入時のダメージを緩和するための保護絶縁膜55が全面に形成される。続いて、縦型MOSFETの閾値電圧(Vt)を調整するために、斜めイオン注入が実施される。その斜めイオン注入方法は、第1の実施の形態と同じである(図11H参照)。
次に、図13Cに示されるように、N+型のソース領域25(不純物層)を形成するための斜めイオン注入が実施される。その斜めイオン注入方法は、第1の実施の形態と同じである(図11I参照)。その後も、第1の実施の形態と同じである(図11J〜図11L参照)。
以上に説明されたように、第2の実施の形態では、隣り合う突出部50b間のチャネル層20の表面に凹部90が形成される。すなわち、突出部50bの下方のチャネル層20に側壁(凹部90の側面と一致)が形成される。従って、突出部50bの下方への不純物の斜めイオン注入をより実施しやすくなる。入射角が大きくなった場合であっても、注入イオンの反射等が抑制され、不純物をスムースに注入することが可能となる。尚、凹部90の深さがソース領域25の深さの1/2程度である場合、ソース領域25を大幅に削減することなく、注入イオンの反射を抑制することができる。このことは、オン抵抗の観点から好ましい。
3.第3の実施の形態
上述の第1あるいは第2の実施の形態において、ソース領域25形成時のイオン注入は、2段階に分けられてもよい。具体的には、まず、図14Aに示されるように、「斜めイオン注入」が実施される。例えば、入射角を変化可能な中電流イオン注入装置を用いることにより、入射角45°で斜めイオン注入が実施される。これにより、ゲート電極50の突出部50bやブリッジ部50cの下方のチャネル層20にN型不純物が導入される。その後、図14Bに示されるように、「入射角0°のイオン注入」が実施される。例えば、高電流イオン注入装置を用いることにより、入射角0°でイオン注入が実施される。これにより、隣り合う埋設部50a間のチャネル層20にN型不純物が導入される。尚、「斜めイオン注入」と「入射角0°のイオン注入」の順番は入れ替え可能である。
上述の第1あるいは第2の実施の形態において、ソース領域25形成時のイオン注入は、2段階に分けられてもよい。具体的には、まず、図14Aに示されるように、「斜めイオン注入」が実施される。例えば、入射角を変化可能な中電流イオン注入装置を用いることにより、入射角45°で斜めイオン注入が実施される。これにより、ゲート電極50の突出部50bやブリッジ部50cの下方のチャネル層20にN型不純物が導入される。その後、図14Bに示されるように、「入射角0°のイオン注入」が実施される。例えば、高電流イオン注入装置を用いることにより、入射角0°でイオン注入が実施される。これにより、隣り合う埋設部50a間のチャネル層20にN型不純物が導入される。尚、「斜めイオン注入」と「入射角0°のイオン注入」の順番は入れ替え可能である。
このような方法でイオン注入が実施される場合、ソース領域25の深さを、突出部50bの側端近傍からトレンチ10の側壁に向かって徐々に深くなるように制御することができる(図14B中の拡大図参照)。その結果、チャネル長を短くすることができる。また、中電流イオン注入装置での時間の掛かる斜めイオン注入を高電流イオン注入装置の高速注入でカバーでき時間短縮が図れてよい。
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
1 半導体基板
2 エピタキシャル層(ドレイン領域)
10 トレンチ
20 チャネル層
25 ソース領域
28 ボディコンタクト領域
29 ガードリング
30 ゲート絶縁膜
40 ゲート材料膜
50 ゲート電極
50a 埋設部
50b 突出部
50c ブリッジ部
55 保護絶縁膜
60 層間絶縁膜
65 コンタクトホール
70 ソース電極
80 ゲート連結電極
90 凹部
RA 実動作領域
2 エピタキシャル層(ドレイン領域)
10 トレンチ
20 チャネル層
25 ソース領域
28 ボディコンタクト領域
29 ガードリング
30 ゲート絶縁膜
40 ゲート材料膜
50 ゲート電極
50a 埋設部
50b 突出部
50c ブリッジ部
55 保護絶縁膜
60 層間絶縁膜
65 コンタクトホール
70 ソース電極
80 ゲート連結電極
90 凹部
RA 実動作領域
Claims (10)
- ストライプ状の複数のトレンチを有する半導体層を形成する工程と、
前記複数のトレンチの各々に部分的に埋め込まれたゲート電極を形成する工程と、
前記ゲート電極の形成後に、イオン注入によって前記半導体層に不純物を導入する工程と
を含み、
前記ゲート電極は、
前記各トレンチ内に形成された埋設部と、
前記埋設部上に位置し、前記埋設部よりも幅が広い突出部と
を有し、
前記不純物を導入する工程は、斜めイオン注入により前記突出部の下の前記半導体層に不純物を導入する工程を少なくとも含む
半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法であって、
前記ゲート電極は、更に、隣り合う前記突出部間をつなぐブリッジ部を有し、
前記斜めイオン注入により、前記ブリッジ部の下の前記半導体層にも前記不純物が導入される
半導体装置の製造方法。 - 請求項1又は2に記載の半導体装置の製造方法であって、
前記ゲート電極の形成後、前記斜めイオン注入の前に、隣り合う前記突出部間の前記半導体層の表面に凹部を形成する工程を更に含む
半導体装置の製造方法。 - 請求項3に記載の半導体装置の製造方法であって、
前記ゲート電極を形成する工程は、
全面にゲート材料膜を形成する工程と、
所定のマスクを用いた前記ゲート材料膜のエッチングにより前記ゲート電極を形成する工程と
を含み、
前記凹部を形成する工程は、前記所定のマスク及び前記ゲート電極をマスクとして用いた前記半導体層のエッチングにより、前記凹部を形成する工程を含む
半導体装置の製造方法。 - 請求項1乃至4のいずれか一項に記載の半導体装置の製造方法であって、
前記不純物を導入する工程は、更に、入射角0°のイオン注入により隣り合う前記埋設部間の前記半導体層に不純物を導入する工程を含む
半導体装置の製造方法。 - 請求項1乃至5のいずれか一項に記載の半導体装置の製造方法であって、
前記半導体装置は縦型電界効果トランジスタであり、
前記不純物を導入する工程により、前記縦型電界効果トランジスタのソース領域が形成される
半導体装置の製造方法。 - 請求項6に記載の半導体装置の製造方法であって、
更に、前記ソース領域を形成する不純物とは逆導電型の不純物を、斜めイオン注入により前記突出部の下の前記半導体層に導入する工程を含む
半導体装置の製造方法。 - ストライプ状の複数のトレンチが形成された半導体層と、
前記複数のトレンチの各々に部分的に埋め込まれたゲート電極と、
ここで、前記ゲート電極は、
前記各トレンチ内に形成された埋設部と、
前記埋設部上に位置し、前記埋設部よりも幅が広い突出部と
を有し、
隣り合う前記埋設部間の前記半導体層に形成された不純物層と、
隣り合う前記突出部間の前記半導体層の表面に形成された凹部と
を備え、
前記凹部の側面の位置は、前記突出部の側面の位置と一致する
半導体装置。 - 請求項8に記載の半導体装置であって、
前記ゲート電極は、更に、隣り合う前記突出部間をつなぐブリッジ部を有する
半導体装置。 - 請求項8又は9に記載の半導体装置であって、
前記不純物層は、縦型電界効果トランジスタのソース領域である
半導体装置。
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