WO2015118743A1 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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interlayer insulating
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大西　徹
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トヨタ自動車株式会社
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Definitions

  • the technology disclosed in this specification relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • the semiconductor device of Patent Document 1 includes a semiconductor substrate on which a plurality of trench gates are formed, and an interlayer insulating film formed on the surface of the semiconductor substrate so as to cover the trench gates.
  • the interlayer insulating film is formed with an opening (contact hole) from which a part of the surface of the semiconductor substrate is exposed. A contact plug is embedded in the opening.
  • a method of depositing a contact plug material and forming a thin film made of the contact plug material is conventionally known.
  • the material for the contact plug is deposited on the interlayer insulating film and on the semiconductor substrate exposed from the opening (contact hole) of the interlayer insulating film. Further, after forming a thin film made of a material for the contact plug, an excess portion of the thin film is removed. As a result, a contact plug embedded in the opening of the interlayer insulating film is formed.
  • the opening of the interlayer insulating film is enlarged, when forming a contact plug, the thickness of the thin film may increase when forming a thin film made of a contact plug material.
  • the contact resistance may increase.
  • a semiconductor device disclosed in this specification includes a plurality of first trench gates formed side by side on a semiconductor substrate, and an opening formed on the surface of the semiconductor substrate and exposing a part of the surface of the semiconductor substrate.
  • An interlayer insulating film, and a contact plug formed in the opening.
  • the interlayer insulating film includes a plurality of first portions formed along a surface of each first trench gate so as to cover each first trench gate, and the first portion between the adjacent first portions. 1 part and the 2nd part formed along the direction which cross
  • the opening is formed in a region surrounded by the first part and the second part, and the length of the opening in the direction along the first part is the same as the first part. It is shorter than the length of the opening in the direction along the intersecting second part.
  • the contact plug material can be quickly supplied to the entire inside of the opening. Can be filled. Thereby, the film thickness of a thin film required when forming a contact plug can be reduced. Further, the position of the second portion of the interlayer insulating film can be freely adjusted without considering the first trench gate. Therefore, the length of the opening in the direction along the first portion can be shortened while maintaining a low contact resistance between the contact plug and the semiconductor region in the semiconductor substrate. Therefore, it is possible to reduce the thickness of the thin film necessary for forming the contact plug while suppressing increase in contact resistance.
  • the width of the second portion may be smaller than the width of the first portion.
  • the semiconductor device may further include a plurality of emitter regions formed along the plurality of first trench gates.
  • the plurality of first trench gates may be formed in stripes when observed from a direction perpendicular to the surface of the semiconductor substrate.
  • the semiconductor device may further include a plurality of second trench gates formed in a direction crossing the first trench gate.
  • the interlayer insulating film may include a plurality of third portions formed along the surface of each second trench gate so as to cover each second trench gate.
  • a method for manufacturing a semiconductor device disclosed in this specification includes a plurality of first trench gates formed side by side on a semiconductor substrate, and a portion of the surface of the semiconductor substrate formed on the surface of the semiconductor substrate.
  • a method of manufacturing a semiconductor device comprising: an interlayer insulating film having an exposed opening, comprising a plug forming step of forming a contact plug in the opening.
  • the interlayer insulating film includes a plurality of first portions formed along a surface of each first trench gate so as to cover each first trench gate, and the first portion between the adjacent first portions. 1 part and the 2nd part formed along the direction which cross
  • the opening is formed in a region surrounded by the first part and the second part, and the length of the opening in the direction along the first part is the same as the first part. It is shorter than the length of the opening in the direction along the intersecting second part.
  • the plug forming step includes a deposition step of depositing a contact plug material in the opening, and a contact plug material deposited above the interlayer insulating film. And a removing step for removing.
  • FIG. 1 is a perspective view of a semiconductor device according to an embodiment. 1 is a top view of a semiconductor device according to an embodiment. It is a perspective view which expands and shows a part of semiconductor device. It is a top view which expands and shows a part of semiconductor device. It is a figure explaining the manufacturing method of the semiconductor device concerning an embodiment (1). It is a figure explaining the manufacturing method of the semiconductor device which concerns on embodiment (2). It is a figure explaining the manufacturing method of the semiconductor device which concerns on embodiment (3). It is a figure explaining the manufacturing method of the semiconductor device which concerns on embodiment (4). It is a figure explaining the manufacturing method of the semiconductor device which concerns on embodiment (6).
  • the semiconductor device 1 is a trench gate type semiconductor device in which a plurality of trench gates 3 are formed on a semiconductor substrate 2.
  • a vertical IGBT Insulated Gate Bipolar Transistor
  • the IGBT is used for a switching element for power control of various electric devices such as an automobile motor.
  • the semiconductor substrate 2 includes a p-type collector region 11, an n-type buffer region 12 formed on the collector region 11, an n-type drift region 13 formed on the buffer region 12, and a drift region 13.
  • a back electrode 22 is disposed on the back surface of the semiconductor substrate 2.
  • An interlayer insulating film 4 and a barrier metal film 8 are disposed on the surface of the semiconductor substrate 2.
  • a contact plug 5 and a surface electrode 21 are arranged on the barrier metal film 8.
  • the collector region 11 is formed on the back side of the semiconductor substrate 2.
  • a back electrode 22 is formed under the collector region 11.
  • the buffer region 12 separates the collector region 11 and the drift region 13.
  • the n-type impurity concentration of the buffer region 12 is higher than the n-type impurity concentration of the drift region 13.
  • the drift region 13 is formed between the body region 14 and the buffer region 12.
  • Body region 14 is in contact with emitter region 15 and contact region 16.
  • the body region 14 separates the emitter region 15 and the drift region 13.
  • a channel through which electrons pass is formed in the body region 14.
  • the emitter region 15 and the contact region 16 are formed on the surface side of the semiconductor substrate 2.
  • the n-type impurity concentration of the emitter region 15 is higher than the n-type impurity concentration of the drift region 13.
  • the contact region 16 has a p-type impurity concentration higher than that of the body region 14.
  • a contact plug 5 is formed on the emitter region 15 and the contact region 16 via a barrier metal film
  • a plurality of trenches 31 are formed in the semiconductor substrate 2.
  • a gate insulating film 33 is formed on the inner surface of each trench 31.
  • a gate electrode 32 is formed inside each trench 31 (inside the gate insulating film 33).
  • the trench 31, the gate insulating film 33, and the gate electrode 32 constitute the trench gate 3.
  • the plurality of trench gates 3 are arranged side by side in the lateral direction (x direction). As shown in FIGS. 2 and 3, the plurality of trench gates 3 are formed so as to extend in parallel to the vertical direction (y direction).
  • the plurality of trench gates 3 are formed in stripes when observed from a direction perpendicular to the surface of the semiconductor substrate 2.
  • An emitter region 15 and a contact region 16 are exposed on the surface of the semiconductor substrate 2 between the adjacent trench gates 3.
  • some components contact plug 5, barrier metal film 8, front surface electrode 21, and back surface electrode 22
  • the trench 31 extends in the depth direction (z direction) from the surface of the semiconductor substrate 2. Trench 31 extends through drift region 13 through emitter region 15 and body region 14.
  • the gate insulating film 33 covers the inner surface of the trench 31.
  • the gate insulating film 33 is made of, for example, silicon dioxide (SiO 2 ).
  • the gate electrode 32 is insulated from the semiconductor substrate 2 by the gate insulating film 33.
  • the gate electrode 32 is exposed on the surface of the semiconductor substrate 2.
  • the gate electrode 32 is connected to a gate wiring (not shown).
  • the gate electrode 32 is made of, for example, aluminum or polysilicon.
  • the back electrode 22 is in contact with the collector region 11.
  • the surface electrode 21 is in contact with the contact plug 5. Further, the surface electrode 21 covers the interlayer insulating film 4.
  • the back electrode 22 and the front electrode 21 are made of a metal such as copper or aluminum, for example.
  • the interlayer insulating film 4 is formed on the surface of the semiconductor substrate 2. Examples of the material of the interlayer insulating film 4 include silicon dioxide (SiO 2 ).
  • the interlayer insulating film 4 can be formed by, for example, chemical vapor deposition (CVD).
  • the interlayer insulating film 4 includes a plurality of first portions 41 and a plurality of second portions 42 that intersect the first portions 41.
  • the interlayer insulating film 4 has a plurality of openings (contact holes) 45.
  • the plurality of first portions 41 are arranged side by side in the lateral direction (x direction) with an interval therebetween.
  • the plurality of first portions 41 are formed to extend in parallel to the vertical direction (y direction).
  • the plurality of first portions 41 are formed in stripes when observed from a direction perpendicular to the surface of the semiconductor substrate 2.
  • the first portion 41 is formed along the surface of the trench gate 3 so as to cover the trench gate 3.
  • the first portion 41 is formed on the trench gate 3 and covers the gate electrode 32.
  • a plurality of second portions 42 are formed between the adjacent first portions 41 and first portions 41.
  • the first portion 41 and the second portion 42 extend in directions that intersect each other.
  • the first portion 41 and the second portion 42 are integrally formed.
  • the film thickness of the first part 41 and the film thickness of the second part 42 are the same.
  • the surface of the first portion 41 and the surface of the second portion 42 are located at the same height.
  • the plurality of second portions 42 are arranged side by side in the vertical direction (y direction).
  • the second portion 42 is formed along the direction intersecting with the first portion 41.
  • the plurality of second portions 42 are formed so as to extend in parallel in the lateral direction (x direction).
  • the plurality of second portions 42 are formed in stripes when observed from a direction perpendicular to the surface of the semiconductor substrate 2. Since the interlayer insulating film 4 includes the first portion 41 and the second portion 42, the interlayer insulating film 4 is formed in a lattice shape when observed from a direction perpendicular to the surface of the semiconductor substrate 2. Both ends of the second portion 42 are in contact with the first portion 41.
  • the second portion 42 is formed on the semiconductor substrate 2 in a portion where the trench gate 3 is not formed.
  • the second portion 42 is formed on the emitter region 15 and the contact region 16.
  • the second portion 42 covers part of the surfaces of the emitter region 15 and the contact region 16.
  • an opening 45 is formed in a region surrounded by the first portion 41 and the second portion 42. A part of the surface of the semiconductor substrate 2 is exposed from the opening 45. In the present embodiment, the emitter region 15 and the contact region 16 are exposed from the opening 45. When the contact plug 5 and the barrier metal film 8 are not formed, the emitter region 15 and the contact region 16 can be exposed from the opening 45. A contact plug 5 is formed in the opening 45.
  • the opening 45 can be formed by, for example, dry etching the interlayer insulating film 4.
  • the opening 45 has a first side 141 along the first portion 41 and a second side along the second portion 42 when observed from a direction perpendicular to the surface of the semiconductor substrate 2. 2 sides 142.
  • the length L1 of the first side 141 is shorter than the length L2 of the second side 142. That is, the length L1 of the opening 45 in the direction along the first portion 41 is shorter than the length L2 of the opening 45 in the direction along the second portion 42 that intersects the first portion 41. In other words, the distance between the side surfaces of the adjacent second portion 42 and the second portion 42 is shorter than the distance between the side surfaces of the adjacent first portion 41 and the first portion 41.
  • the length L1 of the first side 141 corresponds to the distance between the adjacent second portions 42.
  • the length L2 of the second side 142 corresponds to the distance between both ends of the second portion 42 (corresponding to the distance between the adjacent first portions 41).
  • the width w2 of the second portion 42 when viewed from above is smaller than the width w1 of the first portion 41.
  • the width w2 of the second portion 42 corresponds to the distance of the second portion 42 in the short direction (y direction).
  • the width w1 of the first portion 41 corresponds to the distance of the first portion 41 in the short direction (x direction).
  • the barrier metal film 8 is formed on the emitter region 15 and the contact region 16 exposed at the opening 45 as shown in FIG.
  • the barrier metal film 8 is also formed on the surface and side surfaces of the interlayer insulating film 4.
  • the barrier metal film 8 of the present embodiment has a two-layer structure, and includes a titanium (Ti) film disposed on the semiconductor substrate 2 and a titanium nitride (TiN) film disposed on the titanium film. Provided (not shown).
  • the titanium film is disposed on the lower side, and the titanium nitride film is disposed on the upper side.
  • the contact plug 5 is embedded in the opening 45.
  • the contact plug 5 is formed on the emitter region 15 and the contact region 16.
  • the contact plug 5 has conductivity.
  • tungsten (W) can be used.
  • the contact plug 5 can be formed by, for example, chemical vapor deposition (CVD). Further, the contact plug 5 can be planarized by, for example, dry etching.
  • the contact plug 5 is in contact with the emitter region 15 and the contact region 16 through the barrier metal film 8.
  • an interlayer insulating film 4 is formed on the surface of the semiconductor substrate 2 (insulating film forming step). More specifically, as shown in FIG. 6, first, a thin film 90 made of an insulator is formed on the surface of the semiconductor substrate 2 by chemical vapor deposition (CVD). Specifically, the semiconductor substrate 2 is placed inside a reaction chamber (not shown), the raw material for the interlayer insulating film 4 is supplied into the reaction chamber in a gas state, and the chemical reaction causes the surface of the semiconductor substrate 2. A thin film 90 is formed.
  • the thin film 90 is, for example, a silicon dioxide (SiO 2 ) film.
  • a part of the thin film 90 formed on the surface of the semiconductor substrate 2 is removed by dry etching.
  • An opening 45 of the interlayer insulating film 4 is formed in the portion removed by dry etching.
  • the first portion 41 and the second portion 42 of the interlayer insulating film 4 are formed by the thin film 90 that remains without being removed (the second portion 42 is not shown in FIG. 7).
  • the emitter region 15 and the contact region 16 are exposed from the opening 45.
  • the first portion 41 covers the trench gate 3, and the second portion 42 is formed on the emitter region 15 and the contact region 16. In this way, the interlayer insulating film 4 is formed. Since the detailed configurations of the semiconductor substrate 2 and the interlayer insulating film 4 have been described above, the description thereof will be omitted.
  • a barrier metal film 8 is formed on the surfaces of the semiconductor substrate 2 and the interlayer insulating film 4 (barrier metal film forming step).
  • the barrier metal film 8 can be formed by sputtering, for example.
  • the barrier metal film 8 is formed on the emitter region 15 and the contact region 16 exposed from the opening 45.
  • the barrier metal film 8 is also formed on the surface and side surfaces of the interlayer insulating film 4.
  • a contact plug 5 is formed in the opening 45 of the interlayer insulating film 4 (plug formation process).
  • a material 91 for the contact plug 5 is deposited in the opening 45 of the interlayer insulating film 4 by chemical vapor deposition (CVD) (deposition process). More specifically, after the barrier metal film forming step, the semiconductor substrate 2 is placed inside a reaction chamber (not shown), and the raw material of the contact plug 5 is supplied to the inside of the reaction chamber in a gas state. 5 raw materials 91 are deposited on the barrier metal film 8 by chemical reaction. In this embodiment, tungsten (W) is used as the raw material 91 of the contact plug 5.
  • CVD chemical vapor deposition
  • the raw material 91 is also deposited on the interlayer insulating film 4.
  • 10 to 12 are sectional views taken along line XX of FIG.
  • the material 91 of the contact plug 5 grows above the semiconductor substrate 2 and the interlayer insulating film 4 (the first portion 41 and the second portion 42).
  • the material 91 of the contact plug 5 grows upward in the opening 45.
  • the raw material 91 of the contact plug 5 grows not only from the upper side but also from the side surfaces of the first portion 41 and the second portion 42 to the side.
  • the raw material 91 of the contact plug 5 is filled in the entire opening 45 as shown in FIG. Further, the raw material 91 of the contact plug 5 is also deposited outside the opening 45.
  • the material 91 of the contact plug 5 is deposited above the upper surface of the interlayer insulating film 4 to cover the interlayer insulating film 4. In this way, a thin film made of the raw material 91 of the contact plug 5 is formed.
  • the length L1 of the first side 141 of the opening 45 is the film thickness of the second portion 42 of the interlayer insulating film 4 from the viewpoint of quickly filling the opening 91 with the material 91 of the contact plug 5.
  • the length is preferably shorter than twice the length.
  • the material 91 of the contact plug 5 deposited above the interlayer insulating film 4 is removed (removal process). More specifically, as shown in FIG. 13, the material 91 of the contact plug 5 covering the interlayer insulating film 4 (the first portion 41 and the second portion 42) is removed by dry etching. The material 91 of the contact plug 5 is removed until the surface of the interlayer insulating film 4 is exposed. Thereby, an excess portion of the deposited material 91 of the contact plug 5 is removed. In this way, the contact plug 5 can be formed in the opening 45.
  • the surface electrode 21 is formed on the contact plug 5 and the interlayer insulating film 4.
  • a back electrode 22 is formed under the semiconductor substrate 2. Thereby, as shown in FIG. 1, the semiconductor device 1 can be manufactured.
  • the material 91 of the contact plug 5 when the material 91 of the contact plug 5 is deposited in the opening 45 of the interlayer insulating film 4, the material 91 of the contact plug 5 is only in the upper part in the opening 45. It grows to the side. Thereby, even if the deposition amount of the raw material 91 of the contact plug 5 is relatively small, the entire inside of the opening 45 is filled with the raw material 91 of the contact plug 5. Therefore, the raw material 91 of the contact plug 5 can be quickly filled into the entire inside of the opening 45. Further, the thickness of the thin film made of the raw material 91 of the contact plug 5 can be reduced.
  • the interlayer insulating film 4 includes the plurality of second portions 42, the distance between the adjacent second portions 42, that is, the first portion 41 is adjusted by adjusting the position of the second portion 42.
  • the length L1 of the opening 45 in the direction along the direction can be shortened.
  • the length L1 in the direction along the first portion 41 of the opening 45 of the interlayer insulating film 4 is shorter than the length L2 in the direction along the second portion 42.
  • the first portion 41 of the interlayer insulating film 4 needs to cover the trench gate 3 in order to insulate the trench gate 3. If the distance between the adjacent first portions 41 in a state where the first portion 41 covers the trench gate 3, that is, the length L2 of the opening 45 in the direction along the second portion 42 is to be shortened, FIG. As shown by the dotted line in FIG. 14, the first portion 41 must be spread laterally.
  • the width of the first portion 41 it is necessary to increase the width of the first portion 41. Then, the area of the first portion 41 covering the surface of the semiconductor substrate 2 is increased by spreading the first portion 41 to the side, and the area covered by the first portion 41 is increased. Thereby, the area of the surface of the semiconductor substrate 2 exposed from the opening 45 may be reduced, and the contact resistance may be increased.
  • the position of the second portion 42 of the interlayer insulating film 4 can be freely adjusted without considering the trench gate 3. Thereby, it is not necessary to increase the width of the second portion 42 when the distance between the adjacent second portions 42, that is, the length L 1 of the opening 45 in the direction along the first portion 41 is shortened.
  • the length L1 can be shortened only by adjusting the position of the second portion 42 having the width W2 smaller than the width W1 of the first portion 41. Therefore, even if the length L1 in the direction along the first portion 41 of the opening 45 is shortened, an increase in contact resistance can be suppressed. As described above, according to the above-described embodiment, it is possible to reduce the thickness of the thin film necessary when forming the contact plug 5 while suppressing increase in contact resistance.
  • a plurality of second trench gates 6 may be formed in a direction intersecting with the first trench gate 3.
  • the plurality of second trench gates 6 are arranged side by side in the vertical direction (y direction).
  • the plurality of second trench gates 6 are formed to extend in parallel in the horizontal direction (x direction).
  • the first trench gate 3 and the second trench gate 6 are formed in a direction crossing each other. Thereby, when observed from a direction perpendicular to the surface of the semiconductor substrate 2, a plurality of trench gates (first trench gate 3 and second trench gate 6) are arranged in a lattice pattern.
  • the first trench gate 3 and the second trench gate 6 are integrally formed.
  • the second trench gate 6 includes a trench, a gate insulating film, and a gate electrode. Since the trench, the gate insulating film, and the gate electrode are the same as those in the trench gate 3 described above, description thereof is omitted.
  • the interlayer insulating film 4 includes a plurality of third portions 43 that intersect with the first portions 41.
  • the third portion 43 is formed along the surface of the second trench gate 6 so as to cover the second trench gate 6.
  • the third portion 43 is formed on the second trench gate 6 and covers the gate electrode.
  • a plurality of third portions 43 are formed between the adjacent first portions 41 and the first portions 41.
  • the first portion 41 and the third portion 43 extend in a direction crossing each other.
  • the third portion 43 extends in a direction parallel to the second portion 42.
  • the first portion 41 and the third portion 43 are integrally formed.
  • the film thickness of the first part 41 and the film thickness of the third part 43 are the same.
  • the surface of the first portion 41 and the surface of the third portion 43 are located at the same height.
  • the plurality of third portions 43 are arranged side by side in the vertical direction (y direction).
  • the third portion 43 is formed along a direction that intersects the first portion 41.
  • the plurality of third portions 43 are formed to extend in parallel in the horizontal direction (x direction).
  • the interlayer insulating film 4 includes the first portion 41, the second portion 42, and the third portion 43, and thus is formed in a lattice shape when observed from a direction perpendicular to the surface of the semiconductor substrate 2. ing. Both ends of the third portion 43 are in contact with the first portion 41.
  • the IGBT has been described as an example of the semiconductor device.
  • the present invention is not limited to this configuration, and another example of the semiconductor device may be a MOSFET (Metal / Oxide / Semiconductor / Field / Effect / Transistor). .
  • SYMBOLS 1 Semiconductor device 2; Semiconductor substrate 3; Trench gate (1st trench gate) 4; interlayer insulating film 5; contact plug 6; second trench gate 8; barrier metal film 11; collector region 12; buffer region 13; drift region 14; body region 15; emitter region 16; Back electrode 31; trench 32; gate electrode 33; gate insulating film 41; first portion 42; second portion 45; opening 90; thin film 91; source 141; first side 142;

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Abstract

　半導体装置１は、半導体基板２に並んで形成された複数のトレンチゲート３と、半導体基板２の表面の一部が露出する開口部４５を有する層間絶縁膜４と、開口部４５の中に形成されたコンタクトプラグ５を備える。層間絶縁膜４は、各トレンチゲート３を覆う複数の第１の部分４１と、隣り合う第１の部分４１の間において第１の部分４１と交差する方向に沿って形成された第２の部分４２とを備える。開口部４５は、第１の部分４１と第２の部分４２によって囲まれた領域に形成されており、第１の部分４１に沿う方向における開口部４５の長さが、第１の部分４１と交差する第２の部分４２に沿う方向における開口部４５の長さより短い。

Description

半導体装置及び半導体装置の製造方法
　本明細書に開示の技術は、半導体装置及び半導体装置の製造方法に関する。
　従来から半導体基板の表面上に層間絶縁膜が形成されている半導体装置が知られている。このような半導体装置が例えば特許文献１（日本国特開２００５－１３６２７０号公報）に開示されている。特許文献１の半導体装置は、複数のトレンチゲートが形成された半導体基板と、トレンチゲートを覆うように半導体基板の表面上に形成された層間絶縁膜とを備えている。層間絶縁膜には、半導体基板の表面の一部が露出する開口部（コンタクトホール）が形成されている。開口部には、コンタクトプラグが埋め込まれている。
　上記のような半導体装置において、コンタクトプラグを形成するときは、コンタクトプラグの原料を堆積してゆき、コンタクトプラグの原料からなる薄膜を形成する方法が従来から知られている。コンタクトプラグの原料は、層間絶縁膜の上および層間絶縁膜の開口部（コンタクトホール）から露出する半導体基板の上に堆積する。また、コンタクトプラグの原料からなる薄膜を形成した後、この薄膜の余分な部分を除去する。これにより層間絶縁膜の開口部に埋め込まれたコンタクトプラグを形成する。しかしながら、層間絶縁膜の開口部を大きくすると、コンタクトプラグを形成する際、コンタクトプラグの原料からなる薄膜を形成するときに薄膜の膜厚が大きくなることがある。一方、トレンチゲート上の層間絶縁膜の開口部を小さくすると、コンタクト抵抗が大きくなる可能性がある。そこで本明細書は、コンタクト抵抗が大きくなることを抑制しつつコンタクトプラグを形成するときに必要な薄膜の膜厚を小さくすることができる技術を提供することを目的とする。
　本明細書に開示する半導体装置は、半導体基板に並んで形成された複数の第１トレンチゲートと、前記半導体基板の表面上に形成され、前記半導体基板の表面の一部が露出する開口部を有する層間絶縁膜と、前記開口部の中に形成されたコンタクトプラグと、を備えている。前記層間絶縁膜は、前記各第１トレンチゲートを覆うように前記各第１トレンチゲートの表面に沿って形成された複数の第１の部分と、隣り合う前記第１の部分の間において前記第１の部分と交差する方向に沿って形成された第２の部分とを備えている。前記開口部は、前記第１の部分と前記第２の部分によって囲まれた領域に形成されており、前記第１の部分に沿う方向における前記開口部の長さが、前記第１の部分と交差する前記第２の部分に沿う方向における前記開口部の長さより短い。
　このような構成によれば、層間絶縁膜の第１の部分に沿う方向における開口部の長さが短いので、コンタクトプラグを形成するときに、コンタクトプラグの原料を開口部の内部全体に迅速に充填することができる。これにより、コンタクトプラグを形成するときに必要な薄膜の膜厚を小さくすることができる。また、層間絶縁膜の第２の部分は、第１トレンチゲートを考慮せずに、その位置を自由に調節することができる。したがって、コンタクトプラグと半導体基板内の半導体領域の間のコンタクト抵抗を低抵抗に維持しながら、第１の部分に沿う方向における開口部の長さを短くすることができる。よって、コンタクト抵抗が大きくなることを抑制しつつコンタクトプラグを形成するときに必要な薄膜の膜厚を小さくすることができる。
　また、上記の半導体装置において、前記第２の部分の幅が前記第１の部分の幅より小さくてもよい。
　また、上記の半導体装置は、複数の前記第１トレンチゲートに沿って形成された複数のエミッタ領域を更に備えていてもよい。また、複数の前記第１トレンチゲートは、前記半導体基板の表面に対して垂直な方向から観察したときにストライプ状に形成されていてもよい。
　また、上記の半導体装置は、前記第１トレンチゲートと交差する方向に形成された複数の第２トレンチゲートを更に備えていてもよい。また、前記層間絶縁膜は、前記各第２トレンチゲートを覆うように前記各第２トレンチゲートの表面に沿って形成された複数の第３の部分を備えていてもよい。
　また、本明細書に開示する半導体装置の製造方法は、半導体基板に並んで形成された複数の第１トレンチゲートと、前記半導体基板の表面上に形成され、前記半導体基板の表面の一部が露出する開口部を有する層間絶縁膜と、を備える半導体装置の製造方法であって、前記開口部の中にコンタクトプラグを形成するプラグ形成工程を備えている。前記層間絶縁膜は、前記各第１トレンチゲートを覆うように前記各第１トレンチゲートの表面に沿って形成された複数の第１の部分と、隣り合う前記第１の部分の間において前記第１の部分と交差する方向に沿って形成された第２の部分とを備えている。前記開口部は、前記第１の部分と前記第２の部分によって囲まれた領域に形成されており、前記第１の部分に沿う方向における前記開口部の長さが、前記第１の部分と交差する前記第２の部分に沿う方向における前記開口部の長さより短い。
　また、上記の半導体装置の製造方法において、前記プラグ形成工程は、前記開口部の中にコンタクトプラグの原料を堆積してゆく堆積工程と、前記層間絶縁膜の上方に堆積した前記コンタクトプラグの原料を除去する除去工程と、を備えていてもよい。
実施形態に係る半導体装置の断面図である。 実施形態に係る半導体装置の斜視図である。 実施形態に係る半導体装置の上面図である。 半導体装置の一部を拡大して示す斜視図である。 半導体装置の一部を拡大して示す上面図である。 実施形態に係る半導体装置の製造方法を説明する図である（１）。 実施形態に係る半導体装置の製造方法を説明する図である（２）。 実施形態に係る半導体装置の製造方法を説明する図である（３）。 実施形態に係る半導体装置の製造方法を説明する図である（４）。 実施形態に係る半導体装置の製造方法を説明する図である（６）。 実施形態に係る半導体装置の製造方法を説明する図である（７）。 実施形態に係る半導体装置の製造方法を説明する図である（８）。 実施形態に係る半導体装置の製造方法を説明する図である（９）。 他の半導体装置の一部を拡大して示す断面図である。 他の実施形態に係る半導体装置の断面図である。
　以下、実施形態について添付図面を参照して説明する。図１に示すように、実施形態に係る半導体装置１は、半導体基板２に複数のトレンチゲート３が形成されたトレンチゲート型の半導体装置である。本実施形態では、半導体装置１として縦型のＩＧＢＴ（Insulated Gate Bipolar Transistor）を例示している。ＩＧＢＴは、例えば自動車のモータ等の各種電気機器の電力制御等のスイッチング素子に用いられる。
　半導体基板２の材料としては例えばシリコン（Ｓｉ）や炭化ケイ素（ＳｉＣ）等を用いることができ、内部に不純物がドープされることにより半導体素子が形成される。半導体基板２は、ｐ型のコレクタ領域１１と、コレクタ領域１１の上に形成されたｎ型のバッファ領域１２と、バッファ領域１２の上に形成されたｎ型のドリフト領域１３と、ドリフト領域１３の上に形成されたｐ型のボディ領域１４と、ボディ領域１４の上に形成されたｎ型のエミッタ領域１５と、ボディ領域１４の上に形成されたｐ型のコンタクト領域１６とを備えている。また、半導体基板２の裏面には裏面電極２２が配置されている。半導体基板２の表面には層間絶縁膜４およびバリアメタル膜８が配置されている。バリアメタル膜８の上にはコンタクトプラグ５および表面電極２１が配置されている。
　コレクタ領域１１は半導体基板２の裏面側に形成されている。コレクタ領域１１の下に裏面電極２２が形成されている。バッファ領域１２は、コレクタ領域１１とドリフト領域１３を隔てている。バッファ領域１２のｎ型不純物濃度は、ドリフト領域１３のｎ型不純物濃度より高い。ドリフト領域１３は、ボディ領域１４とバッファ領域１２の間に形成されている。ボディ領域１４は、エミッタ領域１５およびコンタクト領域１６に接している。ボディ領域１４はエミッタ領域１５とドリフト領域１３を分離している。ボディ領域１４には電子が通過するチャネルが形成される。エミッタ領域１５およびコンタクト領域１６は半導体基板２の表面側に形成されている。エミッタ領域１５のｎ型不純物濃度は、ドリフト領域１３のｎ型不純物濃度より高い。コンタクト領域１６のｐ型不純物濃度は、ボディ領域１４のｐ型不純物濃度より高い。エミッタ領域１５およびコンタクト領域１６の上にバリアメタル膜８を介してコンタクトプラグ５が形成されている。
　また、半導体基板２には複数のトレンチ３１が形成されている。各トレンチ３１の内面にゲート絶縁膜３３が形成されている。各トレンチ３１の内部（ゲート絶縁膜３３の内側）にゲート電極３２が形成されている。トレンチ３１、ゲート絶縁膜３３およびゲート電極３２によりトレンチゲート３が構成されている。複数のトレンチゲート３は、横方向（ｘ方向）に間隔をあけて並んで配置されている。また、図２及び図３に示すように、複数のトレンチゲート３は、縦方向（ｙ方向）に平行に延びるように形成されている。複数のトレンチゲート３は、半導体基板２の表面に対して垂直な方向から観察したときにストライプ状に形成されている。隣り合うトレンチゲート３とトレンチゲート３の間においてエミッタ領域１５及びコンタクト領域１６が半導体基板２の表面に露出している。なお、図２及び図３では、図面を見易くするために一部の構成（コンタクトプラグ５、バリアメタル膜８、表面電極２１および裏面電極２２）を省略して示している。
　トレンチ３１は、半導体基板２の表面から深さ方向（ｚ方向）に延びている。トレンチ３１は、エミッタ領域１５およびボディ領域１４を貫通してドリフト領域１３の内部まで延びている。ゲート絶縁膜３３はトレンチ３１の内面を被覆している。ゲート絶縁膜３３は、例えば二酸化ケイ素（ＳｉＯ２）から形成されている。ゲート絶縁膜３３によってゲート電極３２が半導体基板２から絶縁されている。ゲート電極３２は、半導体基板２の表面に露出している。ゲート電極３２は、図示しないゲート配線に接続されている。ゲート電極３２は、例えばアルミニウムやポリシリコンから形成されている。
　裏面電極２２は、コレクタ領域１１に接触している。表面電極２１は、コンタクトプラグ５に接触している。また、表面電極２１は、層間絶縁膜４を覆っている。裏面電極２２及び表面電極２１は、例えば銅やアルミニウム等の金属から形成されている。
　層間絶縁膜４は、半導体基板２の表面上に形成されている。層間絶縁膜４の材料としては、例えば二酸化ケイ素（ＳｉＯ２）等が挙げられる。層間絶縁膜４は、例えば化学気相成長（ＣＶＤ：Chemical Vapor Deposition）により形成することができる。層間絶縁膜４は、複数の第１の部分４１と、第１の部分４１と交差する複数の第２の部分４２とを備えている。また、層間絶縁膜４は、複数の開口部（コンタクトホール）４５を有している。複数の第１の部分４１は、横方向（ｘ方向）に間隔をあけて並んで配置されている。また、複数の第１の部分４１は、縦方向（ｙ方向）に平行に延びるように形成されている。複数の第１の部分４１は、半導体基板２の表面に対して垂直な方向から観察したときにストライプ状に形成されている。第１の部分４１は、トレンチゲート３を覆うようにトレンチゲート３の表面に沿って形成されている。第１の部分４１は、トレンチゲート３の上に形成されてゲート電極３２を覆っている。
　隣り合う第１の部分４１と第１の部分４１の間に複数の第２の部分４２が形成されている。第１の部分４１と第２の部分４２は互いに交差する方向に延びている。第１の部分４１と第２の部分４２は一体的に形成されている。第１の部分４１の膜厚と第２の部分４２の膜厚は同じ厚さである。第１の部分４１の表面と第２の部分４２の表面は同じ高さに位置している。
　複数の第２の部分４２は、縦方向（ｙ方向）に間隔をあけて並んで配置されている。第２の部分４２は、第１の部分４１と交差する方向に沿って形成されている。複数の第２の部分４２は、横方向（ｘ方向）に平行に延びるように形成されている。複数の第２の部分４２は、半導体基板２の表面に対して垂直な方向から観察したときにストライプ状に形成されている。層間絶縁膜４は、第１の部分４１及び第２の部分４２を有することにより、半導体基板２の表面に対して垂直な方向から観察したときに格子状に形成されている。第２の部分４２の両端は第１の部分４１に接触している。第２の部分４２は、トレンチゲート３が形成されていない部分において半導体基板２の上に形成されている。第２の部分４２は、エミッタ領域１５及びコンタクト領域１６の上に形成されている。第２の部分４２は、エミッタ領域１５及びコンタクト領域１６の表面の一部を覆っている。
　図３および図４に示すように、第１の部分４１と第２の部分４２によって囲まれた領域に開口部４５が形成されている。開口部４５から半導体基板２の表面の一部が露出する。本実施形態では開口部４５からエミッタ領域１５及びコンタクト領域１６が露出する。コンタクトプラグ５及びバリアメタル膜８が形成されていない状態では、開口部４５からエミッタ領域１５及びコンタクト領域１６を臨むことができる。開口部４５の中にコンタクトプラグ５が形成される。開口部４５は、層間絶縁膜４を例えばドライエッチングすることにより形成することができる。
　開口部４５は、図５に示すように、半導体基板２の表面に対して垂直な方向から観察したときに第１の部分４１に沿う第１の辺１４１と、第２の部分４２に沿う第２の辺１４２とを備えている。第１の辺１４１の長さＬ１は、第２の辺１４２の長さＬ２より短い。すなわち、第１の部分４１に沿う方向における開口部４５の長さＬ１が、第１の部分４１に交差する第２の部分４２に沿う方向における開口部４５の長さＬ２より短い。別言すると、隣り合う第２の部分４２と第２の部分４２の側面間の距離が、隣り合う第１の部分４１と第１の部分４１の側面間の距離より短い。第１の辺１４１の長さＬ１は、隣り合う第２の部分４２間の距離に相当する。第２の辺１４２の長さＬ２は、第２の部分４２の両端の距離に相当する（隣り合う第１の部分４１間の距離に相当する。）。
　上面視したときの第２の部分４２の幅ｗ２は第１の部分４１の幅ｗ１より小さい。第２の部分４２の幅ｗ２は、第２の部分４２の短手方向（ｙ方向）の距離に相当する。第１の部分４１の幅ｗ１は、第１の部分４１の短手方向（ｘ方向）の距離に相当する。これにより、第２の部分４２の短手方向（ｙ方向：トレンチゲート３の長手方向）において隣り合う開口部４５と開口部４５との間隔が、第２の部分４２の長手方向（ｘ方向：トレンチゲート３の短手方向）において隣り合う開口部４５と開口部４５との間隔より小さくなる。
　バリアメタル膜８は、図１に示すように、開口部４５に露出しているエミッタ領域１５及びコンタクト領域１６の上に形成されている。また、バリアメタル膜８は、層間絶縁膜４の表面及び側面にも形成されている。本実施形態のバリアメタル膜８は、２層構造になっており、半導体基板２の上に配置されたチタン（Ｔｉ）膜と、チタン膜の上に配置された窒化チタン（ＴｉＮ）膜とを備えている（図示省略）。チタン膜が下側に配置され、窒化チタン膜が上側に配置されている。
　コンタクトプラグ５は、開口部４５の内部に埋め込まれている。コンタクトプラグ５は、エミッタ領域１５及びコンタクト領域１６の上に成膜される。コンタクトプラグ５は導電性を有している。コンタクトプラグ５の原料としては、例えばタングステン（Ｗ）を用いることができる。コンタクトプラグ５は、例えば化学気相成長（ＣＶＤ）により形成することができる。また、例えばドライエッチングをすることによりコンタクトプラグ５を平坦化することができる。コンタクトプラグ５は、バリアメタル膜８を介して、エミッタ領域１５及びコンタクト領域１６に接触している。
　次に、上述の構成を備える半導体装置の製造方法について説明する。半導体装置を製造するときは、まず半導体基板２の表面に層間絶縁膜４を形成する（絶縁膜形成工程）。より詳細には、図６に示すように、まず半導体基板２の表面に化学気相成長（ＣＶＤ）により絶縁体からなる薄膜９０を成膜する。具体的には、半導体基板２を反応チャンバ（図示省略）の内部に配置し、層間絶縁膜４の原料をガスの状態で反応チャンバの内部に供給して、化学反応により半導体基板２の表面に薄膜９０を形成する。薄膜９０は、例えば二酸化ケイ素（ＳｉＯ２）の膜である。続いて、図７に示すように、半導体基板２の表面に成膜された薄膜９０の一部をドライエッチングにより除去する。ドライエッチングによって除去された部分に層間絶縁膜４の開口部４５が形成される。また、除去されずに残った薄膜９０により層間絶縁膜４の第１の部分４１及び第２の部分４２が形成される（図７では第２の部分４２の図示省略）。開口部４５からエミッタ領域１５及びコンタクト領域１６が露出する。また、第１の部分４１がトレンチゲート３を覆い、第２の部分４２がエミッタ領域１５及びコンタクト領域１６の上に形成される。このようにして層間絶縁膜４が形成される。なお、半導体基板２及び層間絶縁膜４の詳細な構成については上述したので説明を省略する。
　次に、図８に示すように、半導体基板２及び層間絶縁膜４の表面にバリアメタル膜８を形成する（バリアメタル膜形成工程）。バリアメタル膜８は、例えばスパッタ法により形成することができる。バリアメタル膜８は、開口部４５から露出したエミッタ領域１５及びコンタクト領域１６の上に形成される。また、バリアメタル膜８は、層間絶縁膜４の表面及び側面にも形成される。
　次に、層間絶縁膜４の開口部４５の中にコンタクトプラグ５を形成する（プラグ形成工程）。プラグ形成工程ではまず、図９に示すように、化学気相成長（ＣＶＤ）により層間絶縁膜４の開口部４５の中にコンタクトプラグ５の原料９１を堆積してゆく（堆積工程）。より詳細には、バリアメタル膜形成工程の後に、半導体基板２を反応チャンバ（図示省略）の内部に配置し、コンタクトプラグ５の原料をガスの状態で反応チャンバの内部に供給して、コンタクトプラグ５の原料９１を化学反応によりバリアメタル膜８の上に堆積させる。本実施形態ではコンタクトプラグ５の原料９１としてタングステン（Ｗ）を用いている。また、このとき、層間絶縁膜４上にも原料９１が堆積する。図１０～図１２は、図９のＸ－Ｘ断面図である。コンタクトプラグ５の原料９１は、図１０および図１１に示すように、半導体基板２および層間絶縁膜４（第１の部分４１及び第２の部分４２）の上方に成長してゆく。コンタクトプラグ５の原料９１は、開口部４５の中で上方に成長してゆく。また、コンタクトプラグ５の原料９１は、上方だけでなく、第１の部分４１及び第２の部分４２の側面から側方に成長してゆく。時間が経過すると、図１２に示すように、コンタクトプラグ５の原料９１が開口部４５の内部全体に充填される。また、コンタクトプラグ５の原料９１は、開口部４５の外部にも堆積する。コンタクトプラグ５の原料９１は、層間絶縁膜４の上面より上方に堆積して層間絶縁膜４を覆う。このようにしてコンタクトプラグ５の原料９１からなる薄膜が成膜される。なお、開口部４５の中にコンタクトプラグ５の原料９１を迅速に充填する観点から、開口部４５の第１の辺１４１の長さＬ１は、層間絶縁膜４の第２の部分４２の膜厚の２倍の長さより短いことが好ましい。
　次に、層間絶縁膜４より上方に堆積したコンタクトプラグ５の原料９１を除去する（除去工程）。より詳細には、図１３に示すように、層間絶縁膜４（第１の部分４１及び第２の部分４２）を覆っているコンタクトプラグ５の原料９１をドライエッチングにより除去する。層間絶縁膜４の表面が露出するまでコンタクトプラグ５の原料９１が除去される。これにより、堆積したコンタクトプラグ５の原料９１のうち余分な部分が除去される。このようにして開口部４５の中にコンタクトプラグ５を形成することができる。
　その後、コンタクトプラグ５及び層間絶縁膜４の上に表面電極２１を形成する。また、半導体基板２の下に裏面電極２２を形成する。これにより、図１に示すように、半導体装置１を製造することができる。
　上述の説明から明らかなように、層間絶縁膜４の開口部４５の中にコンタクトプラグ５の原料９１を堆積してゆくときに、開口部４５の中においてコンタクトプラグ５の原料９１が上方だけでなく側方にも成長してゆく。これにより、コンタクトプラグ５の原料９１の堆積量が比較的少なくても、開口部４５の内部全体がコンタクトプラグ５の原料９１によって充填される。よって、コンタクトプラグ５の原料９１を開口部４５の内部全体に迅速に充填することができる。また、コンタクトプラグ５の原料９１からなる薄膜の膜厚を小さくすることができる。
　また、層間絶縁膜４が複数の第２の部分４２を備えているので、第２の部分４２の位置を調節することにより、隣り合う第２の部分４２間の距離、すなわち第１の部分４１に沿う方向における開口部４５の長さＬ１を短くすることができる。層間絶縁膜４の開口部４５の第１の部分４１に沿う方向における長さＬ１は、第２の部分４２に沿う方向における長さＬ２より短くなっている。これにより、開口部４５の中においてコンタクトプラグ５の原料９１が側方に成長するときに、このコンタクトプラグ５の原料９１によって開口部４５の内部全体がより迅速に充填される。なお、層間絶縁膜４の隣り合う第１の部分４１間の距離、すなわち第２の部分４２に沿う方向における開口部４５の長さＬ２を短くすると、第１の部分４１に沿う方向における長さＬ１を短くする場合に比べてコンタクト抵抗が大きくなる可能性がある。すなわち、図１４に示すように、層間絶縁膜４の第１の部分４１は、トレンチゲート３を絶縁するためにトレンチゲート３を覆っている必要がある。第１の部分４１がトレンチゲート３を覆っている状態で隣り合う第１の部分４１間の距離、すなわち第２の部分４２に沿う方向における開口部４５の長さＬ２を短くしようとすると、図１４に点線で示すように、第１の部分４１を側方に広げなければならない。すなわち、第１の部分４１の幅を広げる必要がある。そうすると、第１の部分４１が側方に広がることにより半導体基板２の表面を覆う第１の部分４１の面積が大きくなり、第１の部分４１によって覆われる領域が大きくなる。これにより、開口部４５から露出する半導体基板２の表面の面積が小さくなり、コンタクト抵抗が大きくなる可能性がある。しかしながら、層間絶縁膜４の第２の部分４２は、トレンチゲートを覆う必要がないので、トレンチゲート３を考慮せずにその位置を自由に調節することができる。これにより、隣り合う第２の部分４２間の距離、すなわち第１の部分４１に沿う方向における開口部４５の長さＬ１を短くするときに第２の部分４２の幅を広げる必要がない。すなわち、第１の部分４１の幅Ｗ１よりも小さい幅Ｗ２を有する第２の部分４２の位置を調節するだけで、長さＬ１を短くすることができる。したがって、開口部４５の第１の部分４１に沿う方向における長さＬ１を短くしたとしてもコンタクト抵抗が大きくなることを抑制できる。以上より、上記実施形態によれば、コンタクト抵抗が大きくなることを抑制しつつコンタクトプラグ５を形成するときに必要な薄膜の膜厚を小さくすることができる。
　以上、一実施形態について説明したが、具体的な態様は上記実施形態に限定されるものではない。以下の実施形態の説明において、上述の説明における構成と同様の構成については同一の符号を付して説明を省略する。
　他の実施形態では、図１５に示すように、第１トレンチゲート３と交差する方向に複数の第２トレンチゲート６が形成されていてもよい。複数の第２トレンチゲート６は、縦方向（ｙ方向）に間隔をあけて並んで配置されている。また、複数の第２トレンチゲート６は、横方向（ｘ方向）に平行に延びるように形成されている。第１トレンチゲート３と第２トレンチゲート６は、互いに交差する方向に形成されている。これにより、半導体基板２の表面に対して垂直な方向から観察したときに、複数のトレンチゲート（第１トレンチゲート３と第２トレンチゲート６）が格子状に配置されている。第１トレンチゲート３と第２トレンチゲート６は一体的に形成されている。隣り合う第２トレンチゲート６と第２トレンチゲート６の間においてエミッタ領域１５及びコンタクト領域１６が半導体基板２の表面に露出している。第２トレンチゲート６は、第１トレンチゲート３と同様に、トレンチ、ゲート絶縁膜およびゲート電極により構成されている。トレンチ、ゲート絶縁膜およびゲート電極については、上述したトレンチゲート３における構成と同様であるので説明を省略する。
　また、層間絶縁膜４は、第１の部分４１と交差する複数の第３の部分４３を備えている。第３の部分４３は、第２トレンチゲート６を覆うように第２トレンチゲート６の表面に沿って形成されている。第３の部分４３は、第２トレンチゲート６の上に形成されてゲート電極を覆っている。隣り合う第１の部分４１と第１の部分４１の間に複数の第３の部分４３が形成されている。第１の部分４１と第３の部分４３は互いに交差する方向に延びている。第３の部分４３は、第２の部分４２と平行な方向に延びている。第１の部分４１と第３の部分４３は一体的に形成されている。第１の部分４１の膜厚と第３の部分４３の膜厚は同じ厚さである。第１の部分４１の表面と第３の部分４３の表面は同じ高さに位置している。複数の第３の部分４３は、縦方向（ｙ方向）に間隔をあけて並んで配置されている。第３の部分４３は、第１の部分４１と交差する方向に沿って形成されている。複数の第３の部分４３は、横方向（ｘ方向）に平行に延びるように形成されている。層間絶縁膜４は、第１の部分４１、第２の部分４２、及び第３の部分４３を有することにより、半導体基板２の表面に対して垂直な方向から観察したときに格子状に形成されている。第３の部分４３の両端は第１の部分４１に接触している。
　また、上記実施形態では半導体装置の一例としてＩＧＢＴについて説明したが、この構成に限定されるものではなく、半導体装置の他の例としてはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等であってもよい。
　以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１；半導体装置
２；半導体基板
３；トレンチゲート（第１トレンチゲート）
４；層間絶縁膜
５；コンタクトプラグ
６；第２トレンチゲート
８；バリアメタル膜
１１；コレクタ領域
１２；バッファ領域
１３；ドリフト領域
１４；ボディ領域
１５；エミッタ領域
１６；コンタクト領域
２１；表面電極
２２；裏面電極
３１；トレンチ
３２；ゲート電極
３３；ゲート絶縁膜
４１；第１の部分
４２；第２の部分
４５；開口部
９０；薄膜
９１；原料
１４１；第１の辺
１４２；第２の辺

Claims (6)

  1. 　半導体基板に並んで形成された複数の第１トレンチゲートと、
    　前記半導体基板の表面上に形成され、前記半導体基板の表面の一部が露出する開口部を有する層間絶縁膜と、
    　前記開口部の中に形成されたコンタクトプラグと、を備え、
    　前記層間絶縁膜は、前記各第１トレンチゲートを覆うように前記各第１トレンチゲートの表面に沿って形成された複数の第１の部分と、隣り合う前記第１の部分の間において前記第１の部分と交差する方向に沿って形成された第２の部分とを備え、
    　前記開口部は、前記第１の部分と前記第２の部分によって囲まれた領域に形成されており、前記第１の部分に沿う方向における前記開口部の長さが、前記第１の部分と交差する前記第２の部分に沿う方向における前記開口部の長さより短い、半導体装置。
  2. 　上面視したときの前記第２の部分の幅が前記第１の部分の幅より小さい、請求項１に記載の半導体装置。
  3. 　複数の前記第１トレンチゲートに沿って形成された複数のエミッタ領域を更に備え、
    　複数の前記第１トレンチゲートは、前記半導体基板の表面に対して垂直な方向から観察したときにストライプ状に形成されている、請求項１又は２に記載の半導体装置。
  4. 　前記第１トレンチゲートと交差する方向に形成された複数の第２トレンチゲートを更に備え、
    　前記層間絶縁膜は、前記各第２トレンチゲートを覆うように前記各第２トレンチゲートの表面に沿って形成された複数の第３の部分を備える、請求項１又は２に記載の半導体装置。
  5. 　半導体基板に並んで形成された複数の第１トレンチゲートと、前記半導体基板の表面上に形成され、前記半導体基板の表面の一部が露出する開口部を有する層間絶縁膜と、を備える半導体装置の製造方法であって、
    　前記開口部の中にコンタクトプラグを形成するプラグ形成工程を備え、
    　前記層間絶縁膜は、前記各第１トレンチゲートを覆うように前記各第１トレンチゲートの表面に沿って形成された複数の第１の部分と、隣り合う前記第１の部分の間において前記第１の部分と交差する方向に沿って形成された第２の部分とを備え、
    　前記開口部は、前記第１の部分と前記第２の部分によって囲まれた領域に形成されており、前記第１の部分に沿う方向における前記開口部の長さが、前記第１の部分と交差する前記第２の部分に沿う方向における前記開口部の長さより短い、半導体装置の製造方法。
  6. 　前記プラグ形成工程は、前記開口部の中にコンタクトプラグの原料を堆積してゆく堆積工程と、前記層間絶縁膜の上方に堆積した前記コンタクトプラグの原料を除去する除去工程と、を備える請求項５に記載の半導体装置の製造方法。
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