CN107871740A - 在衬底和/或鳍中包括器件隔离区的半导体器件 - Google Patents

在衬底和/或鳍中包括器件隔离区的半导体器件 Download PDF

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吕京奂
李承宰
田炅烨
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Abstract

提供了半导体器件。一种半导体器件包括半导体衬底。半导体器件包括在半导体衬底中的第一源极/漏极区和第二源极/漏极区。此外，半导体器件包括在第一源极/漏极区与第二源极/漏极区之间在半导体衬底中的多层器件隔离区。多层器件隔离区包括凸出部分，该凸出部分远离半导体衬底凸出超过第一源极/漏极区和第二源极/漏极区的各自的最上表面。

Description

在衬底和/或鳍中包括器件隔离区的半导体器件
技术领域
本公开涉及半导体器件及制造其的方法。
背景技术
为了半导体器件密度增大，多栅晶体管已经被提出作为一项按比例缩放技术，根据该技术，成鳍形状或纳米线形状的多沟道有源图案(或硅体)被形成在衬底上，然后栅极被形成在多沟道有源图案的表面上。多栅晶体管可以允许容易的按比例缩放，因为它使用了三维沟道。此外，能提高电流控制能力而无需多栅晶体管的增加的栅极长度。此外，可以有效地抑制短沟道效应(SCE)，短沟道效应(SCE)是沟道区的电位受漏极电压影响的现象。
发明内容
本公开提供了可以通过减少/防止相邻晶体管的源极/漏极之间的短路而具有提高的可靠性和操作特性的半导体器件。本公开还提供了制造该半导体器件的方法以通过减少/防止相邻晶体管的源极/漏极之间的短路而提高可靠性和操作特性。
根据本公开的目的不限于以上阐述的那些，并且除以上阐述的那些之外的目的对本领域技术人员将由以下描述被清楚地理解。
根据这里各种各样的实施方式，一种半导体器件可以包括在衬底上的鳍型图案。该半导体器件可以包括在鳍型图案上的第一栅极结构，第一栅极结构包括第一栅极间隔物。该半导体器件可以包括在鳍型图案上的第二栅极结构，第二栅极结构与第一栅极结构间隔开并包括第二栅极间隔物。该半导体器件可以包括在第一栅极间隔物与第二栅极间隔物之间彼此间隔开的一对虚设间隔物。从鳍型图案的上表面到该对虚设间隔物的上表面的高度可以小于从鳍型图案的上表面到第一栅极间隔物和第二栅极间隔物的每个的上表面的高度。该半导体器件可以包括在该对虚设间隔物之间的沟槽。沟槽可以包括由鳍型图案和该对虚设间隔物中的一个限定的侧壁。此外，该半导体器件可以包括在沟槽中并包括第一绝缘膜和第一绝缘膜上的第二绝缘膜的器件隔离膜。第一绝缘膜可以沿着沟槽的侧壁和底表面延伸，并且第一绝缘膜在沟槽的底表面上的厚度可以大于第一绝缘膜在沟槽的侧壁上的厚度。
根据各种各样的实施方式，一种半导体器件可以包括在衬底上的鳍型图案。该半导体器件可以包括在鳍型图案上的第一栅极结构。第一栅极结构可以包括第一栅极间隔物。该半导体器件可以包括在鳍型图案上的第二栅极结构。第二栅极结构可以与第一栅极结构间隔开并包括第二栅极间隔物。该半导体器件可以包括在第一栅极间隔物与第二栅极间隔物之间彼此间隔开的一对虚设间隔物。该半导体器件可以包括在该对虚设间隔物之间并包括由鳍型图案和该对虚设间隔物限定的侧壁的沟槽。此外，该半导体器件可以包括器件隔离膜，器件隔离膜包括在沟槽的一部分中的第一绝缘膜以及覆盖第一绝缘膜的最上表面的第二绝缘膜。
根据各种各样的实施方式，一种半导体器件可以包括含第一区域和第二区域的衬底。该半导体器件可以包括在第一区域中的第一鳍型图案。该半导体器件可以包括在第一鳍型图案上、包括第一栅极间隔物的第一栅极结构。该半导体器件可以包括在第一鳍型图案上、与第一栅极结构间隔开并包括第二栅极间隔物的第二栅极结构。该半导体器件可以包括在第一栅极间隔物与第二栅极间隔物之间彼此间隔开的一对第一虚设间隔物。该半导体器件可以包括在该对第一虚设间隔物之间、包括由第一鳍型图案和该对第一虚设间隔物限定的侧壁的第一沟槽。该半导体器件可以包括在第一沟槽中并包括第一绝缘膜和第一绝缘膜上的第二绝缘膜的第一器件隔离膜。第一绝缘膜可以具有与第二绝缘膜不同的材料。该半导体器件可以包括在第二区域中的第二鳍型图案。该半导体器件可以包括在第二鳍型图案上、包括第三栅极间隔物的第三栅极结构。该半导体器件可以包括在第二鳍型图案上、与第三栅极结构间隔开并包括第四栅极间隔物的第四栅极结构。该半导体器件可以包括在第三栅极间隔物与第四栅极间隔物之间彼此间隔开的一对第二虚设间隔物。该半导体器件可以包括在该对第二虚设间隔物之间、包括由第二鳍型图案和该对第二虚设间隔物限定的侧壁的第二沟槽。此外，该半导体器件可以包括在第二沟槽中并包括与第一绝缘膜相同的材料的第二器件隔离膜。
根据各种各样的实施方式，一种半导体器件可以包括半导体衬底。该半导体器件可以包括在半导体衬底中的第一源极/漏极区和第二源极/漏极区。第一源极/漏极区和第二源极/漏极区可以是各个第一晶体管和第二晶体管的第一源极/漏极区和第二源极/漏极区。此外，该半导体器件可以包括在第一源极/漏极区与第二源极/漏极区之间在半导体衬底中的多层器件隔离区。多层器件隔离区可以包括凸出部分，该凸出部分远离半导体衬底凸出超过第一源极/漏极区和第二源极/漏极区的各自的最上表面。
附图说明
通过参照附图详细描述本公开的示例实施方式，本公开的以上及另外的目的、特征和优点将对本领域普通技术人员变得更加明显，附图中：
图1是提供为说明根据一些示例实施方式的半导体器件的示意性顶视图；
图2是沿图1的线A-A截取的剖视图；
图3A和3B是图2的区域P的放大图；
图4是沿图1的线B-B截取的剖视图；
图5是沿图1的线C-C截取的剖视图；
图6是沿图1的线D-D截取的剖视图；
图7A至12是每个提供为说明根据一些示例实施方式的半导体器件的视图；
图13和14是提供为说明根据本公开的一些示例实施方式的半导体器件的视图；
图15至17是每个提供为说明根据本公开的一些示例实施方式的半导体器件的视图；
图18和19是提供为说明根据本公开的一些示例实施方式的半导体器件的视图；
图20和21是每个提供为说明根据本公开的一些示例实施方式的半导体器件的视图；
图22是提供为说明根据一些示例实施方式的半导体器件的示意性顶视图；
图23是沿图22的线A-A和线E-E截取的剖视图；
图24是提供为说明根据一些示例实施方式的半导体器件的视图；
图25至32是示出制造的中间阶段、提供为说明用于制造根据一些示例实施方式的半导体器件的方法的视图；以及
图33至36是示出制造的中间阶段、提供为说明用于制造根据一些示例实施方式的半导体器件的方法的视图。
具体实施方式
虽然关于根据这里的一些示例实施方式的半导体器件的附图提供了包括成鳍型图案形状的沟道区的鳍型晶体管(FinFET)的示例，但示例实施方式不限于此。根据一些示例实施方式的半导体器件可以包括隧穿晶体管(隧穿FET)、包括纳米线的晶体管、包括纳米片的晶体管或三维(3D)晶体管。此外，根据一些示例实施方式的半导体器件可以包括双极结型晶体管、横向扩散金属氧化物半导体(LDMOS)晶体管等。
图1是提供为说明根据本公开的一些示例实施方式的半导体器件的示意性顶视图。图2是沿图1的线A-A截取的剖视图。图3A和3B是图2的区域P的放大图。图4是沿图1的线B-B截取的剖视图。图5是沿图1的线C-C截取的剖视图。图6是沿图1的线D-D截取的剖视图。
供参考，为了说明的方便，图1不包括下层间绝缘膜190和上层间绝缘膜195(图2)以及第一栅极绝缘膜130和第二栅极绝缘膜230(图2)的例示。
参照图1至6，根据一些示例实施方式的半导体器件可以包括第一鳍型图案110、第二鳍型图案210、第一栅极结构115、第二栅极结构215、第一器件隔离膜160、第一虚设间隔物(们)170、第一外延图案150、150_1和第二外延图案250。第一鳍型图案110或第二鳍型图案210可以在此被称为“半导体鳍”。
衬底100(图2)可以是体硅或绝缘体上硅(SOI)。或者，衬底100可以是硅衬底，或者可以包括另外的材料，诸如硅锗、绝缘体上硅锗(SGOI)、铟锑化物、铅碲化物、铟砷化物、铟磷化物、镓砷化物或镓锑化物，但不限于此。衬底100和/或第一鳍型图案110或第二鳍型图案210可以在此被称为“半导体衬底”。此外，第一器件隔离膜160可以在此被称为在半导体衬底中的“器件隔离区”。
第一鳍型图案110和第二鳍型图案210可以在衬底100上并在第一方向X1上纵长地延伸。第一鳍型图案110和第二鳍型图案210可以从衬底100凸出。
第一鳍型图案110和第二鳍型图案210可以彼此邻近且彼此平行地形成。第一鳍型图案110和第二鳍型图案210可以布置在第二方向Y1上。更具体地，第一鳍型图案110和第二鳍型图案210可以每个包括在第一方向X1上延伸的长边和在第二方向Y1上延伸的短边。第一鳍型图案110的长边和第二鳍型图案210的长边可以彼此面对。
第一鳍型图案110和第二鳍型图案210可以是衬底100的部分，并且可以包括从衬底100生长的外延层。
第一鳍型图案110和第二鳍型图案210可以包括诸如硅或锗的元素半导体材料。或者，第一鳍型图案110和第二鳍型图案210可以包括诸如IV-IV族化合物半导体或III-V族化合物半导体的化合物半导体。具体地，以IV-IV族化合物半导体为例，第一鳍型图案110和第二鳍型图案210可以是包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的二元化合物或三元化合物，或掺杂以IV族元素的这些化合物。以III-V族化合物半导体为例，第一鳍型图案110和第二鳍型图案210可以是通过III族元素和V族元素的组合而形成的二元化合物、三元化合物或四元化合物中的一种，所述III族元素可以是铝(Al)、镓(Ga)或铟(In)中的至少一种，所述V族元素可以是磷(P)、砷(As)和锑(Sb)中的一种。
在根据一些示例实施方式的半导体器件中，假设第一鳍型图案110和第二鳍型图案210是包括硅的硅鳍型图案。
关于参照图1至6说明的半导体器件，第一鳍型图案110和第二鳍型图案210可以包括相同类型的晶体管的沟道区。
场绝缘膜105(图4)可以形成在衬底100上。场绝缘膜105可以形成在第一鳍型图案110与第二鳍型图案210之间。
场绝缘膜105可以部分地覆盖第一鳍型图案110和第二鳍型图案210。例如，场绝缘膜105可以部分地覆盖第一鳍型图案110的侧壁和第二鳍型图案210的侧壁。
第一鳍型图案110的上表面和第二鳍型图案210的上表面可以比形成在第一鳍型图案110的长边与第二鳍型图案210的长边之间的场绝缘膜105的上表面向上凸出得更高。第一鳍型图案110和第二鳍型图案210可以在衬底100上由场绝缘膜105限定。
例如，场绝缘膜105可以包括硅氧化物膜、硅氮化物膜或硅氮氧化物膜中的至少一种。
此外，场绝缘膜105可以额外地包括形成在第一鳍型图案110与场绝缘膜105之间以及第二鳍型图案210与场绝缘膜105之间的至少一个场衬垫膜。当场绝缘膜105还包括场衬垫膜时，场衬层膜可以包括多晶硅、非晶硅、硅氮氧化物、硅氮化物或硅氧化物中的至少一种。
第一栅极结构115和第二栅极结构215可以每个在第二方向Y1上延伸。第一栅极结构115和第二栅极结构215的每个可以形成在第一鳍型图案110和第二鳍型图案210两者上以交叉第一鳍型图案110和第二鳍型图案210。第一栅极结构115和第二栅极结构215可以在第一方向X1上彼此隔开设置。
第一栅极结构115可以包括第一栅电极120、第一栅极绝缘膜130、第一栅极间隔物140、以及由第一栅极间隔物140限定的第一栅极沟槽140t。
第二栅极结构215可以包括第二栅电极220、第二栅极绝缘膜230、第二栅极间隔物240、以及由第二栅极间隔物240限定的第二栅极沟槽240t。
第一栅电极120和第二栅电极220可以每个形成在第一鳍型图案110、场绝缘膜105和第二鳍型图案210上。第一栅电极120和第二栅电极220可以每个围绕比场绝缘膜105的上表面向上凸出得更高的第一鳍型图案110和第二鳍型图案210。
第一栅电极120和第二栅电极220可以每个包括以下中的至少一种：例如钛氮化物(TiN)、钽碳化物(TaC)、钽氮化物(TaN)、钛硅氮化物(TiSiN)、钽硅氮化物(TaSiN)、钽钛氮化物(TaTiN)、钛铝氮化物(TiAlN)、钽铝氮化物(TaAlN)、钨氮化物(WN)、钌(Ru)、钛铝(TiAl)、钛铝碳氮化物(TiAlC-N)、钛铝碳化物(TiAlC)、钛碳化物(TiC)、钽碳氮化物(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、铌氮化物(NbN)、铌碳化物(NbC)、钼(Mo)、钼氮化物(MoN)、钼碳化物(MoC)、钨碳化物(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)或其组合。
例如，第一栅电极120和第二栅电极220可以通过替换工艺(或后栅极(gate last)工艺)形成，但不限于此。
第一栅极间隔物140可以形成在第一栅电极120的侧壁上。第二栅极间隔物240可以形成在第二栅电极220的侧壁上。第一栅极间隔物140和第二栅极间隔物240可以每个包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)和其组合中的至少一种。
第一栅极绝缘膜130可以形成在第一鳍型图案110与第一栅极120之间以及第二鳍型图案210与第一栅电极120之间。第一栅极绝缘膜130可以沿着比场绝缘膜105向上凸出得更高的第一鳍型图案110的轮廓和第二鳍型图案210的轮廓形成。
第一栅极绝缘膜130可以沿着第一栅极沟槽140t的侧壁和底表面形成。第一栅极绝缘膜130可以形成在第一栅极间隔物140与第一栅电极120之间。
第二栅极绝缘膜230可以形成在第一鳍型图案110与第二栅电极220之间以及第二鳍型图案210与第二栅电极220之间。第二栅极绝缘膜230可以沿着比场绝缘膜105向上凸出得更高的第一鳍型图案110的轮廓和第二鳍型图案210的轮廓形成。
第二栅极绝缘膜230可以沿着第二栅极沟槽240t的侧壁和底表面形成。第二栅极绝缘膜230可以形成在第二栅极间隔物240与第二栅电极220之间。
与图4中的例示不同，界面层可以额外地形成在第一栅极绝缘膜130与第一鳍型图案110之间以及第一栅极绝缘膜130与第二鳍型图案210之间。例如，当第一鳍型图案110和第二鳍型图案210是硅鳍型图案时，界面层可以包括硅氧化物。就是说，界面层可以取决于第一鳍型图案110和第二鳍型图案210中包括的材料而变化。
第一栅极绝缘膜130和第二栅极绝缘膜230可以包括具有比硅氧化物膜更高的介电常数的高k电介质材料。例如，第一栅极绝缘膜130和第二栅极绝缘膜230可以包括以下中的一种或更多种：铪氧化物、铪硅氧化物、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铅锌铌酸盐。
第一外延图案150可以形成在第一栅极结构115的相反侧上。第二外延图案250可以形成在第二栅极结构215的相反侧上。第一外延图案150和第二外延图案250可以形成在第一鳍型图案110上。第一外延图案150和第二外延图案250彼此邻近且彼此间隔开。
第一外延图案150和第二外延图案250的每个可以被包括在使用第一鳍型图案110作为沟道区的晶体管的源极/漏极内。第一外延图案150和第二外延图案250可以每个为半导体图案。第一外延图案150和第二外延图案250可以在此被分别称为第一“外延区域”和第二“外延区域”。
当第一鳍型图案110包括PMOS晶体管的沟道区时，第一外延图案150和第二外延图案250可以包括压缩应力材料。例如，压缩应力材料可以是具有比Si更大的晶格常数的诸如SiGe的材料。例如，压缩应力材料能通过在第一鳍型图案110上施加压缩应力而提高沟道区中的载流子迁移率。
另一方面，当第一鳍型图案110包括NMOS晶体管的沟道区时，第一外延图案150和第二外延图案250可以包括拉伸应力材料。例如，当第一鳍型图案110是Si时，第一外延图案150和第二外延图案250可以是具有比Si更小的晶格常数的诸如SiC的材料。例如，拉伸应力材料能通过在第一鳍型图案110上施加拉伸应力而提高沟道区中的载流子迁移率。或者，当第一鳍型图案110是Si时，第一外延图案150和第二外延图案250可以每个为硅外延图案。
参照图6，形成在第一鳍型图案110上的第一外延图案150和形成在第二鳍型图案210上的第一外延图案150_1被示为彼此接触，但示例实施方式不限于此。
此外，虽然示出了由场绝缘膜105围绕的第一鳍型图案110的侧壁的高度与从衬底100到第一鳍型图案110与第一外延图案150之间的界面的距离相同，但这是为了方便起见，因而不限于此。
一对第一虚设间隔物170可以设置在彼此面对的第一栅极间隔物140与第二栅极间隔物240之间。第一虚设间隔物(们)170可以设置在第一鳍型图案110和第二鳍型图案210上，并与第一鳍型图案110和第二鳍型图案210交叉。
例如，第一外延图案150可以形成在第一栅极间隔物140与第一虚设间隔物(们)170之间，第二外延图案250可以形成在第二栅极间隔物240与第一虚设间隔物(们)170之间。
该对第一虚设间隔物170的每个可以包括第一内间隔物172和第一外间隔物171。第一外间隔物171可以位于第一内间隔物172与第一栅极间隔物140之间以及第一内间隔物172与第二栅极间隔物240之间。
第一外间隔物171可以包括与第一栅极间隔物140和第二栅极间隔物240相同的材料。当第一栅极间隔物140和第二栅极间隔物240具有多膜结构时，第一外间隔物171也可以具有与第一栅极间隔物140相同的多膜结构。第一内间隔物172可以包括例如硅氧化物。
因为第一外间隔物171在第一方向X1上的宽度可以与第一栅极间隔物140在第一方向X1上的宽度基本上相同，所以第一虚设间隔物(们)170在第一方向X1上的宽度可以大于第一栅极间隔物140在第一方向X1上的宽度。
在根据一些示例实施方式的半导体器件中，从第一鳍型图案110的上表面到第一虚设间隔物(们)170的上表面的高度h3(图2)小于从第一鳍型图案110的上表面到第一栅极间隔物140的上表面的高度h1和从第一鳍型图案110的上表面到第二栅极间隔物240的上表面的高度h2。
第一隔离沟槽160t可以形成在第一虚设间隔物170之间。第一隔离沟槽160t可以包括由第一鳍型图案110和第一虚设间隔物170限定的侧壁。更具体地，第一隔离沟槽160t的侧壁可以由第一鳍型图案110和第一内间隔物172限定。
第一内间隔物172可以在形成第一隔离沟槽160t以形成第一器件隔离膜160期间减少/防止对诸如第一外延图案150和第二外延图案250的邻近区域的损伤。因此，半导体器件能具有提高的可靠性。
参照图3A和3B，第一隔离沟槽160t可以具有拥有圆化的形状的底表面。在图3A中，第一鳍型图案110中的第一隔离沟槽160t的宽度可以是恒定的。例如，第一隔离沟槽在与第一鳍型图案110的上表面间隔开第一距离的位置处的宽度WT12可以与第一隔离沟槽在与第一鳍型图案110的上表面间隔开大于第一距离的第二距离的位置处的宽度WT11基本上相同。同时，在图3B中，第一鳍型图案110中的第一隔离沟槽160t的宽度可以随着它离衬底100越远而增大。例如，第一隔离沟槽在与第一鳍型图案110的上表面间隔开第一距离的位置处的宽度WT12可以大于第一隔离沟槽在与第一鳍型图案110的上表面间隔开大于第一距离的第二距离的位置处的宽度WT11。
第一器件隔离膜160可以形成在第一隔离沟槽160t中。第一器件隔离膜160可以填充第一隔离沟槽160t。第一器件隔离膜160可以包括第一下绝缘膜161和第一上绝缘膜162。因为第一器件隔离膜160可以包括第一下绝缘膜161和第一上绝缘膜162两者，所以第一器件隔离膜160可以在此被称为“多层器件隔离区”。此外，第一下绝缘膜161和第一上绝缘膜162可以在此被分别称为下“绝缘材料”和上“绝缘材料”。
第一器件隔离膜160可以与第一外延图案150和第二外延图案250间隔开。就是说，第一鳍型图案110的一部分可以插置在第一器件隔离膜160与第一外延图案150之间以及第一器件隔离膜160与第二外延图案250之间。第一内间隔物172可以形成在第一器件隔离膜160与第一外间隔物171之间。
第一下绝缘膜161可以沿着第一隔离沟槽160t的侧壁和底表面延伸。在根据一些示例实施方式的半导体器件中，形成在第一隔离沟槽160t的底表面上的第一下绝缘膜161的厚度t11大于形成在第一隔离沟槽160t的侧壁上的第一下绝缘膜161的厚度t12。就是说，第一下绝缘膜161可以不是沿着第一隔离沟槽160t的侧壁和底表面共形地形成。第一上绝缘膜162可以形成在第一下绝缘膜161上。第一上绝缘膜162可以填充第一下绝缘膜161形成之后留下的剩余第一隔离沟槽160t(即第一隔离沟槽160t的剩余部分)。
第一下绝缘膜161可以包括不同于第一上绝缘膜162的绝缘材料。在根据一些示例实施方式的半导体器件中，第一上绝缘膜162的杨氏模量可以小于第一下绝缘膜161的杨氏模量。例如，第一下绝缘膜161可以包括硅氮化物(SiN)。第一上绝缘膜162可以包括例如硅氧化物、硅碳化物(SiC)、硅碳氧化物(SiOC)、硅氮氧化物(SiON)和硅氧碳氮化物(SiOCN)中的至少一种。
施加到邻近于第一器件隔离膜160的晶体管上的应力的量可以通过使用具有比第一下绝缘膜161更小的杨氏模量的材料作为第一上绝缘膜162而被调节。结果，具有相同功能的晶体管的驱动电压的减小的偏差能提高半导体器件的可靠性和性能。
从第一鳍型图案110的上表面到第一器件隔离膜160的最下部的深度d31(图2)大于从第一鳍型图案110的上表面到第一外延图案150的下表面的深度d1(图2)。此外，从第一鳍型图案110的上表面到第一器件隔离膜160的最下部的深度d31大于从第一鳍型图案110的上表面到第二外延图案250的下表面深度d2(图2)。
在根据一些示例实施方式的半导体器件中，从第一鳍型图案110的上表面到第一上绝缘膜162的最下部的深度d32(图2)大于从第一鳍型图案110的上表面到第一外延图案150的下表面的深度d1。此外，从第一鳍型图案110的上表面到第一上绝缘膜162的最下部的深度d32大于从第一鳍型图案110的上表面到第二外延图案250的下表面的深度d2。
此外，例如，从第一鳍型图案110的上表面到第一上绝缘膜162的上表面的高度h4(图3A)可以与从第一鳍型图案110的上表面到第一虚设间隔物(们)170的上表面的高度h3基本上相同。就是说，第一上绝缘膜162可以不完全覆盖第一虚设间隔物(们)170的上表面。
如图5中所示，第一下绝缘膜161可以沿着场绝缘膜105的上表面的轮廓形成，第一上绝缘膜162可以形成在第一下绝缘膜161上。在第一隔离沟槽160t的形成中，场绝缘膜105的上表面可以被部分地蚀刻。结果，第一鳍型图案110的上表面可以包括圆化的形状，但不限于此。
下层间绝缘膜190可以形成在第一外延图案150、第二外延图案250、第一器件隔离膜160和第一虚设间隔物(们)170上。下层间绝缘膜190可以围绕第一栅极结构115的侧壁和第二栅极结构215的侧壁。在根据一些示例实施方式的半导体器件中，第一栅电极120和第二栅电极220的上表面可以与下层间绝缘膜190的上表面共平面。
下层间绝缘膜190可以包括再沉积绝缘膜190rd。再沉积绝缘膜190rd可以是在第一器件隔离膜160的形成之后沉积的区域。再沉积绝缘膜190rd可以形成在第一器件隔离膜160和第一虚设间隔物(们)170上。
在根据一些示例实施方式的半导体器件中，第一下绝缘膜161的最上表面和第一上绝缘膜162的最上表面可以与下层间绝缘膜190接触。就是说，第一下绝缘膜161的最上表面和第一上绝缘膜162的最上表面可以与下层间绝缘膜190的再沉积绝缘膜190rd接触。当在此使用时，词语“与……接触”指的是例如另外的膜未插置在上绝缘膜162的最上表面与下层间绝缘膜190之间。
上层间绝缘膜195形成在下层间绝缘膜190、第一栅极结构115和第二栅极结构215上。
例如，下层间绝缘膜190和上层间绝缘膜195可以每个包括硅氧化物、硅氮化物、硅氮氧化物、可流动氧化物(FOX)、东燃硅氮烷(tonen silazene)(TOSZ)、未掺杂二氧化硅玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强原硅酸四乙酯(PETEOS)、氟化物硅酸盐玻璃(FSG)、碳掺杂硅氧化物(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料或其组合，但不限于此。
图7A至9是每个提供为说明根据一些示例实施方式的半导体器件的视图。为了说明的方便，下面将主要说明相对于图1至6的差异。
参照图7A，在根据一些示例实施方式的半导体器件中，第一下绝缘膜161的最上表面161ts可以是倾斜表面。形成在第一隔离沟槽160t的侧壁上的第一下绝缘膜161可以具有倒角的形状。
形成在第一隔离沟槽160t的侧壁上的第一下绝缘膜161可以包括面对第一虚设间隔物170的第一(例如，外)侧壁和面对第一上绝缘膜162的第二(例如，内)侧壁。此时，第一下绝缘膜的最上表面161ts可以相对于面对第一虚设间隔物170的第一侧壁具有锐角α。
第一上绝缘膜162的最上表面可以比第一虚设间隔物170的上表面更靠近衬底100。
图7A示出第一下绝缘膜的最上表面161ts的斜度是恒定的，但这是为了说明的方便而被提供，并且示例实施方式不限于此。
参照图7B，在根据一些示例实施方式的半导体器件中，第一器件隔离膜160可以包括形成在第一下绝缘膜161中的空气间隙(或其它空隙)161g。空气间隙161g可以由第一下绝缘膜161围绕。
参照图7C，在根据一些示例实施方式的半导体器件中，第一器件隔离膜160可以包括形成在第一上绝缘膜162中的空气间隙(或其它空隙)162g。空气间隙162g可以由第一上绝缘膜162围绕。
参照图8，在根据一些示例实施方式的半导体器件中，第一外间隔物171可以包括具有彼此不同的宽度的下部171a和上部171b。
第一外间隔物的上部171b可以定位于第一外间隔物的下部171a上。例如，第一外间隔物的上部171b的宽度W12可以小于第一外间隔物的下部171a的宽度W11。第一外间隔物171可以形成为具有台阶/阶梯形状。
在根据一些示例实施方式的半导体器件中，相对于第一鳍型图案110的上表面，第一外间隔物171的高度可以大于第一内间隔物172的高度。更具体地，相对于第一鳍型图案110的上表面，第一外间隔物的上部171b的上表面高度可以大于第一内间隔物172的上表面高度。
从第一鳍型图案110的上表面到第一上绝缘膜162的上表面的高度可以小于从第一鳍型图案110的上表面到第一虚设间隔物170的上表面的高度。第一上绝缘膜162可以不完全覆盖第一虚设间隔物170的上表面。再沉积绝缘膜190rd的一部分可以插置在第一外间隔物171的上部171b之间。
参照图9，在根据一些示例实施方式的半导体器件中，第一虚设间隔物(们)170可以包括下部170a和上部170b。
在第一虚设间隔物(们)170的下部170a离第一鳍型图案110的上表面越远的同时，第一虚设间隔物(们)170的宽度可以是恒定的。相反，随着第一虚设间隔物(们)170的上部170b离第一鳍型图案110的上表面越远，第一虚设间隔物(们)170的宽度可以连续地减小。
换言之，第一虚设间隔物(们)170可以包括彼此面对的内侧壁170si和外侧壁170sw。第一虚设间隔物(们)170的内侧壁170si被包括在第一内间隔物172中，并面对第一器件隔离膜160。第一虚设间隔物(们)170的外侧壁170sw被包括在第一外间隔物170中，并面对下层间绝缘膜190。
在根据一些示例实施方式的半导体器件中，相对于第一鳍型图案110的上表面，第一虚设间隔物的外侧壁170sw的高度可以大于第一虚设间隔物(们)170的内侧壁170si的高度。
图9示出第一虚设间隔物(们)170的上部170b的宽度随着其离第一鳍型图案110的上表面越远而恒定地(即以恒定的速率)减小，但不限于此。
此外，如所示，第一内间隔物172的上表面可以是到第一鳍型图案110的上表面的倾斜表面，第一外间隔物171的上表面可以平行于第一鳍型图案110的上表面，但不限于此。
图10和11是每个提供为说明根据一些示例实施方式的半导体器件的视图。为了说明的方便，下面将主要说明相对于图1至6的差异。
参照图10，在根据一些示例实施方式的半导体器件中，从第一鳍型图案110的上表面到第一上绝缘膜162的最下部的深度d32可以小于从第一鳍型图案110的上表面到第一外延图案150的下表面的深度d1。
此外，从第一鳍型图案110的上表面到第一上绝缘膜162的最下部的深度d32可以小于从鳍型图案110的上表面到第二外延图案250的下表面的深度d2。
或者，不同于图10，从第一鳍型图案110的上表面到第一上绝缘膜162的最下部的深度d32可以与从第一鳍型图案110的上表面到第一外延图案150的下表面的深度d1和从第一鳍型图案110的上表面到第二外延图案250的下表面的深度d2基本上相同。
参照图11，在根据一些示例实施方式的半导体器件中，第一栅极结构115可以额外地包括第一栅极盖图案155，第二栅极结构215可以额外地包括第二栅极盖图案255。
第一栅电极120可以填充第一栅极沟槽140t的一部分。第一栅极盖图案155可以形成在第一栅电极120上。第一栅极盖图案155可以填充在第一栅电极120形成之后留下的剩余第一栅极沟槽140t。
第二栅电极220可以填充第二栅极沟槽240t的一部分。第二栅极盖图案255可以形成在第二栅电极220上。第二栅极盖图案255可以填充在第二栅电极220形成之后留下的剩余第二栅极沟槽240t。
虽然图11示出第一栅极绝缘膜130不形成在第一栅极间隔物140与第一栅极盖图案155之间并且第二栅极绝缘膜230不形成在第二栅极间隔物240与第二栅极盖图案255之间，但这仅是为了说明的方便而被提供，并且示例实施方式不限于此。
在一些实施方式中，第一栅极盖图案155的上表面和第二栅极盖图案255的上表面可以与下层间绝缘膜190的上表面共平面。
第一栅极盖图案155和第二栅极盖图案255可以包括例如相对于下层间绝缘膜190具有蚀刻选择性的材料。例如，第一栅极盖图案155和第二栅极盖图案255可以包括硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅碳氮化物(SiCN)、硅氧碳氮化物(SiOCN)和其组合中的至少一种。
图12是提供为说明根据一些示例实施方式的半导体器件的视图。为了说明的方便，下面将主要说明相对于图11的差异。
参照图12，根据一些示例实施方式的半导体器件可以额外地包括形成在下层间绝缘膜190与上层间绝缘膜195之间的层间绝缘膜保护膜191。
层间绝缘膜保护膜191的上表面可以与第一栅极结构115的上表面和第二栅极结构215的上表面共平面。
在制造的过程中，层间绝缘膜保护膜191可以起保护设置在层间绝缘膜保护膜191之下的下层间绝缘膜190的作用。结果，可以提高半导体器件的可靠性。层间绝缘膜保护膜191可以例如包括硅氮化物，但不限于此。
图13和14是提供为说明根据本公开的一些示例实施方式的半导体器件的视图。供参考，图14是图13的区域P的放大图。为了说明的方便，下面将主要说明相对于图1至6的差异。
参照图13和14，在根据一些示例实施方式的半导体器件中，第一上绝缘膜162可以覆盖第一下绝缘膜161的整个最上表面，并且第一上绝缘膜162的侧壁可以没有第一下绝缘膜161。此外，第一下绝缘膜161的最上表面可以不与下层间绝缘膜190接触。
第一隔离沟槽160t可以包括其中侧壁由第一鳍型图案110限定的第一部分160ta、以及其中侧壁由第一虚设间隔物170限定的第二部分160tb。
第一下绝缘膜161可以填充第一隔离沟槽的是第一隔离沟槽160t的一部分的第一部分160ta。第一下绝缘膜161可以不包括沿着第一隔离沟槽的第二部分160tb的侧壁延伸的部分。第一下绝缘膜161可以不包括沿着第一虚设间隔物170的侧壁延伸的部分。
第一上绝缘膜162可以填充第一隔离沟槽的第二部分160tb，同时覆盖第一下绝缘膜161的最上表面。在根据一些示例实施方式的半导体器件中，下层间绝缘膜190和上层间绝缘膜195可以形成为层叠结构。
在根据一些示例实施方式的半导体器件中，从第一鳍型图案110的上表面到第一上绝缘膜162的下表面的深度d32可以与从第一鳍型图案110的上表面到第一下绝缘膜161的上表面的深度基本上相同。
因此，从第一鳍型图案110的上表面到第一下绝缘膜161的上表面的深度d32大于从第一鳍型图案110的上表面到第一外延图案150的下表面的深度d1和从第一鳍型图案110的上表面到第二外延图案250的下表面的深度d2。
从第一鳍型图案110的上表面到第一上绝缘膜162的上表面的高度h4可以与从第一鳍型图案110的上表面到第一虚设间隔物170的上表面的高度h3基本上相同。
在一些实施方式中，第一器件隔离膜160可以额外地包括形成在第一下绝缘膜161中的空气间隙(或其它空隙)和/或形成在第一上绝缘膜162中的空气间隙(或其它空隙)。
图15至16B是每个提供为说明根据一些示例实施方式的半导体器件的视图。为了说明的方便，下面将主要说明相对于图13和14的差异。供参考，图15至16B是图13的区域P的放大图。
参照图15，在根据一些示例实施方式的半导体器件中，第一虚设间隔物(们)170可以包括下部170a和上部170b。第一虚设间隔物(们)170的下部170a邻近第一鳍型图案110的上表面并提供第一虚设间隔物(们)170的可为恒定的宽度。同时，随着第一虚设间隔物(们)170的上部170b离第一鳍型图案110的上表面越远，第一虚设间隔物(们)170的宽度可以连续地减小。因此，上部170b的宽度随着离第一鳍型图案110的上表面的距离而变化。
相对于第一鳍型图案110的上表面，第一虚设间隔物(们)170的外侧壁170sw的高度可以大于第一虚设间隔物(们)170的内侧壁170si的高度。
第一虚设间隔物(们)170可以包括将第一虚设间隔物(们)170的内侧壁170si与第一虚设间隔物(们)170的上表面连接的连接倾斜表面170cs。第一虚设间隔物(们)170的连接倾斜表面170cs可以通过蚀刻第一内间隔物172和第一外间隔物171而形成。
参照图16A，在根据一些示例实施方式的半导体器件中，第一虚设间隔物(们)170的宽度可以随着其离第一鳍型图案110的上表面越远而连续地减小。
第一虚设间隔物(们)170可以不包括其中第一虚设间隔物(们)170的宽度在其离第一鳍型图案110的上表面越远的同时恒定的部分。
第一虚设间隔物(们)170可以包括将第一虚设间隔物(们)170的底表面与第一虚设间隔物(们)170的上表面连接的连接倾斜表面170cs。
参照图16B，在根据一些示例实施方式的半导体器件中，由第一鳍型图案110限定的第一隔离沟槽160t的侧壁可以包括具有第一斜度的第一侧壁160tsa和具有不同于第一斜度的第二斜度的第二侧壁160tsb。
第一隔离沟槽160t的侧壁可以额外地包括与第二侧壁160tsb连接并由第一虚设间隔物(们)170的连接倾斜表面170cs限定的部分。
在第一下绝缘膜161的形成中，第一虚设间隔物(们)170的连接倾斜表面170cs和第一隔离沟槽160t的第二侧壁160tsb可以被形成。换言之，因为第一隔离沟槽160t的第二侧壁160tsb通过其形成的工艺是与第一隔离沟槽160t的第一侧壁160tsa通过其形成的工艺不同的工艺，所以第一隔离沟槽160t的第二侧壁160tsb的斜度可以不同于第一隔离沟槽160t的第一侧壁160tsa的斜度。
第一虚设间隔物170的宽度可以随着其离第一鳍型图案110的上表面越远而连续地减小。
图17是提供为说明根据本公开的一些示例实施方式的半导体器件的视图。为了说明的方便，下面将主要说明相对于图13和14的差异。
参照图17，在根据一些示例实施方式的半导体器件中，从第一鳍型图案110的上表面到第一下绝缘膜161的上表面的深度d32小于从第一鳍型图案110的上表面到第一外延图案150的下表面的深度d1和从第一鳍型图案110的上表面到第二外延图案250的下表面的深度d2。
图18和19是提供为说明根据本公开的一些示例实施方式的半导体器件的视图。供参考，图19是图18的区域P的放大图。为了说明的方便，下面将主要说明相对于图13和14的差异。
参照图18和19，在根据一些示例实施方式的半导体器件中，第一下绝缘膜161可以包括沿着第一隔离沟槽160t的侧壁延伸的凸起161p。就是说，第一下绝缘膜161可以沿着第一隔离沟槽160t的侧壁的一部分和底表面形成。
在根据一些示例实施方式的半导体器件中，形成在第一隔离沟槽160t的底表面上的第一下绝缘膜161的厚度t11大于第一下绝缘膜161的凸起161p的厚度t12。
第一下绝缘膜的凸起161p的最上表面161ts可以被第一上绝缘膜162覆盖，并且可以与第一上绝缘膜162接触。将注意，虽然图19中示出第一下绝缘膜的凸起161p不包括沿着第一虚设间隔物170的侧壁延伸的部分，但示例实施方式不限于此。
图20和图21是每个提供为说明根据本公开的一些示例实施方式的半导体器件的视图。为了说明的方便，下面将主要说明相对于图18和19的差异。
参照图20，在根据示例实施方式的半导体器件中，第一下绝缘膜161的凸起161p的最上表面161ts可以是具有邻近第一隔离沟槽160t的侧壁的斜坡的倾斜表面。
第一下绝缘膜的凸起161p的最上表面161ts可以被倒角。
参照图21，在根据一些示例实施方式的半导体器件中，从第一鳍型图案110的上表面到第一下绝缘膜161的上表面的深度d32小于从第一鳍型图案110的上表面到第一外延图案150的下表面的深度d1和从第一鳍型图案110的上表面到第二外延图案250的下表面的深度d2。
图22示出提供为说明根据一些示例实施方式的半导体器件的示意性顶视图。图23是沿图22的线A-A和线E-E截取的剖视图。
供参考，为了说明的方便，图22省略了下层间绝缘膜190和上层间绝缘膜195以及第一栅极绝缘膜至第四栅极绝缘膜130、230、330、430的例示。参照图22，将主要描述第二区域II，因为对于第一区域I的一些描述将与以上参照图1至6提供的描述重叠。此外，明显的是，虽然图23中的第一区域I类似于图2地被示出，但是它可以是参照图1至12说明的各种实施方式中的一种。
参照图22和23，根据一些示例实施方式的半导体器件可以包括第一鳍型图案110、第二鳍型图案210、第一栅极结构115、第二栅极结构215、第一器件隔离膜160、第一虚设间隔物170、第一外延图案150、150_1和第二外延图案250。
衬底100可以包括第一区域I和第二区域II。第一区域I和第二区域II可以彼此间隔开，或者可以是彼此连接的区域。例如，不同类型的晶体管可以形成在第一区域I和第二区域II中。就是说，当第一区域I是其中形成第一导电类型的晶体管的区域时，第二区域II可以是其中形成第二导电类型的晶体管的区域，其中第二导电类型不同于第一导电类型。
第三鳍型图案310和第四鳍型图案410可以在第二区域II中的衬底300上并沿着第三方向X2纵长地延伸。第三鳍型图案310和第四鳍型图案410可以从衬底300凸出。第三鳍型图案310和第四鳍型图案410可以布置在第四方向Y2上。
第三栅极结构315和第四栅极结构415可以分别在第四方向Y2上延伸。第三栅极结构315和第四栅极结构415可以形成在第三鳍型图案310和第四鳍型图案410上，以分别交叉第三鳍型图案310和第四鳍型图案410。第三栅极结构315和第四栅极结构415可以在第三方向X2上彼此间隔开。
第三栅极结构315可以包括第三栅电极320、第三栅极绝缘膜330、第三栅极间隔物340、以及由第三栅极间隔物340限定的第三栅极沟槽340t。
第四栅极结构415可以包括第四栅电极420、第四栅极绝缘膜430、第四栅极间隔物440、以及由第四栅极间隔物440限定的第四栅极沟槽440t。
第三栅电极320和第四栅电极420可以每个形成在第三鳍型图案310、场绝缘膜105和第四鳍型图案410上。第三栅极间隔物340可以形成在第三栅电极320的侧壁上。第四栅极间隔物440可以形成在第四栅电极420的侧壁上。第三栅极绝缘膜330可以形成在第三鳍型图案310与第三栅电极320之间以及第四鳍型图案410与第三栅电极320之间。第三栅极绝缘膜330可以沿着第三栅极沟槽340t的侧壁和底表面形成。第四栅极绝缘膜430可以形成在第三鳍型图案310与第四栅电极420之间以及第四鳍型图案410与第四栅电极420之间。第四栅极绝缘膜430可以沿着第四栅极沟槽440t的侧壁和底表面形成。第三外延图案350可以形成在第三栅极结构315的相反侧上。第四外延图案450可以形成在第四栅极结构415的相反侧上。
一对第二虚设间隔物370可以设置在彼此面对的第三栅极间隔物340与第四栅极间隔物440之间。第二虚设间隔物(们)370可以设置在第三鳍型图案310和第四鳍型图案410上，并交叉第三鳍型图案310和第四鳍型图案410。第二虚设间隔物(们)370可以包括第二内间隔物372和第二外间隔物371。第二内间隔物372可以位于第二外间隔物371与第二器件隔离膜360之间。
在根据一些示例实施方式的半导体器件中，从第三鳍型图案310的上表面到第二虚设间隔物(们)370的上表面的高度h7小于从第三鳍型图案310的上表面到第三栅极间隔物340的上表面的高度h5和从第三鳍型图案310的上表面到第四栅极间隔物440的上表面的高度h6。
第二隔离沟槽360t可以形成在第二虚设间隔物370之间。第二隔离沟槽360t可以包括由第三鳍型图案310和第二虚设间隔物(们)370限定的侧壁。
第二器件隔离膜360可以形成在第二隔离沟槽360t中。第二器件隔离膜360可以填充第二隔离沟槽360t。第二器件隔离膜360可以与第三外延图案350和第四外延图案450间隔开。此外，第二器件隔离膜360可以与下层间绝缘膜190接触。下层间绝缘膜190在第二区域II中包括再沉积绝缘膜390rd。
在根据一些示例实施方式的半导体器件中，第二器件隔离膜360可以包括与第一器件隔离膜160的第一下绝缘膜161相同的材料。例如，第二器件隔离膜360可以包括硅氮化物。
从第三鳍型图案310的上表面到第二器件隔离膜360的最下部的深度大于从第三鳍型图案310的上表面到第三外延图案350的下表面的深度和从第三鳍型图案310的上表面到第四外延图案450的下表面的深度。
图24是提供为说明根据一些示例实施方式的半导体器件的视图。为了说明的方便，下面将主要说明以上参照图22和23未说明的差异。此外，明显的是，虽然图24中的第一区域I类似于图13地被示出，但是它可以是参照图13至21说明的各种实施方式中的一种。
参照图24，在根据一些示例实施方式的半导体器件中，第一上绝缘膜162可以覆盖第一下绝缘膜161的最上表面。此外，第一下绝缘膜161的最上表面可以不与下层间绝缘膜190接触。
图25至32是示出制造的中间阶段、提供为说明用于制造根据一些示例实施方式的半导体器件的方法的视图。
参照图25，从衬底100凸出的第一鳍型图案110在衬底100上形成。在第一鳍型图案110上，第一虚设栅电极至第三虚设栅电极121、221、125以及第一硬掩模至第三硬掩模122、222、126被形成，交叉第一鳍型图案110并彼此间隔开。第一硬掩模至第三硬掩模122、222、126可以包括氮化物膜。
此外，第一栅极间隔物140在第一虚设栅电极121的侧壁上形成，第二栅极间隔物240在第二虚设栅电极221的侧壁上形成，初始间隔物(pre-spacer)171p在第三虚设栅电极125的侧壁上形成。
第一外延图案150在第一虚设栅电极121与第三虚设栅电极125之间形成，第二外延图案250在第二虚设栅电极221与第三虚设栅电极125之间形成。下层间绝缘膜190被形成为覆盖第一外延图案150和第二外延图案250。下层间绝缘膜190可以暴露第一虚设栅电极121上的第一硬掩模122、第二虚设栅电极221上的第二硬掩模222和第三虚设栅电极125上的第三硬掩模126。
暴露第三硬掩模126的掩模图案50在下层间绝缘膜190上形成。
参照图26，暴露的第三硬掩模126通过蚀刻工艺被去除。当第三硬掩模126和初始间隔物171p包括相同的材料时，初始间隔物171p的一部分可以在第三硬掩模126被去除的同时被去除。结果，蚀刻后的初始间隔物171g在第三虚设栅电极125的侧壁上形成。此外，如所示，下层间绝缘膜190的具有暴露的上表面的部分也可以被去除。
参照图27，暴露的第三虚设栅电极125被去除以暴露第一鳍型图案110的上表面。然后氧化物膜51沿着掩模图案50的上表面、蚀刻后的初始间隔物171g的侧壁以及暴露的第一鳍型图案110的上表面形成。
参照图28，随着氧化物膜51的各向异性蚀刻，氧化物膜图案172p在蚀刻后的初始间隔物171g和暴露的下层间绝缘膜190的侧壁上形成。
参照图29，第一鳍型图案110、氧化物膜图案172p和蚀刻后的初始间隔物171g以预定的选择性使用可蚀刻半导体材料、氧化物膜和氮化物膜的蚀刻剂被蚀刻。结果，第一隔离沟槽160t在第一鳍型图案110中形成。此外，限定第一隔离沟槽160t的侧壁的一部分的第一内间隔物172和第一外间隔物171被形成。在此过程中，掩模图案50也可以被去除。
参照图30，初始下绝缘膜161t沿着第一隔离沟槽160t的侧壁和底表面、下层间绝缘膜190的上表面、第一硬掩模122和第二硬掩模222被形成。此时，形成在第一隔离沟槽160t的底表面上的初始下绝缘膜161t的厚度大于形成在第一隔离沟槽160t的侧壁上的初始下绝缘膜161t的厚度。然后，填充初始下绝缘膜161t上的第一隔离沟槽160t的初始上绝缘膜162p被形成。
参照图31，包括第一隔离沟槽160t中的第一下绝缘膜161和第一上绝缘膜162的第一器件隔离膜160通过部分地去除初始下绝缘膜161t和初始上绝缘膜162p而形成。然后，再沉积绝缘膜190rd在第一器件隔离膜160上形成。
参照图32，第一虚设栅电极121和第二虚设栅电极221通过去除下层间绝缘膜190、第一硬掩模122和第二硬掩模222而被暴露。
如所示，例如，在图2中，第一栅电极120和第二栅电极220然后被形成。
图33至36是示出制造的中间阶段、提供为说明用于制造根据一些示例实施方式的半导体器件的方法的视图。可以省略关于以上参照图25描述的那些的冗长描述。
参照图33，第一虚设栅电极至第三虚设栅电极121、221、125的上表面通过其暴露的下层间绝缘膜190被形成。在下层间绝缘膜190上，掩模图案50被形成，覆盖第一虚设栅电极121和第二虚设栅电极221并暴露第三虚设栅电极125。
参照图34，第一鳍型图案110的上表面的一部分通过去除第三虚设栅电极125被暴露。氧化物膜图案(见图28)在初始间隔物171p的侧壁上形成。然后，初始间隔物171p的一部分、氧化物膜图案的一部分、第一鳍型图案110的一部分和暴露的下层间绝缘膜190的一部分被蚀刻。结果，第一隔离沟槽160t在第一鳍型图案110中形成。此外，包括第一内间隔物172和第一外间隔物171的第一虚设间隔物170被形成。在此过程中，掩模图案50也可以被去除。
参照图35，填充第一隔离沟槽160t的初始下绝缘膜161t被形成。初始下绝缘膜161t也被形成在下层间绝缘膜190的上表面上。
参照图36，填充第一隔离沟槽160t的一部分的第一下绝缘膜161通过部分地蚀刻初始下绝缘膜161t而形成。然后，初始上绝缘膜162p被形成，覆盖第一下绝缘膜161的最上表面并填充剩余的第一隔离槽160t。
然后，包括第一隔离沟槽160t中的第一下绝缘膜161和第一上绝缘膜162的第一器件隔离膜160(见例如图13)通过部分地蚀刻初始上绝缘膜162p而形成。
以上公开的主题将被认为是说明性的并且不是限制性的，并且所附权利要求旨在覆盖落入真正的精神和范围内的所有这样的修改、改善和其它实施方式。因此，范围将由所附权利要求及其等同物的最广泛的可允许的解释确定至法律所允许的最大程度，并且不应受前述详细描述约束或限制。
本申请要求享有2016年9月27日在韩国知识产权局提交的韩国专利申请第10-2016-0123976号的优先权及所有权益，其内容通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：
在衬底上的鳍型图案；
在所述鳍型图案上的第一栅极结构，所述第一栅极结构包括第一栅极间隔物；
在所述鳍型图案上的第二栅极结构，所述第二栅极结构与所述第一栅极结构间隔开并包括第二栅极间隔物；
在所述第一栅极间隔物与所述第二栅极间隔物之间彼此间隔开的一对虚设间隔物，其中从所述鳍型图案的上表面到所述对虚设间隔物的上表面的高度小于从所述鳍型图案的所述上表面到所述第一栅极间隔物和所述第二栅极间隔物的每个的上表面的高度；
在所述对虚设间隔物之间的沟槽，所述沟槽包括由所述鳍型图案和所述对虚设间隔物限定的侧壁；以及
在所述沟槽中并包括第一绝缘膜和所述第一绝缘膜上的第二绝缘膜的器件隔离膜，所述第一绝缘膜沿着所述沟槽的所述侧壁和底表面延伸，所述第一绝缘膜在所述沟槽的所述底表面上的厚度大于所述第一绝缘膜在所述沟槽的所述侧壁上的厚度。
2.根据权利要求1所述的半导体器件，还包括在所述第一栅极结构的侧壁上、在所述第二栅极结构的侧壁上、以及在所述器件隔离膜上的层间绝缘膜，
其中所述第一绝缘膜的最上表面和所述第二绝缘膜的最上表面与所述层间绝缘膜接触。
3.根据权利要求1所述的半导体器件，其中所述第二绝缘膜覆盖所述第一绝缘膜的最上表面。
4.根据权利要求1所述的半导体器件，其中所述对虚设间隔物的每个包括外间隔物和在所述外间隔物与所述器件隔离膜之间的内间隔物。
5.根据权利要求4所述的半导体器件，
其中所述外间隔物包括下部和所述下部上的上部，以及
其中所述外间隔物的所述下部的宽度大于所述外间隔物的所述上部的宽度。
6.根据权利要求4所述的半导体器件，其中所述外间隔物具有与所述第一栅极间隔物和所述第二栅极间隔物相同的材料。
7.根据权利要求1所述的半导体器件，其中所述对虚设间隔物的每个包括第一部分，所述第一部分具有随着所述第一部分离所述鳍型图案的所述上表面越远而连续减小的宽度。
8.根据权利要求7所述的半导体器件，
其中所述对虚设间隔物的每个包括在所述第一部分与所述鳍型图案之间的第二部分，以及
其中所述第二部分的宽度遍及所述第二部分离所述鳍型图案的所述上表面的不同距离是恒定的。
9.根据权利要求1所述的半导体器件，还包括：
在所述第一栅极间隔物与所述对虚设间隔物之间的第一外延图案；以及
在所述第二栅极间隔物与所述对虚设间隔物之间的第二外延图案，
其中从所述鳍型图案的所述上表面到所述第一外延图案和所述第二外延图案的每个的下表面的深度小于从所述鳍型图案的所述上表面到所述器件隔离膜的最下部的深度。
10.根据权利要求9所述的半导体器件，其中从所述鳍型图案的所述上表面到所述第一外延图案和所述第二外延图案的每个的所述下表面的所述深度小于从所述鳍型图案的所述上表面到所述第二绝缘膜的最下部的深度。
11.根据权利要求9所述的半导体器件，其中从所述鳍型图案的所述上表面到所述第一外延图案和所述第二外延图案的每个的所述下表面的深度大于从所述鳍型图案的所述上表面到所述第二绝缘膜的最下部的深度。
12.根据权利要求1所述的半导体器件，其中所述第一绝缘膜的杨氏模量大于所述第二绝缘膜的杨氏模量。
13.根据权利要求12所述的半导体器件，
其中所述第一绝缘膜包括硅氮化物，以及
其中所述第二绝缘膜包括硅氧化物、硅碳化物(SiC)、硅碳氧化物(SiOC)、硅氮氧化物(SiON)或硅氧碳氮化物(SiOCN)中的一种。
14.一种半导体器件，包括：
包括第一区域和第二区域的衬底；
在所述第一区域中的第一鳍型图案；
在所述第一鳍型图案上、包括第一栅极间隔物的第一栅极结构；
在所述第一鳍型图案上、与所述第一栅极结构间隔开并包括第二栅极间隔物的第二栅极结构；
在所述第一栅极间隔物与所述第二栅极间隔物之间彼此间隔开的一对第一虚设间隔物；
在所述对第一虚设间隔物之间、包括由所述第一鳍型图案和所述对第一虚设间隔物限定的侧壁的第一沟槽；
在所述第一沟槽中并包括第一绝缘膜和所述第一绝缘膜上的第二绝缘膜的第一器件隔离膜，所述第一绝缘膜具有与所述第二绝缘膜不同的材料；
在所述第二区域中的第二鳍型图案；
在所述第二鳍型图案上、包括第三栅极间隔物的第三栅极结构；
在所述第二鳍型图案上、与所述第三栅极结构间隔开并包括第四栅极间隔物的第四栅极结构；
在所述第三栅极间隔物与所述第四栅极间隔物之间彼此间隔开的一对第二虚设间隔物；
在所述对第二虚设间隔物之间、包括由所述第二鳍型图案和所述对第二虚设间隔物限定的侧壁的第二沟槽；以及
在所述第二沟槽中并包括与所述第一绝缘膜相同的材料的第二器件隔离膜。
15.根据权利要求14所述的半导体器件，其中：
从所述衬底的上表面到所述对第一虚设间隔物的上表面的高度小于从所述衬底的所述上表面到所述第一栅极间隔物和所述第二栅极间隔物的每个的上表面的高度；
从所述衬底的所述上表面到所述对第二虚设间隔物的上表面的高度小于从所述衬底的所述上表面到所述第三栅极间隔物和所述第四栅极间隔物的每个的上表面的高度；
所述第一区域包括第一导电类型晶体管；
所述第二区域包括第二导电类型晶体管；以及
所述第二导电类型不同于所述第一导电类型。
16.一种半导体器件，包括：
半导体衬底；
在所述半导体衬底中的各个第一晶体管和第二晶体管的第一源极/漏极区和第二源极/漏极区；以及
在所述第一源极/漏极区与所述第二源极/漏极区之间在所述半导体衬底中的多层器件隔离区，所述多层器件隔离区包括凸出部分，所述凸出部分远离所述半导体衬底凸出超过所述第一源极/漏极区和所述第二源极/漏极区的各自的最上表面。
17.根据权利要求16所述的半导体器件，还包括在所述第一源极/漏极区与所述多层器件隔离区的所述凸出部分之间在所述半导体衬底上的间隔物。
18.根据权利要求17所述的半导体器件，其中：
所述半导体衬底包括在其中包含所述多层器件隔离区的半导体鳍；
所述第一源极/漏极区和所述第二源极/漏极区分别包括凸出超过所述半导体鳍的最上表面的第一外延区域和第二外延区域；以及
所述间隔物包括在所述第一外延区域与所述多层器件隔离区的所述凸出部分之间在所述半导体鳍的所述最上表面上的第一间隔物和第二间隔物。
19.根据权利要求17所述的半导体器件，其中：
所述多层器件隔离区包括上绝缘材料和下绝缘材料；以及
所述上绝缘材料包括比所述下绝缘材料更小的杨氏模量。
20.根据权利要求19所述的半导体器件，其中：
所述下绝缘材料包括在所述半导体衬底中比所述上绝缘材料更深的第一部分、以及在所述上绝缘材料的侧壁上的第二部分；以及
所述间隔物的最上表面与所述下绝缘材料的所述第二部分和所述上绝缘材料的各自的最上表面共平面。
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