KR20030001874A - 반도체 소자의 게이트 형성방법 - Google Patents

반도체 소자의 게이트 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트 제조방법에 관한 것으로, 다마신 기법을 이용하여 듀얼 게이트를 형성할 수 있는 반도체 소자의 게이트 헝성방법에 관한 것이다.
이를 위한, 본 발명의 반도체 소자의 게이트 제조방법은, 기판내에 문턱전압 조절용 이온주입을 실시하는 단계; 상기 기판상에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 절연막을 형성하는 단계; 상기 절연막 및 식각정지막을 식각하여 트랜치를 형성하는 단계; 상기 트랜치내에 산화막을 성장시키는 단계; 상기 트랜치내에 언도프트 폴리실리콘막을 형성하는 단계; 상기 언도프트 폴리실리콘막을 연마하여 상기 절연막을 노출시키는 단계; 상기 언도프트 폴리실리콘막에 불순물 이온주입을 실시하여 게이트 전극을 형성하는 단계; 및 상기 절연막을 제거하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 게이트 형성방법{METHOD FOR FORMING GATE IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 보다 구체적으로는 다마신 기법을 이용한 듀얼 게이트 형성방법에 관한 것이다.
일반적으로, 기존의 베리드 채널 피모스에서 채널 형성방법은, 이온주입에의해 문턱 전압값(Vt)을 조절하는 것외에 베리드 채널임으로 인해 취약해지는 숏-채널 (short channel) 효과의 방지를 위해 펀치 방지용으로 기존의 포켓 임플란트 (pocket implant) 공정에 더해, 채널 바로 하단부에 인과 같은 엔형 (n-type) 도펀트로 높게 카운터 도핑하는 이른바 딥 도핑 공정을 요구하고 있다.
그러나, 이러한 포켓 및 딥 도펀트로도 향후 디자인 룰 (design rule) 이 더욱 줄어들게 되면, 각 도핑층간에 거리가너무 줄어들게 되어 후속 열공정시에 도핑된 채널 도펀트들이 상호 확산하여 원하는 Vt 및 BVDSS 를 보여주지 못하는 문제점 때문에 이온주입에 의한 Vt 조절 방법으로는 더이상 베리드 채널 피모스 방법을 채택하는 것이 불가능하게 된다.
따라서, 소자의 축소 및 낮은 전압에서의 구동이 가능토록하기 위하여 서피스 채널(surface channel)의 듀얼 게이트의 적용은 필연적이다.
그러나, 서피스 채널을 사용할 경우, 게이트용 도전막으로 NMOS 트랜지스터는 N-폴리실리콘막이 사용되고, PMOS 트랜지스터는 P-폴리실리콘막이 사용되야 한다. 이것은 통상적인 방법으로 게이트 식각을 실시할 때, 식각 속도가 상기 P-폴리실리콘막보다 빠른 N-폴리실리콘막에서 서브-어텍(SUB-ATTACK)이 발생하게 되고, 상기 P-폴리실리콘막에는 잔여물이 남게되는 문제점이 있었다.
또한, PMOS 및 NMOS 트랜지스터간 식각 프로화일이 달라저 임계치수가 서로 상이한 결과를 가져오고, 후속 이온주입 공정에 영항을 주기도 한다.
따라서, 상기 문제점을 해결하기 위한 본 발명의 목적은, 다마신 기법을 이용하여 듀얼 게이트를 형성할 수 있는 반도체 소자의 게이트 헝성방법을 제공하는 것이다.
도 1a 내지 도 1f는 본 발명의 반도체 소자의 게이트 형성방법을 설명하기 위한 제조공정 단면도.
* 도면의 주요 부분에 대한 부호 설명 *
11 : 반도체 기판 12 : 필드산화막
13a : NMOS 영역 13b : PMOS 영역
14 : 스크린 산화막 16 : 식각정지막
20 : 절연막 30 : 트랜치
40 : 산화막 50 : 언도프트 폴리실리콘막
50a : 게이트 전극
상기 목적 달성을 위한 본 발명의 반도체 소자의 게이트 제조방법은, 기판내에 문턱전압 조절용 이온주입을 실시하는 단계; 상기 기판상에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 절연막을 형성하는 단계; 상기 절연막 및 식각정지막을 식각하여 트랜치를 형성하는 단계; 상기 트랜치내에 산화막을 성장시키는 단계; 상기 트랜치내에 언도프트 폴리실리콘막을 형성하는 단계; 상기 언도프트 폴리실리콘막을 연마하여 상기 절연막을 노출시키는 단계; 상기 언도프트 폴리실리콘막에 불순물 이온주입을 실시하여 게이트 전극을 형성하는 단계; 및 상기 절연막을 제거하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 1a 내지 도 1e는 본 발명의 반도체 소자의 게이트 형성방법을 설명하기 위한 제조공정 단면도이다.
먼저, 도 1a에 도시된 바와같이, 반도체 기판(11)의 소정 부분에 소자 형성 영역과 소자분리 영역을 한정하는 필드산화막(12)을 형성한다.
그 다음, 공지된 기술인 마스크 및 이온주입 공정을 실시하여 상기 반도체 기판(11) 내에 P-웰(13a, 이하: NMOS 영역) 및 N-웰(13b, 이하: PMOS영역)을 형성한다.
이어서, 도 1b에 도시된 바와같이, 상기 NMOS 및 PMOS 영역(13a, 13b)을 포함하는 상기 반도체 기판(11)의 전체 표면상에 스크린 산화막(14)을 형성하고, 포토/마스크 공정을 이용하여 NMOS 및 PMOS 영역(13a, 13b)상에 각각 문턱전압 이온주입 공정을 수행한 다음, 상기 스크린 산화막(14)을 제거한다.
이 때, 상기 이온주입의 도펀트는 NMOS 영역(13a)에 대해서는 보론이나 이불화붕소(BF2)를 이용하고, PMOS 영역(13b)에 대해서는 비소나 인을 이용하여 이온주입을 실시한다.
그 다음, 도 1c에 도시된 바와같이, 반도체 기판(11)상에 식각정지막(16), 예컨대 박막의 질화막을 증착한다. 이때, 식각정지막(16)은 바람직하게 30 ~ 500Å의 두께로 형성된다. 이어서, 다마신 구조를 형성하기 위한 절연막(20)을 식각정지막(16)상에 증착한다. 이때, 절연막(20)은 바람직하게 1000 ~ 3000Å의 두께로 형성된다
이어서, 도 1d에 도시된 바와같이, 절연막(20) 상에 게이트 구조를 한정하는 감광막 패턴(미도시)을 형성한 다음, 상기 감광막 패턴을 식각 마스크로 절연막(20) 및 식각정지막(16)을 패터닝하여 트랜치(30)를 형성한다. 그런다음, 트랜치(30)내의 기판(11)상에 산화반응을 이용하여 산화막(40)을 형성한다.
그 다음, 도 1e에 도시된 바와같이, 절연막(20) 및 트랜치(30)내에 언도프트 폴리실리콘막(50)을 증착한 다음, 언도프트 폴리실리콘막(50)을 화학기계연마하여 절연막(20) 표면을 노출시킨다.
이어서, 도 1f에 도시된 바와같이, NMOS 영역(13a) 및 PMOS 영역(13b)상에각각의 마스크 및 이온주입 공정을 실시하여 게이트 전극(50a)을 형성한다. 그런다음, 절연막(20)을 건식 또는 습식각을 수행하여 제거함으로써 반도체 소자의 듀얼 게이트를 제조한다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명의 반도체 소자의 게이트 형성방법에 의하면, 다마신 기법을 이용하여 듀얼 게이트를 형성함으로써 기판의 손실 및 잔여물 발생을 방지할 수 있다.
따라서, 소자의 신뢰성 및 수율 향상에 기여할 수 있다.

Claims (3)

  1. 기판내에 문턱전압 조절용 이온주입을 실시하는 단계;
    상기 기판상에 식각정지막을 형성하는 단계;
    상기 식각정지막 상에 절연막을 형성하는 단계;
    상기 절연막 및 식각정지막을 식각하여 트랜치를 형성하는 단계;
    상기 트랜치내에 산화막을 성장시키는 단계;
    상기 트랜치내에 언도프트 폴리실리콘막을 형성하는 단계;
    상기 언도프트 폴리실리콘막을 연마하여 상기 절연막을 노출시키는 단계;
    상기 언도프트 폴리실리콘막에 불순물 이온주입을 실시하여 게이트 전극을 형성하는 단계; 및
    상기 절연막을 제거하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  2. 제 1항에 있어서,
    상기 식각정지막은 30 ~ 500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 제조방법.
  3. 제 1항에 있어서,
    상기 절연막은 1000 ~ 3000Å의 두께로 형성되는 것을 특징으로 하는 반도체소자의 게이트 제조방법.
KR1020010037734A 2001-06-28 2001-06-28 반도체 소자의 게이트 형성방법 KR20030001874A (ko)

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* Cited by examiner, † Cited by third party
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