KR100249798B1 - 이온 주입 마스크층을 이용한 얇은 접합층 형성 및 이중 게이트구조의 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 이온 주입기에 의한 불순물 주입 과정과 마스크 효과에 의한 불순물 농도의 차별화를 가능케하는 반도체 소자의 제조방법에 관한 것으로서, 불순물 이온 주입시 마스크 층에 의한 이온 주입의 억제 효과를 이용하여 소오스 드레인 영역에는 얇은 접합층을(shallow junction) 형성하게 하고, 폴리 실리콘 게이트에는 불순물 농도가 깊고 높게 형성하도록 하여 종래의 불순물 이온 주입에 의한 폴리 실리콘 게이트에 비하여 향상된 전기적 특성을 가지도록 하였다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 이온 주입기에 의한 불순물 주입 과정과 마스크 효과에 의한 불순물 농도의 차별화를 가능케 하는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, CMOS 메모리 소자 및 비 메모리 소자의 제조 과정에는 필수적으로 불순물의 주입 공정이 요구되고 있다. 이에 따른 종래의 불순물 주입 방법으로는 고온 불순물 확산(diffusion method)과 이온 주입기에 의한 저온 불순물 주입 방법(ion implantation method)이 반도체 제조 공정 방법으로 사용되고 있다. 반도체 소자를 완성하려면 필수적으로 수반되는 과정이, 소자의 특성을 구현하기 위하여 특정 불순물을 임의의 농도 및 깊이까지 형성하여야만 한다. 현재 반도체 메모리 및 비메모리 소자의 제조 공정에서 불순물 주입에는 이온 주입기에 의한 방법이 가장 많이 사용되고 있다. 이온 주입기에 의한 이온 주입 공정은 원하는 임의의 불순물을 필요한 농도와 깊이 만큼 선택적으로 조절이 가능한 공정 방법이다. 이온 주입 방법에 사용되는 불순물로는 붕소(boron), 비소(arsenic), 인(phosphorus), 안티몬(antimony) 등을 사용하고 있으며, 불순물 이온이 주입되는 깊이는 주입 이온의 에너지에 비례하며 통상 3 에서 500 KeV 의 에너지를 사용하면 실리콘 표면에서 밑으로 100 내지 10,000 Å까지 이온이 주입될 수 있다. 이 정도의 이온 주입 깊이는 실리콘에 보통 존재하는 자연 산화막 30 에서 60Å 정도의 두께를 넘어서는 깊이이며, 자연 산화막이 불순물 주입시 불순물의 주입을 방해하는 마스크 층의 역할을 피할 수 있게 된다.
또한, 불순물의 주입을 방해하는 마스크 층은 이온 주입 공정에서 국소적인 영역에 선택적으로 불순물을 주입케 하는 역할을 수행하므로 소자의 제조 공정에 필수적으로 사용되고 있다. 이온 주입 공정에서 통상적으로 사용되는 마스크 층은 감광막(Photoresist), 산화막(oxide), 질화막(nitride), 다결정막, 금속막 등 거의 모든 재료를 사용 할 수 있으며, 마스크 층의 재질 및 이온 주입 깊이 등을 고려하여 마스크 층의 두께를 선택하면 효과적으로 불순물 이온을 형성 할 수 있다.
N 형 및 P 형 게이트를 가진 이중 게이트 구조의 CMOS 메모리 소자를 만드는 과정 중에서 통상적인 소오스, 드레인 및 게이트 전극의 불순물 주입 및 형성 방법은 도 1a 내지 도 1f 의 공정 순서에 의하여 이루어지고 있다.
그 방법을 살펴보면, 통상의 반도체 메모리 소자 제조방법을 사용하여 도 1a의 구조와 같이 NMOS 및 PMOS를 형성하는 게이트 구조체를 N 우물(well), P 우물, 게이트 산화막(3), 폴리 실리콘(4), 필드 산화막(2), 실리콘 기판(1) 등으로 구성한다. 그후, 도 1b 및 도 1c에 도시된 바와 같이, NMOS 및 PMOS를 구분하여 형성하기 위하여 순차적으로 포토 감광막(5)을 마스크 층으로 사용하여 저 농도의 N 형 불순물과 P 형 불순물을 이온 주입하였다. 저농도 불순물을 이온 주입한 후 도 1d에 도시된 바와 같이, 게이트 측벽에 산화막 등과 같은 절연막을 사용하여 측벽 절연막(LDD spacer)(6)를 형성한 다음 순차적으로 포토 감광막을 마스크 층으로 사용하여 고농도의 N형 및 P형 불순물을 도 1e와 도 1f에 도시된 바와 같이 이온 주입하여 소자의 불순물 영역을 형성하였다.
종래의 공정 방법에 의하여 형성된 불순물의 농도 분포는 이온 주입 공정 전에 형성된 마스크 층의 두께에 따라 소오스 및 드레인 영역과 게이트 전극에서의 농도 분포가 차이를 가지게 된다. 일반적으로 고온 열처리에 의하여 형성되는 산화막의 성장은 실리콘 단결정과 폴리 실리콘 다결정의 경우 산화막의 두께가 심한 차이를 보이고 있다. 폴리 실리콘에서 성장한 산화막의 두께가 단결정 실리콘에서 성장된 산화막 보다 두껍게 형성된다. 이와 같은 특성에 기인하여 고농도 불순물을 주입하기 전에 형성된 산화막의 두께가 소오스, 드레인 영역에 비하여 폴리 실리콘 게이트 위에서 더 두껍게 형성되며, 이 같은 산화막의 두께 차이는 이온 주입 공정에서 마스크 층으로 작용하게 되어 도 1e 와 도 1f와 같이 소오스, 드레인 및 게이트 영역에 고농도 이온을 동일한 에너지와 도스(doze)량으로 주입하여 소오스, 드레인의 얇은 접합층(shallow junction)을 형성하면 상대적으로 게이트 전극의 농도가 소오스 드레인 영역의 농도에 비하여 낮아지는 현상이 발생하게 된다. 이는 소오스 드레인의 접합면에서는 낮은 저항 값을 구현 할 수 있으나 폴리 실리콘 게이트의 저항은 높게 나타나게 된다.
도 1a 내지 도 1f는 종래의 일반적인 이중 게이트 CMOS 형성을 위한 제조 단면도,
도 2a 내지 도 2k는 본 발명의 이온 주입 마스크층을 이용한 얇은 접합층 형성 및 이중 게이트 구조의 반도체 소자의 제조방법을 순차적으로 도시한 단면도.
＜도면의 주요 부분에 대한 부호 설명＞
1 : 실리콘 기판 2 : 필드 산화막
3: 게이트 산화막 4 : 폴리 실리콘 게이트
5 : 포토 마스크 감광막 6 : 측벽절연막( LDD spacer)
7 : 질화막 8 : SOG(spin on glass)
본 발명은 불순물 이온 주입시 마스크 층에 의한 이온 주입의 억제 효과를 이용하여 소오스 드레인 영역에는 얇은 접합층을(shallow junction) 형성하게 하고 폴리 실리콘 게이트에는 불순물 농도가 깊고 높게 형성하도록 하여 종래의 불순물 이온 주입에 의한 폴리 실리콘 게이트에 비하여 향상된 전기적 특성을 가지도록 하였다.
본 발명의 이온 주입 마스크 층을 이용한 얇은 접합층의 형성과 이중 게이트 구조의 반도체 소자의 제작에 관한 공정 순서도는 도 2a 에서 도 2k 까지의 일련의 연속 공정에 의하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 에서 도 2k 까지의 공정 방법은, 종래의 방법 도 1a 에서 도 1d 까지의 방법과 동일하다.
도 2a와 같이 NMOS 및 PMOS를 형성하는 게이트 구조체를 실리콘 기판(1) 위에 N 우물, P우물, 게이트 산화막(3), 폴리 실리콘(4), 필드 산화막(2) 등으로 구성한 후, NMOS 및 PMOS를 구분하여 형성하기 위하여 순차적으로 포토 감광막(5)을 마스크 층으로 사용하여 저 농도의 N형 불순물과 P형 불순물을 도 2b와 도 2c에서와 같이 이온 주입한다. 저농도 불순물을 이온 주입한 후, 도 2d 에서와 같이 게이트 측벽에 산화막 등과 같은 절연막을 사용하여 측벽 절연막(LDD spacer)(6)을 형성한다.
다음에, 도 2e에서와 같이 이온 주입 공정시 마스크 층으로 사용되는 질화막(7)을 표면 전체에 증착한다. 이온 주입 마스크 층으로 사용되는 물질은 질화막, 산화막, 감광막, 금속막, 폴리머(Polymer) 등과 같이 많은 재료들이 사용되고 있으며, 이 중에서 이온 주입을 억제하는 효과가 질화막이 산화막 또는 감광막 등에 비하여 상대적으로 우수한 특성을 가지고 있다. 이온 주입기에 의하여 주입된 불순물의 농도 분포 특성은 그 모양이 거의 가우시안(Gaussian) 분포 특성을 가지고 있으며, 분포된 불순물의 주입 거리는 이온 주입시의 이온 에너지에 비례하여 표면에서 일정한 거리에 심어지게 된다. 이와 같은 이온 주입 공정의 특징을 이용하면, 마스크 층으로 소오스, 드레인 영역 위에 증착된 질화막의 두께는 접합면에 형성하고자 하는 얇은 접합층의 형성 깊이 및 농도와 상관 관계를 가지게 되므로, 질화막의 두께는 적절하게 선택하여 사용하면 접합면에서 얇은 접합층을 형성할 수 있게 된다.
다음의 도 2f는 증착된 질화막(7) 위에 SOG(spin on glass)(8)를 도포하고 열처리하여 웨이퍼의 표면을 평탄화 시킨 것이다. SOG 를 이용한 평탄화 공정에 의하여 SOG 의 두께가 폴리 실리콘 게이트 상부에는 얇게 형성 되고, 상대적으로 낮은 위치에 있는 소오스, 드레인 영역 위에는 두껍게 형성되게 된다.
다음의 도 2g는, 평탄화된 웨이퍼의 표면을 마스크 작업을 하지 않고 웨이퍼 전체를 전면성 건식 식각을 하는 SOG 에치-백 공정(etch-back process)을 하여 폴리 실리콘게이트(4)의 상부에 존재하는 SOG 층(8)과 질화막(7)을 제거하여 폴리 실리콘게이트(4)가 노출 되도록 한다. 건식 식각 공정으로 SOG 박막과 질화막을 제거하면, 두 박막의 식각 선택비가 별 차이가 나지 않으므로 쉽게 폴리 실리콘(4) 상부에 존재하는 SOG 층(8)과 질화막(7)을 제거 할 수 있으며 소오스, 드레인 영역위에 있는 질화막을 잔류할 수 있게 한다.
다음의 도 2h는, 소오스, 드레인 영역 위에 SOG 에치-백 공정 후에도 잔류하는 SOG 층(8)을 완전히 제거하여 순수한 질화막(7)만이 잔류하도록 한다. 습식 식각 공정에 의하면 산화막과 질화막의 식각 선택비는 매우 크며, SOG 박막의 식각 속도는 산화막에 비하여 또한 큰 특징을 가지고 있다. 이와 같은 SOG 와 질화막의 매우 큰 식각 선택비의 차를 이용하여 쉽게 습식 식각 공정으로 도 2g에 잔류하는 SOG(8) 층을 제거할 수 있다.
다음의 도 2i와 도 2j는, 순차적으로 제 3, 제 4 포토 감광막(5c, 5d)을 마스크 층으로 사용하여 N형 과 P 형의 고농도 불순물을 이온 주입기를 이용하여 이온 주입한다. 이때, 소오스, 드레인 영역 위에는 마스크 층으로 질화막(7)이 존재하고 있으며, 폴리 실리콘(4) 게이트 상부에는 질화막 마스크 층이 존재하지 않고 있다. 이온 주입기에 의하여 주입되는 불순물은 소오스, 드레인 영역에서는 마스크 층인 질화막(7)에 의하여 일부가 차단 되게 되며 주입되는 불순물의 농도의 최대치가 질화막과 실리콘의 접촉 계면 가까이에 위치하게 된다. 또한 폴리 실리콘(4) 게이트로 주입되는 불순물은 차단 마스크 층이 없으므로 소오스, 드레인 영역에 비하여 상대적으로 많은 량의 농도가 깊게 주입되게 된다. 이를 열처리 공정에 의하여 확산시키면 소오스, 드레인의 접합면에서는 얇은 접합층(shallow junction)이 형성되게 되며 폴리 실리콘(4) 게이트에는 고 농도의 불순물이 형성되게 된다.
다음의 도 2k는, 최종적으로 이온 주입이 완료된 상태를 나타낸 단면도로서, 이온 주입의 마스크 층으로 사용된 질화막(7)을 완전히 제거한 후의 소자의 단면을 예시 한 것이다. 질화막은 습식 식각 공정에서 산화막과는 높은 식각 선택비를 가지고 있으므로 질화막 제거 과정에서 측벽 절연막(6) 및 필드 산화막(2)등의 손실을 억제할 수 있다.
상술한 바와 같이 본 발명에 의하면 소오스, 드레인 영역에 마스크 층을 사용하여 불순물 이온 주입 공정을 수행하고, 폴리 실리콘 게이트 상부에 마스크 층을 제거 함으로서 고 농도의 불순물을 깊게 형성하게 하였으며, 이를 열처리 함으로서 소오스, 드레인 영역에 얇은 접합층을 형성하게 하고, 또한 종래의 방법에 의하여 형성된 폴리 실리콘 게이트보다 불순물 농도를 증가 시킴으로써 게이트 전극의 전기적 특성을 향상시킬 수 있다.
Claims (5)
- 이온 주입 마스크 층을 이용한 얇은 접합층의 형성과 이중 게이트 구조를 가진 반도체 소자를 형성하기 위하여 실리콘 기판(1) 위에 N 우물 , P 우물 , 필드 산화막(2) , 게이트 산화막(3)과 폴리 실리콘(4) 게이트를 순차로 형성한 제 1 공정과;상기 구조체를 순차적으로 포토 감광막(5)을 마스크 층으로 사용하고 N 형 및 P 형 불순물을 이온 주입기를 이용하여 저 농도로 주입하는 제 2 공정과;상기 저농도 이온 주입이 완료된 구조체에 측벽 절연막(6)을 폴리 실리콘(4) 게이트 측벽에 형성하기 위하여 절연막을 증착하고 전면성 건식 식각함으로서 측벽 절연막(6)을 형성하는 제 3 공정과;상기의 구조체에 고 농도 불순물 이온 주입시 사용 될 마스크 층을 형성하기 위하여 질화막(7)을 증착 한 다음 웨이퍼의 표면을 평탄화하기 위한 SOG (spin on glass)(8)를 도포하는 제 4 공정과;상기의 구조체에서 폴리 실리콘(4) 게이트 상부의 마스크 층을 제거하기 위하여 SOG 에치-백 식각 공정을 수행하여 폴리 실리콘 게이트 상부를 노출하는 제 5 공정과;상기의 구조체에 잔류한 SOG(8) 층을 완전히 제거하여 이온 주입시 마스크 층으로 사용될 질화막(7)만을 소오스와 드레인 영역에 잔류토록 하는 제 6 공정과;상기 형성된 질화막을 이온 주입의 마스크 층으로 사용하고, 순차적으로 포토 감광막(5)을 마스크 층으로 사용하여 N 형 및 P 형 불순물을 이온 주입기를 이용하여 고 농도로 주입하는 제 7 공정과; 및상기 불순물 이온 주입 후 마스크 층으로 사용된 질화막(7)을 제거하고, 열처리 함으로서 소오스와 드레인 영역에 얇은 접합층을 형성하고 폴리 실리콘(4) 게이트에 고농도의 불순물을 형성토록 하는 제 8 공정을 포함하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 이온 주입 마스크 층을 소오스와 드레인 영역 위에만 형성하기 위하여 질화막과 SOG를 조합하여 평탄화 한 후, 에치-백 공정으로 폴리 실리콘 게이트의 상부에서 이온 주입 마스크 층을 제거하는 방법을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 이온 주입 마스크 층을 형성하기 위하여 질화막과 SOG, 질화막과 감광막(photo resist)과 같은 유사 물질을 사용하고 에치-백과 같은 전면성 식각 공정에 의하여 평탄화 공정을 수행하여 게이트 상부의 마스크 층을 제거하고 소오스, 드레인 영역 위에만 마스크 층이 잔류토록 하는 특징을 가진 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 소오스, 드레인 영역에 얇은 접합층(shallow junction)을 형성하고 게이트 전극의 불순물 농도를 높이기 위하여 선택적인 이온 주입 마스크층을 측벽 절연막과 식각 선택비를 갖는 질화막을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 이온 주입 마스크 층으로 질화막(7)을 포함하여 사용하고, 접합층의 깊이를 조절하기 위하여 마스크 층의 두께를 임의로 조절하여 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR1019970070320A KR100249798B1 (ko) | 1997-12-19 | 1997-12-19 | 이온 주입 마스크층을 이용한 얇은 접합층 형성 및 이중 게이트구조의 반도체 소자 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970070320A KR100249798B1 (ko) | 1997-12-19 | 1997-12-19 | 이온 주입 마스크층을 이용한 얇은 접합층 형성 및 이중 게이트구조의 반도체 소자 제조방법 |
Publications (2)
| Publication Number | Publication Date |
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| KR19990051081A KR19990051081A (ko) | 1999-07-05 |
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Family
ID=19527778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019970070320A KR100249798B1 (ko) | 1997-12-19 | 1997-12-19 | 이온 주입 마스크층을 이용한 얇은 접합층 형성 및 이중 게이트구조의 반도체 소자 제조방법 |
Country Status (1)
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Families Citing this family (2)
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|---|---|---|---|---|
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-
1997
- 1997-12-19 KR KR1019970070320A patent/KR100249798B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR19990051081A (ko) | 1999-07-05 |
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