JP3990347B2 - 半導体チップおよびその製造方法、ならびに半導体装置 - Google Patents
半導体チップおよびその製造方法、ならびに半導体装置 Download PDFInfo
- Publication number
- JP3990347B2 JP3990347B2 JP2003406446A JP2003406446A JP3990347B2 JP 3990347 B2 JP3990347 B2 JP 3990347B2 JP 2003406446 A JP2003406446 A JP 2003406446A JP 2003406446 A JP2003406446 A JP 2003406446A JP 3990347 B2 JP3990347 B2 JP 3990347B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- electrode
- semiconductor
- recess
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 530
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 76
- 229910052751 metal Inorganic materials 0.000 claims abstract description 159
- 239000002184 metal Substances 0.000 claims abstract description 159
- 239000000758 substrate Substances 0.000 claims abstract description 135
- 239000007769 metal material Substances 0.000 claims abstract description 101
- 230000003449 preventive effect Effects 0.000 claims abstract description 8
- 238000002844 melting Methods 0.000 claims description 97
- 230000008018 melting Effects 0.000 claims description 95
- 239000003963 antioxidant agent Substances 0.000 claims description 84
- 230000003078 antioxidant effect Effects 0.000 claims description 84
- 238000009792 diffusion process Methods 0.000 claims description 77
- 230000002265 prevention Effects 0.000 claims description 46
- 239000010931 gold Substances 0.000 claims description 28
- 238000000034 method Methods 0.000 claims description 28
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 26
- 229910052737 gold Inorganic materials 0.000 claims description 26
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 25
- 229910052763 palladium Inorganic materials 0.000 claims description 11
- 230000000149 penetrating effect Effects 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 10
- 230000003064 anti-oxidating effect Effects 0.000 claims description 9
- 239000000843 powder Substances 0.000 claims description 6
- 238000010292 electrical insulation Methods 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 abstract description 8
- 238000007254 oxidation reaction Methods 0.000 abstract description 8
- 239000010410 layer Substances 0.000 description 146
- 229920000642 polymer Polymers 0.000 description 60
- 239000007787 solid Substances 0.000 description 33
- 229910045601 alloy Inorganic materials 0.000 description 32
- 239000000956 alloy Substances 0.000 description 32
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 18
- 239000010949 copper Substances 0.000 description 17
- 229910052802 copper Inorganic materials 0.000 description 16
- 238000005530 etching Methods 0.000 description 15
- 230000015572 biosynthetic process Effects 0.000 description 14
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 11
- 229910052721 tungsten Inorganic materials 0.000 description 11
- 239000010937 tungsten Substances 0.000 description 11
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 9
- 238000009713 electroplating Methods 0.000 description 9
- 230000004048 modification Effects 0.000 description 9
- 238000012986 modification Methods 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000012190 activator Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 239000000155 melt Substances 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 7
- 239000011347 resin Substances 0.000 description 7
- 229920005989 resin Polymers 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 238000007789 sealing Methods 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 229910052738 indium Inorganic materials 0.000 description 4
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 4
- 229910000765 intermetallic Inorganic materials 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 4
- 239000011800 void material Substances 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 3
- 238000007772 electroless plating Methods 0.000 description 3
- 230000005496 eutectics Effects 0.000 description 3
- 230000004907 flux Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000005304 joining Methods 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 230000005012 migration Effects 0.000 description 3
- 238000013508 migration Methods 0.000 description 3
- 239000003566 sealing material Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000006104 solid solution Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- KXGFMDJXCMQABM-UHFFFAOYSA-N 2-methoxy-6-methylphenol Chemical compound [CH]OC1=CC=CC([CH])=C1O KXGFMDJXCMQABM-UHFFFAOYSA-N 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 2
- 229920000178 Acrylic resin Polymers 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 2
- 229910001128 Sn alloy Inorganic materials 0.000 description 2
- QCEUXSAXTBNJGO-UHFFFAOYSA-N [Ag].[Sn] Chemical compound [Ag].[Sn] QCEUXSAXTBNJGO-UHFFFAOYSA-N 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- RHZWSUVWRRXEJF-UHFFFAOYSA-N indium tin Chemical compound [In].[Sn] RHZWSUVWRRXEJF-UHFFFAOYSA-N 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000005011 phenolic resin Substances 0.000 description 2
- 229920001568 phenolic resin Polymers 0.000 description 2
- 229920001296 polysiloxane Polymers 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- 229910001252 Pd alloy Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- -1 for example Polymers 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05541—Structure
- H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
- H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73257—Bump and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0651—Wire or wire-like electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
- H01L2225/06586—Housing with external bump or bump-like connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/049—Nitrides composed of metals from groups of the periodic table
- H01L2924/0494—4th Group
- H01L2924/04941—TiN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12044—OLED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Description
この半導体チップ91は、シリコン(Si)からなる半導体基板90を含んでいる。半導体基板90の一方表面(以下、「表面」という。)には、複数の電極を有する機能素子(デバイス)71が形成されている。機能素子71の側方には、半導体基板90をその厚さ方向に貫通する貫通孔79が形成されている。
貫通孔79および開口72bの内壁面には、酸化シリコンからなる絶縁膜74が形成されている。絶縁膜74上、開口72a内、および開口72bと開口72aとの間のハードマスク72上を含む所定の領域には、タンタルナイトライド(TaN)やチタンナイトライド(TiN)からなる連続した拡散防止膜75が形成されている。
半導体基板90の表面において、貫通電極80上、ならびに貫通孔79および開口72b外の拡散防止膜75上には、銅からなり貫通電極80と一体の配線部材81が設けられている。開口72a内に露出した機能素子71の電極は、拡散防止膜75、配線部材81、および貫通電極80を介して、裏面側突起電極82に電気接続されている。
また、この半導体チップ91は、機能素子71に対して、表面側突起電極78を介して半導体チップ91の表面側から電気接続できるとともに、裏面側突起電極82を介して半導体チップ91の裏面側からも電気接続できる。具体的には、この半導体チップ91は、裏面側突起電極82を介して、配線基板に形成された電極パッド等に接合できる。また、半導体チップ同士を縦方向に積層し、隣接する半導体チップの表面側突起電極78と裏面側突起電極82とを接合することにより、半導体チップ91同士を電気接続できる。
表面に機能素子71が形成された半導体ウエハ(以下、単に「ウエハ」という。)Wの当該表面に、所定の部分に開口72a,72bを有するハードマスク72が形成される。開口72a内には、機能素子71の電極が露出するようにされる。また、開口72b内には、ウエハWにおいて機能素子71が形成されていない所定の領域が露出するようにされる。
これにより、開口72a,72bおよび凹所73の内部は、金属材料76でほぼ完全に埋められる。金属材料76は、拡散防止膜75を介して、ハードマスク72の開口72a内に露出した機能素子71の電極に電気接続される。金属材料76は、開口72a,72bおよび凹所73の外部にも供給され、開口72a内から開口72b内および凹所73内に渡って連続して配置するようにされる。この状態が、図24(c)に示されている。
次に、ウエハWの裏面に露出した絶縁膜74が、エッチングにより除去される。これにより、図26(g)に示すように、裏面側突起電極82を覆う拡散防止膜75が露出する。さらに、裏面側突起電極82を覆う拡散防止膜75がエッチングにより除去されて、裏面側突起電極82の先端部およびその近傍が露出する(図26(h)参照)。
これにより、半導体チップと配線基板や他の半導体チップとの接合強度および電気的な接続信頼性が低下する。
さらに、複数の半導体チップ91が厚さ方向に積層され、隣接する2つの半導体チップ91の表面側突起電極78と裏面側突起電極82とが接合された場合、これらの半導体チップ91の間に応力がかかると、この応力は接合部である低融点金属層83の付近に集中する。
この発明の他の目的は、配線基板や他の半導体チップに対する接続信頼性が高い半導体チップを提供することである。
この発明のさらに他の目的は、相互に高い信頼性で接続された複数の半導体チップを備えた半導体装置を提供することである。
この発明によれば、酸化防止膜を形成する工程の後、第2の金属材料を供給する工程を実施することにより、凹所内には、酸化防止膜に覆われた第2の金属材料が配置された状態となる。この第2の金属材料は、薄型化工程において、酸化防止膜に覆われたまま半導体基板の裏面側に突出して裏面側突起電極となる。
また、酸化膜を除去するためにフラックス等の活性剤を使用する必要がない(または、活性剤の使用量を低減できる)ので、活性剤を起源とする不純物イオンによるマイグレーションが生じて電気的な短絡が形成されたり、裏面側突起電極と電極パッド等との接合界面に非金属物質が巻き込まれて接続信頼性が低下するおそれがない(少ない)。
上記第1の金属材料は、たとえば、請求項2記載のように金およびパラジウムの1種以上であってもよい。金やパラジウムからなる酸化防止膜は、大気中で放置されていても、その露出表面に酸化膜が形成されることはない。この場合、第2の電極材料は、たとえば、銅、タングステン、アルミニウムとすることができる。凹所内に第2の金属材料を供給する工程は、凹所内に、金やパラジウムなどの第1の金属材料と同種の金属材料を供給する工程を含んでいてもよい。
請求項3記載の発明は、上記凹所を形成する工程の後、上記酸化防止膜を形成する工程の前に、上記凹所の内壁面に電気的絶縁性を有する材料を供給して、当該電気的絶縁性を有する材料からなる絶縁膜(5)を形成する工程をさらに含むことを特徴とする請求項1または2記載の半導体チップの製造方法である。
薄型化工程において、絶縁膜に対するエッチング速度が半導体基板に対するエッチング速度より小さくなるような条件で、半導体基板の裏面をエッチングすることにより、絶縁膜とともに酸化防止膜を残した状態で、半導体基板の厚さを凹所の深さより小さな厚さにすることができる。
請求項4記載の発明は、上記凹所を形成する工程の後、上記酸化防止膜を形成する工程の前に、上記凹所の内壁面に、上記貫通孔内から上記半導体基板への金属原子の拡散を抑制する拡散防止膜(7)を形成する拡散防止膜形成工程をさらに含むことを特徴とする請求項1ないし3のいずれかに記載の半導体チップの製造方法である。
請求項5記載の発明は、上記酸化防止膜を形成する工程の後、上記凹所に第2の金属材料を供給する工程の前に、上記凹所の内壁面に、上記酸化防止膜と上記第2の金属材料との間の金属原子の拡散を抑制する金属間拡散防止膜(26)を形成する工程をさらに含むことを特徴とする請求項1ないし4のいずれかに記載の半導体チップ(25)の製造方法である。
また、貫通電極や裏面側突起電極を構成する金属原子と、酸化防止膜を構成する金属原子とが相互拡散しやすい場合において、金属間拡散防止膜を設けることにより、それぞれの金属原子の他方の金属中への拡散速度の差に起因して、一方の金属材料中にボイド(いわゆるカーケンドルボイド)が生ずることを防止できる。
請求項6記載の発明は、上記第2の金属材料が、固相線温度が60℃以上かつ370℃以下の温度範囲である低融点金属材料を含み、上記凹所に第2の金属材料を供給する工程が、上記凹所の底部に、当該低融点金属材料を供給して、低融点金属層(19)を形成する低融点金属層形成工程をさらに含むことを特徴とする請求項1ないし5のいずれかに記載の半導体チップの製造方法である。
上記低融点金属層形成工程は、上記凹所の底部にのみ当該低融点金属材料を供給するものであってもよく、この場合、上記凹所に第2の金属材料を供給する工程は、上記低融点金属層形成工程の後、上記凹所に上記低融点金属より固相線温度が高い高融点金属材料を供給する工程を含むものとすることができる。これにより、貫通電極および裏面側突起電極のうち、少なくとも貫通電極の一部が高融点金属材料からなる半導体チップを得ることができる。すなわち、低融点金属材料は、貫通電極の少なくとも一部をなす高融点金属材料より、固相線温度が低いものとすることができる。
上記低融点金属材料は、たとえば、錫(Sn)、錫を含む合金(たとえば、錫−銀(Ag)−銅合金)、インジウム(In)、インジウムを含む合金(たとえば、インジウム−錫合金)からなるものとすることができる。これらの低融点金属は、大気雰囲気中に露出されていると容易に酸化するが、この製造方法によれば、低融点金属層が酸化防止膜に覆われた半導体チップを製造できるので、低融点金属層が酸化しないようにすることができる。したがって、裏面側突起電極と電極パッドや他の突起電極との接合部に、金属酸化物が介在しないようにすることができるので、接続信頼性を高くすることができる。
この半導体チップの製造方法は、上記ペースト供給工程の後、上記金属材料供給工程の前に、加熱により当該ペースト中の有機物を除去する工程を含んでいることが好ましい。これにより、低融点金属層中の有機物量を低減して、裏面側突起電極と配線基板に形成された電極パッド等との接合が、有機物により阻害されないようにすることができる。
これにより、低融点金属ペーストが凹所の底部にのみ供給されるようにすることができるので、配線基板に形成された電極パッド等に対する接合部である裏面側突起電極の先端部のみに低融点金属層が形成された半導体チップを得ることができる。
他の半導体チップ(31,37,38,39)の製造方法は、機能素子(3)が形成された半導体基板(2,W)の一方表面に開口する孔(4,9)を形成する工程と、この孔の内部にポリマー(32)を埋め込む工程と、この孔の内部に埋め込まれたポリマーの露出表面上に、上記機能素子に電気接続された配線層(35,41A,41B,41C,41D)を形成する配線層形成工程と、上記ポリマー上の配線層に突起電極(14,40)を形成する工程とを含む。
ポリマーが配置される孔は、凹所であってもよく、半導体基板を厚さ方向に貫通する貫通孔であってもよい。
上記配線層形成工程は、上記孔の縁部と上記配線層との間から上記ポリマーが露出するように上記配線層を形成する工程を含んでもよい。
孔の縁部と配線層との間からのポリマーの露出面積が大きい程、自由に動きやすくなり、上述の応力緩和の効果が大きくなる。
上記薄型化工程は、上記導電膜を残した状態で、上記半導体基板を上記凹所の深さより小さな厚さに薄型化する工程を含んでいてもよい。この場合、半導体基板の他方表面から突出し、導電膜に覆われたポリマーを形成することができる。このような製造方法により得られた半導体チップは、半導体チップの他方表面から突出し導電膜に覆われたポリマーを裏面側突起電極として、配線基板に形成された電極パッドや他の半導体チップの突起電極に接合できる。
請求項8記載の発明は、表面および裏面を有する半導体基板(2)と、この半導体基板の上記表面に形成された機能素子(3)と、上記機能素子に電気接続され、この機能素子の側方で上記半導体基板を厚さ方向に貫通する貫通孔(4)内に配置され、上記半導体基板の上記表面側と上記裏面側とを電気接続する貫通電極(10)と、上記半導体基板の裏面から突出し、上記貫通電極の側面と連続した側面を有する裏面側突起電極(15)と、上記裏面側突起電極を覆い、上記貫通孔内で上記半導体基板と上記貫通電極との間に配置され、不活性な金属材料からなる酸化防止膜(8)とを含むことを特徴とする半導体チップ(1,21,25)である。
請求項9記載の発明は、上記酸化防止膜が、金およびパラジウムのうち1種以上の金属からなることを特徴とする請求項8記載の半導体チップである。
この半導体チップは、請求項2記載の製造方法により製造することができ、請求項2記載の製造方法と同様の効果を奏することができる。
この半導体チップは、請求項3記載の製造方法により製造することができ、請求項3記載の製造方法と同様の効果を奏することができる。
この半導体チップは、請求項4記載の製造方法により製造することができ、請求項4記載の製造方法と同様の効果を奏することができる。
この半導体チップは、請求項5記載の製造方法により製造することができ、請求項5記載の製造方法と同様の効果を奏することができる。
この半導体チップは、請求項6記載の製造方法により製造することができ、請求項6記載の製造方法と同様の効果を奏することができる。
上記ポリマーは、上記凹所の縁部と上記配線層との間から露出されていてもよい。
複数の半導体チップは、配線基板(インタポーザ)やリードフレームの上に積層されて接続されていてもよい。また、複数の半導体チップは、他の半導体チップなどの固体装置を介して、配線基板やリードフレームなどに積層されて接続されていてもよい。これらの場合、各半導体チップの機能素子(能動層)が形成された面は、配線基板やリードフレームに側に向けられていてもよく、配線基板やリードフレームとは反対側に向けられていてもよい。固体装置や半導体チップと配線基板やリードフレームとは、たとえば、ボンディングワイヤにより電気接続されていてもよい。
図1は、本発明の第1の実施形態に係る半導体チップの構造を示す図解的な断面図である。
この半導体チップ1は、シリコン(Si)からなる半導体基板2を含んでいる。半導体基板2の一方表面(以下、「表面」という。)には、複数の電極を有する機能素子(デバイス)3が形成されている。機能素子3の側方には、半導体基板2を厚さ方向に貫通する貫通孔4が形成されている。
貫通孔4および開口6bの内壁面には、酸化シリコンからなる絶縁膜5が形成されている。絶縁膜5上、開口6a内に露出した機能素子3の電極上、および開口6bと開口6aとの間のハードマスク6上を含む所定の領域には、チタンタングステン(TiW)やタンタルナイトライド(TaN)やチタンナイトライド(TiN)からなる連続した拡散防止膜7が形成されている。
貫通孔4および開口6bの内部は、貫通電極10で埋められている。半導体基板2の表面において、貫通電極10上、ならびに貫通孔4および開口6b外の拡散防止膜7上には、貫通電極10と一体の配線部材11が設けられている。貫通電極10および配線部材11は、銅(Cu)、タングステン(W)、金、もしくはアルミニウム(Al)、またはこれらの合金からなる。
配線部材11の上には、チタンタングステン(TiW)やチタンからなるUBM(Under Bump Metal)層13を介して、金または銅からなる表面側突起電極(バンプ)14が形成されている。表面側突起電極14およびUBM層13は、貫通電極10のほぼ真上に(半導体基板2を垂直に見下ろす平面視において、貫通電極10とほぼ重なるように)に配置されている。
以上のような構成により、機能素子3対して、表面側突起電極14を介して半導体チップ1の表面側から電気接続できるとともに、裏面側突起電極15を介して半導体チップ1の裏面側からも電気接続できる。
このような半導体チップ1を、複数個厚さ方向に積層して裏面側突起電極15を介して半導体チップ1相互間を接合することにより、これらの半導体チップ1が相互に高い接合強度で接合されるとともに、電気的に良好に接続されたマルチチップ型の半導体装置を製造できる。
次に、反応性イオンエッチング(RIE)により、開口6b内に露出したウエハWがエッチングされて、凹所9が形成される。この間、開口6aは、レジストで塞がれた状態とされ、機能素子3がエッチングされないようにされる。続いて、CVD(Chemical Vapor Deposition)法により、凹所9の内表面に酸化珪素が供給されて絶縁膜5が形成される。この状態が、図2(a)に示されている。続いて、開口6a,6b内および凹所9内を含むウエハW表面側の露出表面全面に、タンタルまたはチタン、および窒素が供給されて、拡散防止膜7が形成される(図2(b)参照)。
次に、ディスペンサにより、凹所9の底部に、低融点金属の粉末および有機物を含む低融点金属ペースト18が供給される。ディスペンサは、先端に低融点金属ペースト18の吐出口が形成されたニードル17を備えており、ニードル17の先端部が凹所9内に挿入され、吐出口が凹所9の底面に近接された状態で、この吐出口から低融点金属ペースト18が吐出される(図3(d)参照)。
続いて、ウエハWが適当な温度に加熱されて、低融点金属ペースト18中の有機物が除去される。これにより、図3(e)に示すように、低融点金属の粉末の集合物である低融点金属層19が、凹所9の底部にのみ配置された状態となる。
次に、所定のパターンのマスクを用いて、金属材料20(電解めっきにより形成される場合は、シード層を含む。)、酸化防止膜8、および拡散防止膜7のうち、ウエハWを垂直に見下ろす平面視において、凹所9(開口6b)および開口6aを含む所定の領域以外の部分が、エッチングにより除去される。この状態が、図4(g)に示されている。
続いて、金属材料20上に、UBM層13および表面側突起電極14が順次形成される。UBM層13および表面側突起電極14は、ウエハWを垂直に見下ろす平面視において、凹所9とほぼ重なる領域に形成される(図4(h)参照)。また、金属材料20の上に表面保護膜が形成されている場合は、UBM層13の形成に先立って、表面側突起電極14の形成領域に表面保護膜が存在しない状態にされる。
次に、ウエハWの裏面に露出した絶縁膜5が、エッチングにより除去される。これにより、図5(j)に示すように、裏面側突起電極15を覆う拡散防止膜7が露出する。さらに、裏面側突起電極15を覆う拡散防止膜7がエッチングにより除去されて、裏面側突起電極15を覆う酸化防止膜8が露出する。
この製造方法によれば、ウエハWを薄型化することにともなって、酸化防止膜8に覆われた裏面側突起電極15が形成される。ウエハWを薄型化した後、別途、裏面側突起電極15および酸化防止膜8の形成を行う場合、薄型化されたウエハWのハンドリングおよび裏面側突起電極15形成時のアライメントが困難になる。この製造方法によれば、このような問題は生じず、容易に酸化防止膜8に覆われた裏面側突起電極15を形成できるので、コストを低減できる。
この半導体チップ21は、半導体チップ1と類似した構造を有するが、裏面側突起電極22は、低融点金属層19(図1参照)を含んでおらず、裏面側突起電極22の全体が、貫通電極10と同種の材料(銅、タングステン、もしくはアルミニウム、またはこれらの合金)からなる。貫通電極10と裏面側突起電極22とは、一体に形成されている。裏面側突起電極22は、半導体チップ1の裏面側突起電極15と同様に、酸化防止膜8で覆われている。
図7は、図6に示す半導体チップ21の製造方法を説明するための図解的な断面図である。
図8は、本発明の第3の実施形態に係る半導体チップの製造方法を説明するための図解的な断面図である。図6に示す半導体チップ21の各部に対応する部分には、図8に同一符号を付して説明を省略する。
酸化防止膜8を構成する金属と貫通電極10および配線部材11を構成する金属とが反応しやすい場合、たとえば、酸化防止膜8が金からなり、貫通電極10および配線部材11が銅からなる場合、金属間拡散防止膜26により、これらの間の反応を防止できる。これにより、裏面側突起電極22を覆う酸化防止膜8を構成する金属原子が、裏面側突起電極22中に拡散して、酸化防止膜8が消失することを防止でき、裏面側突起電極22の表面が酸化する事態を回避できる。
一方、酸化防止膜8が金からなり、貫通電極10等がニッケル(Ni)からなる場合や、酸化防止膜8の種類によらず貫通電極10等がタングステンからなる場合などは、酸化防止膜8を構成する金属と貫通電極10等を構成する金属とが反応し難い。このような場合は、金属間拡散防止膜26は設けなくてもよい。
酸化防止膜8の形成(図2(c)参照)までが、半導体チップ1の製造方法と同様に実施された後、低融点金属ペースト18を供給する工程(図3(d)参照)が実施されることなく、凹所9内を含むウエハW表面側の露出表面全面に、チタンおよびタングステン、またはチタンが単独で供給されて金属間拡散防止膜26が形成される(図9(a)参照)。この工程は、無電解めっき、スパッタ法、CVD法などにより実施できる。
続いて、金属材料20(電解めっきにより形成される場合は、シード層を含む。)、金属間拡散防止膜26、酸化防止膜8、および拡散防止膜7のうち、凹所9内、開口6a,6b内、およびこれらの間のハードマスク6上を含む所定の領域以外の部分が除去される。この状態が、図9(c)に示されている。その後、UMB層13および表面側突起電極14を形成する工程(図4(h)参照)以下が、半導体チップ1の製造方法と同様に実施されて、図8に示す半導体チップ25が得られる。
この半導体チップ31は、図6に示す半導体チップ21と類似した構造を有するが、貫通電極10および配線部材11は設けられておらず、貫通孔4内には、ポリイミド、エポキシ、フェノール系樹脂、シリコーン、アクリル系樹脂などからなるポリマー32が埋められている。また、酸化防止膜8の代わりに、金、パラジウム、またはそれらの合金からなる導電膜34が設けられている。
配線層35の上には、表面側突起電極14が形成されている。表面側突起電極14は、半導体基板2を垂直に見下ろす平面視において、ポリマー32より大きく、ポリマー32の形成領域は表面側突起電極14の形成領域内に完全に含まれている。表面側突起電極14は、配線層35、導電膜34、および拡散防止膜7を介して、機能素子3に電気接続されている。
図11は、図10に示す半導体チップ31の製造方法を説明するための図解的な断面図である。
次に、液状のポリマー32が凹所9内に充填された後、固化される。ポリマー32の表面とその近傍の拡散防止膜7の表面とは、ほぼ面一になるようにされる。この状態が、図11(a)に示されている。
次に、ウエハWの表面において、ポリマー32の表面およびその近傍の拡散防止膜7を覆うように、配線層35が形成され、さらに、配線層35の上に、表面側突起電極14が形成される。
図12ないし図14は、図10に示す半導体チップ31の変形例に係る半導体チップの構造を示す図解的な断面図(図12(a)ないし図14(a))および平面図(図12(b)ないし図14(b)および図14(c))である。半導体チップ31の各部に対応する部分には、図12ないし図14に同一符号を付して説明を省略する。
図12に示す半導体チップ37では、貫通孔4(導電膜34の内周部)の1辺の長さより大きな幅を有する帯状の形状を有する配線層41Aが、ポリマー32を完全に覆うように設けられている(図12(b)参照)。表面側突起電極40は、配線層41Aの上に設けられている。
一方、図14(c)に示す配線層41Dは、いわゆるティアードロップ形状を有しており、ポリマー上部の縁部と延設部の縁部とは曲線をなしている。この場合、ポリマー上部と延設部との間に亀裂は生じ難い。すなわち、断線しにくい。
配線基板46は絶縁体からなる。配線基板46には、配線基板46を厚さ方向に貫通する貫通電極47が形成されている。配線基板46の一方表面側で貫通電極47には金属ボール(たとえば、半田ボール)48が接合されている。配線基板46の金属ボール48側とは反対側の面には、所定のパターンの配線49が形成されている。配線49は貫通電極47に電気接続されており、配線49の所定の部分には金属からなるバンプ50が形成されている。
配線基板46のバンプ50は、半導体チップ1の裏面側突起電極15と接合されている。隣接する2つの半導体チップ1において、一方の半導体チップ1の表面側突起電極14と、他方の半導体チップ1の裏面側突起電極15とが接合されている。
また、低融点金属層19を覆う酸化防止膜8(図1参照)は、半導体装置45においては、低融点金属層19(裏面側突起電極15)や合金層52,53,54に取り込まれて消失している。
以上のような構成により、各半導体チップ1に備えられた機能素子3は、配線部材11、貫通電極10、裏面側突起電極15、表面側突起電極14、バンプ50、配線49、および貫通電極47を介して、所定の金属ボール48に電気接続されている。各半導体チップ1に備えられた貫通電極10はほぼ直線上にのるように配列されているので、配線基板46に隣接していない半導体チップ1の機能素子3も、短い距離で配線基板46上の配線49に接続されている。
最上段の(配線基板46から最も遠い)半導体チップ1の機能素子3が形成された面が、配線基板46側とは反対側に向けられていることにより、この半導体装置45は以下のような利点を有する。
他の(最上段以外の)半導体チップ1は、制御用チップやメモリ用チップを含んでいてもよい。
このような半導体装置45は、配線基板46上に順次半導体チップ1を積層して接合することにより形成できる。この際、裏面側突起電極15と表面側突起電極14またはバンプ50とが接触された状態で、半導体チップ1が、低融点金属層19を構成する低融点金属の固相線温度以上(好ましくは液相線温度以上)の温度に、所定時間加熱される。
図16は、図15に示す半導体装置45の変形例に係る半導体装置の製造工程における構造を示す図解的な断面図である。図15の半導体装置45の各部に対応する部分には、図16に同一符号を付して説明を省略する。
隣接する2つの半導体チップ1の接合部には、低融点金属層19は存在しておらず、一方の半導体チップ1の表面側突起電極14と他方の半導体チップ1の貫通電極10との間には、合金層52Aが形成されている。合金層52Aは、低融点金属層19を構成する金属と、表面側突起電極14を構成する金属と、貫通電極10を構成する金属と、酸化防止膜8を構成する金属とを含む。
図17は、図1に示す半導体チップ1を複数個含む第2の半導体装置の構造を示す図解的な断面図である。図15の半導体装置45の各部に対応する部分には、図17に同一符号を付して説明を省略する。
配線基板56および固体装置57を厚さ方向に見下ろす平面視において、配線基板56は固体装置57より大きく、固体装置57および半導体チップ1,60を厚さ方向に見下ろす平面視において、固体装置57は半導体チップ1,60より大きい。複数の半導体チップ1および半導体チップ60は、これらを厚さ方向に見下ろす平面視において、ほぼ同じ大きさおよび形状を有しており、ほぼ重なるように配置されている。
配線基板56の一方表面外周部で、固体装置57が対向していない領域には、電極パッド(図示せず)が設けられており、この電極パッドは、配線基板56の内部や表面で再配線されて、配線基板56の他方表面に設けられた金属ボール48に電気接続されている。
固体装置57の上記一方表面内方の領域には、半導体チップ1の表面側突起電極14に対応する位置に、電極パッド58が形成されている。固体装置57に隣接する半導体チップ1の表面側突起電極14は、電極パッド58に接合されている。また、隣接する2つの半導体チップ1において、一方の半導体チップ1の表面側突起電極14と、他方の半導体チップ1の裏面側突起電極15とは、図15に示す半導体装置45または図16に示す半導体装置と同様にして接合されている。
各半導体チップ1,60の間、および半導体チップ1と固体装置57との間の空隙は、層間封止材61で封止されている。
この半導体装置65は、図17に示す半導体装置55と類似した構造を有するが、固体装置57を含んでおらず、配線基板56の上には、半導体チップ60、複数の半導体チップ1、半導体チップ1Aが順に積層されている。最上部の(配線基板56から最も遠い)半導体チップ1Aは、半導体チップ1と類似した構造を有するが、表面側突起電極14の代わりに、電極パッド14Pが設けられている。電極パッド14Pは、ボンディングワイヤ62を介して、配線基板56の電極パッドに接続されている。
図1および図18を参照して、以上のような構成により、各半導体チップ60,1A,1に備えられた機能素子3は、配線部材11、貫通電極10、突起電極63、裏面側突起電極15、表面側突起電極14、電極パッド14P、ボンディングワイヤ62、および配線基板56を介して、所定の金属ボール48に電気接続されている。
電極パッド14Pは、その上に容易にワイヤボンディングできるように、半導体基板2を垂直に見下ろす平面視において表面側突起電極14より大きな面積を有するようにされている。電極パッド14Pの面積が充分広い場合、電極パッド14P上の任意の位置にボンディングワイヤ62を接合できる。
図20(a)に示す半導体装置65Aは、半導体チップ1Aに相当する半導体チップ1Bを備えている。この半導体チップ1Bは、配線部材11上から、半導体基板2を垂直に見下ろす平面視において、配線部材11の形成領域外(ハードマスク6上)に延設された電極パッド14Pを備えている。
配線部材11Pを厚く形成することにより、ワイヤボンディングする際の衝撃を、ある程度配線部材11Pで吸収して、配線部材11Pより下に存在する構造部に与えられる衝撃を緩和できる。配線部材11Pの厚さは、電解めっきなどによりウエハWの表面に金属材料20を供給する工程(図3(f)参照)における当該金属材料20の供給量を調整することにより容易に制御できる。
図20(c)に示す半導体装置65Cは、半導体チップ1Aに相当する半導体チップ1Dを備えている。半導体チップ1Dのハードマスク6には、半導体チップ1,1A,1B,1Cのハードマスク6に形成された開口6aより大きな開口6cが形成されている。
配線部材11は、機能素子3の当該電極(ボンディングワイヤ62が接合されている電極)には電気接続されておらず、図外の位置で機能素子3の他の電極に電気接続されている。
図21は、図1に示す半導体チップ1を複数個含む第4の半導体装置の構造を示す図解的な断面図である。図17の半導体装置55の各部に対応する部分には、図21に同一符号を付して説明を省略する。
リードフレーム67は、固体装置57を下方(半導体チップ1とは反対側)から支持する支持部67aと、支持部67aの側方で支持部67aとほぼ同一平面内に配置された複数のリード端子部67bとを備えている。
図1および図21を参照して、以上のような構成により、各半導体チップ1,60に備えられた機能素子3は、配線部材11、貫通電極10、突起電極63、裏面側突起電極15、表面側突起電極14、電極パッド58、固体装置57、電極パッド59、およびボンディングワイヤ62を介して、所定のリード端子部67bに電気接続されている。
一方、半田により、支持部67aとリード端子部67bとが電気的に短絡するおそれがない限り、支持部67aおよび固体装置57を厚さ方向に見下ろす平面視において、支持部67aが固体装置57より大きくされて、支持部67aとリード端子部67bとの間隔が狭くされていてもよい。
この半導体装置68は、図21に示す半導体装置66と類似した構造を有するが、固体装置57を含んでおらず、支持部67aの上には、半導体チップ60、および複数の半導体チップ1、半導体チップ1Aが順に積層されている。半導体チップ1,1A,60の機能素子3が形成された面は、この実施形態では、いずれも支持部67aとは反対側に向けられている。支持部67aと半導体チップ60との間には、層間封止材61は介在されておらず、支持部67aと半導体チップ60とは直接接合されている。
図1および図22を参照して、以上のような構成により、各半導体チップ60,1,1Aに備えられた機能素子3は、配線部材11、貫通電極10、突起電極63、裏面側突起電極15、表面側突起電極14、電極パッド14P、およびボンディングワイヤ62を介して、所定のリード端子部67bに電気接続されている。
図15ないし図22の半導体装置45,55,65,66,68は、いずれも複数の半導体チップ1が積層された構造を有するが、半導体チップ1の代わりに、半導体チップ21,25,31,37,38,39が積層されていてもよい。また、半導体装置45,55,65,66,68は、同種の半導体チップ1が積層されている例であるが、異なる種類の複数の半導体チップ1,21,25,31,37,38,39が積層されていてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
2 半導体基板
3 機能素子
4 貫通孔
5 絶縁膜
7 拡散防止膜
8 酸化防止膜
9 凹所
10 貫通電極
14,40 表面側突起電極
15 裏面側突起電極
18 低融点金属ペースト
19 低融点金属層
20 金属材料
32 ポリマー
34 導電膜
35,41A,41B,41C,41D 配線層
45,55,65,66,68 半導体装置
W 半導体ウエハ
Claims (14)
- 表面および裏面を有し上記表面に機能素子が形成された半導体基板の上記表面から、この半導体基板の厚さ方向に延びる凹所を形成する工程と、
上記凹所の内壁面に不活性な第1の金属材料を供給して、当該第1の金属材料からなる酸化防止膜を形成する工程と、
この酸化防止膜を形成する工程の後、上記凹所内に上記第1の金属材料より酸化しやすい金属を含む第2の金属材料を供給する工程と、
上記凹所内に供給された第2の金属材料と上記機能素子とを電気接続する工程と、
上記酸化防止膜を残した状態で、上記半導体基板をその裏面から除去して、その厚さが上記凹所の深さより薄くなるようにし、上記凹所を上記半導体基板の厚さ方向に貫通する貫通孔とし、上記凹所内に配置された上記第2の金属材料を、上記半導体基板の上記表面側と上記裏面側とを電気接続する貫通電極とするとともに上記半導体基板の上記裏面側から突出した裏面側突起電極とする薄型化工程とを含むことを特徴とする半導体チップの製造方法。 - 上記第1の金属材料が、金およびパラジウムの1種以上であることを特徴とする請求項1記載の半導体チップの製造方法。
- 上記凹所を形成する工程の後、上記酸化防止膜を形成する工程の前に、上記凹所の内壁面に電気的絶縁性を有する材料を供給して、当該電気的絶縁性を有する材料からなる絶縁膜を形成する工程をさらに含むことを特徴とする請求項1または2記載の半導体チップの製造方法。
- 上記凹所を形成する工程の後、上記酸化防止膜を形成する工程の前に、上記凹所の内壁面に、上記貫通孔内から上記半導体基板への金属原子の拡散を抑制する拡散防止膜を形成する拡散防止膜形成工程をさらに含むことを特徴とする請求項1ないし3のいずれかに記載の半導体チップの製造方法。
- 上記酸化防止膜を形成する工程の後、上記凹所に第2の金属材料を供給する工程の前に、上記凹所の内壁面に、上記酸化防止膜と上記第2の金属材料との間の金属原子の拡散を抑制する金属間拡散防止膜を形成する工程をさらに含むことを特徴とする請求項1ないし4のいずれかに記載の半導体チップの製造方法。
- 上記第2の金属材料が、固相線温度が60℃以上かつ370℃以下の温度範囲である低融点金属材料を含み、
上記凹所に第2の金属材料を供給する工程が、上記凹所の底部に、当該低融点金属材料を供給して、低融点金属層を形成する低融点金属層形成工程をさらに含むことを特徴とする請求項1ないし5のいずれかに記載の半導体チップの製造方法。 - 上記低融点金属層形成工程が、上記凹所の底部に当該低融点金属材料からなる粉末を含む低融点金属ペーストを供給するペースト供給工程を含むことを特徴とする請求項6記載の半導体チップの製造方法。
- 表面および裏面を有する半導体基板と、
この半導体基板の上記表面に形成された機能素子と、
上記機能素子に電気接続され、この機能素子の側方で上記半導体基板を厚さ方向に貫通する貫通孔内に配置され、上記半導体基板の上記表面側と上記裏面側とを電気接続する貫通電極と、
上記半導体基板の裏面から突出し、上記貫通電極の側面と連続した側面を有する裏面側突起電極と、
上記裏面側突起電極を覆い、上記貫通孔内で上記半導体基板と上記貫通電極との間に配置され、不活性な金属材料からなる酸化防止膜とを含むことを特徴とする半導体チップ。 - 上記酸化防止膜が、金およびパラジウムのうち1種以上の金属からなることを特徴とする請求項8記載の半導体チップ。
- 上記貫通孔内で、上記酸化防止膜と上記半導体基板との間に配置された絶縁膜をさらに含むことを特徴とする請求項8または9記載の半導体チップ。
- 上記貫通孔内で、上記酸化防止膜と上記半導体基板との間に配置され、上記貫通孔内から上記半導体基板への金属原子の拡散を抑制する拡散防止膜をさらに含むことを特徴とする請求項8ないし10のいずれかに記載の半導体チップ。
- 上記貫通孔内で、上記酸化防止膜と上記貫通電極との間に配置され、上記酸化防止膜と上記貫通電極との間の金属原子の拡散を抑制する金属間拡散防止膜をさらに含むことを特徴とする請求項8ないし11のいずれかに記載の半導体チップ。
- 上記裏面側突起電極の少なくとも先端側が、固相線温度が60℃以上かつ370℃以下の温度範囲である低融点金属層からなることを特徴とする請求項8ないし12のいずれかに記載の半導体チップ。
- 厚さ方向に積層された複数の請求項8ないし13のいずれかに記載の半導体チップを含むことを特徴とする半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003406446A JP3990347B2 (ja) | 2003-12-04 | 2003-12-04 | 半導体チップおよびその製造方法、ならびに半導体装置 |
TW93137302A TWI383488B (zh) | 2003-12-04 | 2004-12-03 | 半導體晶片及其製造方法與半導體裝置 |
CNB2004100980222A CN100440467C (zh) | 2003-12-04 | 2004-12-03 | 半导体芯片及其制造方法、和半导体装置 |
KR20040101546A KR101046048B1 (ko) | 2003-12-04 | 2004-12-04 | 반도체 칩 및 그 제조 방법 및 반도체 장치 |
US11/003,769 US7282444B2 (en) | 2003-12-04 | 2004-12-06 | Semiconductor chip and manufacturing method for the same, and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003406446A JP3990347B2 (ja) | 2003-12-04 | 2003-12-04 | 半導体チップおよびその製造方法、ならびに半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007105203A Division JP4534096B2 (ja) | 2007-04-12 | 2007-04-12 | 半導体チップおよびその製造方法、ならびに半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005167093A JP2005167093A (ja) | 2005-06-23 |
JP3990347B2 true JP3990347B2 (ja) | 2007-10-10 |
Family
ID=34728821
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003406446A Expired - Lifetime JP3990347B2 (ja) | 2003-12-04 | 2003-12-04 | 半導体チップおよびその製造方法、ならびに半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7282444B2 (ja) |
JP (1) | JP3990347B2 (ja) |
KR (1) | KR101046048B1 (ja) |
CN (1) | CN100440467C (ja) |
TW (1) | TWI383488B (ja) |
Families Citing this family (130)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6498381B2 (en) * | 2001-02-22 | 2002-12-24 | Tru-Si Technologies, Inc. | Semiconductor structures having multiple conductive layers in an opening, and methods for fabricating same |
US6934065B2 (en) * | 2003-09-18 | 2005-08-23 | Micron Technology, Inc. | Microelectronic devices and methods for packaging microelectronic devices |
JP4340517B2 (ja) | 2003-10-30 | 2009-10-07 | Okiセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
US7091124B2 (en) | 2003-11-13 | 2006-08-15 | Micron Technology, Inc. | Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices |
US8084866B2 (en) | 2003-12-10 | 2011-12-27 | Micron Technology, Inc. | Microelectronic devices and methods for filling vias in microelectronic devices |
US7583862B2 (en) * | 2003-11-26 | 2009-09-01 | Aptina Imaging Corporation | Packaged microelectronic imagers and methods of packaging microelectronic imagers |
US7253397B2 (en) * | 2004-02-23 | 2007-08-07 | Micron Technology, Inc. | Packaged microelectronic imagers and methods of packaging microelectronic imagers |
US20050247894A1 (en) | 2004-05-05 | 2005-11-10 | Watkins Charles M | Systems and methods for forming apertures in microfeature workpieces |
US8092734B2 (en) * | 2004-05-13 | 2012-01-10 | Aptina Imaging Corporation | Covers for microelectronic imagers and methods for wafer-level packaging of microelectronics imagers |
US7253957B2 (en) * | 2004-05-13 | 2007-08-07 | Micron Technology, Inc. | Integrated optics units and methods of manufacturing integrated optics units for use with microelectronic imagers |
US20050275750A1 (en) | 2004-06-09 | 2005-12-15 | Salman Akram | Wafer-level packaged microelectronic imagers and processes for wafer-level packaging |
US7498647B2 (en) | 2004-06-10 | 2009-03-03 | Micron Technology, Inc. | Packaged microelectronic imagers and methods of packaging microelectronic imagers |
US7199439B2 (en) * | 2004-06-14 | 2007-04-03 | Micron Technology, Inc. | Microelectronic imagers and methods of packaging microelectronic imagers |
US7262405B2 (en) * | 2004-06-14 | 2007-08-28 | Micron Technology, Inc. | Prefabricated housings for microelectronic imagers |
US7232754B2 (en) * | 2004-06-29 | 2007-06-19 | Micron Technology, Inc. | Microelectronic devices and methods for forming interconnects in microelectronic devices |
US7294897B2 (en) * | 2004-06-29 | 2007-11-13 | Micron Technology, Inc. | Packaged microelectronic imagers and methods of packaging microelectronic imagers |
US7416913B2 (en) * | 2004-07-16 | 2008-08-26 | Micron Technology, Inc. | Methods of manufacturing microelectronic imaging units with discrete standoffs |
US7189954B2 (en) | 2004-07-19 | 2007-03-13 | Micron Technology, Inc. | Microelectronic imagers with optical devices and methods of manufacturing such microelectronic imagers |
US7402453B2 (en) * | 2004-07-28 | 2008-07-22 | Micron Technology, Inc. | Microelectronic imaging units and methods of manufacturing microelectronic imaging units |
US20060023107A1 (en) * | 2004-08-02 | 2006-02-02 | Bolken Todd O | Microelectronic imagers with optics supports having threadless interfaces and methods for manufacturing such microelectronic imagers |
US7364934B2 (en) * | 2004-08-10 | 2008-04-29 | Micron Technology, Inc. | Microelectronic imaging units and methods of manufacturing microelectronic imaging units |
US7223626B2 (en) | 2004-08-19 | 2007-05-29 | Micron Technology, Inc. | Spacers for packaged microelectronic imagers and methods of making and using spacers for wafer-level packaging of imagers |
US7397066B2 (en) * | 2004-08-19 | 2008-07-08 | Micron Technology, Inc. | Microelectronic imagers with curved image sensors and methods for manufacturing microelectronic imagers |
US7115961B2 (en) * | 2004-08-24 | 2006-10-03 | Micron Technology, Inc. | Packaged microelectronic imaging devices and methods of packaging microelectronic imaging devices |
US7429494B2 (en) | 2004-08-24 | 2008-09-30 | Micron Technology, Inc. | Microelectronic imagers with optical devices having integral reference features and methods for manufacturing such microelectronic imagers |
US7276393B2 (en) * | 2004-08-26 | 2007-10-02 | Micron Technology, Inc. | Microelectronic imaging units and methods of manufacturing microelectronic imaging units |
US7083425B2 (en) | 2004-08-27 | 2006-08-01 | Micron Technology, Inc. | Slanted vias for electrical circuits on circuit boards and other substrates |
US7511262B2 (en) * | 2004-08-30 | 2009-03-31 | Micron Technology, Inc. | Optical device and assembly for use with imaging dies, and wafer-label imager assembly |
US20070148807A1 (en) * | 2005-08-22 | 2007-06-28 | Salman Akram | Microelectronic imagers with integrated optical devices and methods for manufacturing such microelectronic imagers |
US7646075B2 (en) * | 2004-08-31 | 2010-01-12 | Micron Technology, Inc. | Microelectronic imagers having front side contacts |
US7279407B2 (en) | 2004-09-02 | 2007-10-09 | Micron Technology, Inc. | Selective nickel plating of aluminum, copper, and tungsten structures |
US7300857B2 (en) | 2004-09-02 | 2007-11-27 | Micron Technology, Inc. | Through-wafer interconnects for photoimager and memory wafers |
KR100577430B1 (ko) | 2004-09-03 | 2006-05-08 | 삼성전자주식회사 | 디스플레이 장치 |
US7217995B2 (en) * | 2004-11-12 | 2007-05-15 | Macronix International Co., Ltd. | Apparatus for stacking electrical components using insulated and interconnecting via |
JP2006179646A (ja) * | 2004-12-22 | 2006-07-06 | Matsushita Electric Ind Co Ltd | 固体撮像装置の製造方法 |
US7271482B2 (en) | 2004-12-30 | 2007-09-18 | Micron Technology, Inc. | Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods |
US7214919B2 (en) * | 2005-02-08 | 2007-05-08 | Micron Technology, Inc. | Microelectronic imaging units and methods of manufacturing microelectronic imaging units |
US20060177999A1 (en) * | 2005-02-10 | 2006-08-10 | Micron Technology, Inc. | Microelectronic workpieces and methods for forming interconnects in microelectronic workpieces |
US7303931B2 (en) * | 2005-02-10 | 2007-12-04 | Micron Technology, Inc. | Microfeature workpieces having microlenses and methods of forming microlenses on microfeature workpieces |
US8278738B2 (en) * | 2005-02-17 | 2012-10-02 | Sharp Kabushiki Kaisha | Method of producing semiconductor device and semiconductor device |
US7190039B2 (en) * | 2005-02-18 | 2007-03-13 | Micron Technology, Inc. | Microelectronic imagers with shaped image sensors and methods for manufacturing microelectronic imagers |
JP2006264593A (ja) * | 2005-03-25 | 2006-10-05 | Toyota Motor Corp | レーダ装置ビーム経路内用光輝装飾成形品 |
JP4667923B2 (ja) | 2005-03-25 | 2011-04-13 | トヨタ自動車株式会社 | レーダ装置ビーム経路内用光輝装飾成形品 |
JP4551255B2 (ja) * | 2005-03-31 | 2010-09-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP4170313B2 (ja) * | 2005-05-24 | 2008-10-22 | シャープ株式会社 | 半導体装置の製造方法 |
US7795134B2 (en) * | 2005-06-28 | 2010-09-14 | Micron Technology, Inc. | Conductive interconnect structures and formation methods using supercritical fluids |
US20060290001A1 (en) * | 2005-06-28 | 2006-12-28 | Micron Technology, Inc. | Interconnect vias and associated methods of formation |
DE102005035393B4 (de) * | 2005-07-28 | 2007-05-24 | Infineon Technologies Ag | Verfahren zur Herstellung eines Bauelementes mit mehreren Chips sowie ein solches Bauelement |
WO2007023950A1 (ja) * | 2005-08-26 | 2007-03-01 | Hitachi, Ltd. | 半導体装置の製造方法 |
JP4758712B2 (ja) * | 2005-08-29 | 2011-08-31 | 新光電気工業株式会社 | 半導体装置の製造方法 |
US8308053B2 (en) * | 2005-08-31 | 2012-11-13 | Micron Technology, Inc. | Microfeature workpieces having alloyed conductive structures, and associated methods |
JP2007067216A (ja) * | 2005-08-31 | 2007-03-15 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法、回路基板およびその製造方法 |
US7863187B2 (en) * | 2005-09-01 | 2011-01-04 | Micron Technology, Inc. | Microfeature workpieces and methods for forming interconnects in microfeature workpieces |
US7262134B2 (en) | 2005-09-01 | 2007-08-28 | Micron Technology, Inc. | Microfeature workpieces and methods for forming interconnects in microfeature workpieces |
US7288757B2 (en) * | 2005-09-01 | 2007-10-30 | Micron Technology, Inc. | Microelectronic imaging devices and associated methods for attaching transmissive elements |
JP5082036B2 (ja) * | 2005-10-31 | 2012-11-28 | 株式会社リキッド・デザイン・システムズ | 半導体装置の製造方法および半導体装置 |
SG134187A1 (en) * | 2006-01-13 | 2007-08-29 | Tezzaron Semiconductor S Pte L | Stacked wafer for 3d integration |
US7684205B2 (en) * | 2006-02-22 | 2010-03-23 | General Dynamics Advanced Information Systems, Inc. | System and method of using a compliant lead interposer |
KR100884238B1 (ko) | 2006-05-22 | 2009-02-17 | 삼성전자주식회사 | 앵커형 결합 구조를 갖는 반도체 패키지 및 그 제조 방법 |
US7749899B2 (en) | 2006-06-01 | 2010-07-06 | Micron Technology, Inc. | Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces |
US7629249B2 (en) | 2006-08-28 | 2009-12-08 | Micron Technology, Inc. | Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods |
US7902643B2 (en) | 2006-08-31 | 2011-03-08 | Micron Technology, Inc. | Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods |
KR100769722B1 (ko) * | 2006-10-10 | 2007-10-24 | 삼성전기주식회사 | 이미지센서의 웨이퍼 레벨 칩 스케일 패키지 및 그제조방법 |
US20080136012A1 (en) * | 2006-12-08 | 2008-06-12 | Advanced Chip Engineering Technology Inc. | Imagine sensor package and forming method of the same |
KR100817718B1 (ko) * | 2006-12-27 | 2008-03-27 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조방법 |
KR100886706B1 (ko) * | 2006-12-29 | 2009-03-04 | 주식회사 하이닉스반도체 | 적층 패키지 및 그의 제조 방법 |
KR101030769B1 (ko) * | 2007-01-23 | 2011-04-27 | 삼성전자주식회사 | 스택 패키지 및 스택 패키징 방법 |
TW200836322A (en) * | 2007-02-16 | 2008-09-01 | Touch Micro System Tech | Method of fabricating micro connectors |
KR100906065B1 (ko) * | 2007-07-12 | 2009-07-03 | 주식회사 동부하이텍 | 반도체칩, 이의 제조 방법 및 이를 가지는 적층 패키지 |
SG150410A1 (en) | 2007-08-31 | 2009-03-30 | Micron Technology Inc | Partitioned through-layer via and associated systems and methods |
JP2009094246A (ja) * | 2007-10-05 | 2009-04-30 | Rohm Co Ltd | 半導体装置 |
US7884015B2 (en) | 2007-12-06 | 2011-02-08 | Micron Technology, Inc. | Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods |
KR101420817B1 (ko) | 2008-01-15 | 2014-07-21 | 삼성전자주식회사 | 3 차원의 직렬 및 병렬 회로들을 가지고 차례로 적층된집적회로 모듈들을 전기적으로 접속하는 반도체 집적회로장치 및 그 장치의 형성방법 |
US7898063B2 (en) * | 2008-02-16 | 2011-03-01 | International Business Machines Corporation | Through substrate annular via including plug filler |
JP2009200422A (ja) * | 2008-02-25 | 2009-09-03 | Panasonic Corp | 半導体装置とその製造方法及び実装方法 |
JP2009239256A (ja) * | 2008-03-03 | 2009-10-15 | Panasonic Corp | 半導体装置及びその製造方法 |
KR101052870B1 (ko) * | 2008-04-21 | 2011-07-29 | 주식회사 하이닉스반도체 | 관통 전극, 이를 갖는 회로 기판, 이를 갖는 반도체 패키지및 반도체 패키지를 갖는 적층 반도체 패키지 |
IT1391239B1 (it) * | 2008-08-08 | 2011-12-01 | Milano Politecnico | Metodo per la formazione di bump in substrati con through via |
KR20100021856A (ko) * | 2008-08-18 | 2010-02-26 | 삼성전자주식회사 | 관통 전극을 갖는 반도체장치의 형성방법 및 관련된 장치 |
JP2010114320A (ja) * | 2008-11-07 | 2010-05-20 | Panasonic Corp | 半導体装置 |
US8330256B2 (en) * | 2008-11-18 | 2012-12-11 | Seiko Epson Corporation | Semiconductor device having through electrodes, a manufacturing method thereof, and an electronic apparatus |
US8501587B2 (en) * | 2009-01-13 | 2013-08-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stacked integrated chips and methods of fabrication thereof |
US20100194465A1 (en) * | 2009-02-02 | 2010-08-05 | Ali Salih | Temperature compensated current source and method therefor |
JP5423020B2 (ja) * | 2009-02-03 | 2014-02-19 | セイコーエプソン株式会社 | 半導体装置、半導体装置の製造方法、及び電子機器 |
JP5581106B2 (ja) * | 2009-04-27 | 2014-08-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP5563785B2 (ja) * | 2009-05-14 | 2014-07-30 | 新光電気工業株式会社 | 半導体パッケージ及びその製造方法 |
KR101026489B1 (ko) * | 2009-08-10 | 2011-04-01 | 주식회사 하이닉스반도체 | 반도체 패키지 및 이의 제조 방법 |
CN102576789B (zh) | 2009-09-20 | 2016-08-24 | 维亚甘有限公司 | 电子器件的晶片级封装 |
DE102009049102B4 (de) * | 2009-10-13 | 2012-10-04 | Austriamicrosystems Ag | Halbleiterbauelement mit Durchkontaktierung und Verfahren zur Herstellung einer Durchkontaktierung in einem Halbleiterbauelement |
CN102044521B (zh) * | 2009-10-21 | 2012-12-19 | 日月光半导体制造股份有限公司 | 具有穿导孔的半导体组件及其制造方法及具有穿导孔的半导体组件的封装结构 |
US20110204517A1 (en) * | 2010-02-23 | 2011-08-25 | Qualcomm Incorporated | Semiconductor Device with Vias Having More Than One Material |
EP2546868B1 (en) * | 2010-03-09 | 2020-01-08 | Invensas Corporation | Process for production of semiconductor device |
JP2012039005A (ja) * | 2010-08-10 | 2012-02-23 | Toshiba Corp | 半導体装置およびその製造方法 |
TWI429055B (zh) * | 2010-10-07 | 2014-03-01 | Advanced Semiconductor Eng | 堆疊式封裝結構及其製造方法 |
KR101688006B1 (ko) * | 2010-11-26 | 2016-12-20 | 삼성전자주식회사 | 반도체 장치 |
KR101215648B1 (ko) * | 2011-02-11 | 2012-12-26 | 에스케이하이닉스 주식회사 | 반도체 칩 및 그 제조방법 |
KR101739945B1 (ko) | 2011-05-02 | 2017-06-09 | 삼성전자주식회사 | 반도체 패키지 및 이를 제조하는 방법 |
KR101896517B1 (ko) | 2012-02-13 | 2018-09-07 | 삼성전자주식회사 | 관통전극을 갖는 반도체 소자 및 그 제조방법 |
KR101867961B1 (ko) | 2012-02-13 | 2018-06-15 | 삼성전자주식회사 | 관통전극을 갖는 반도체 소자 및 그 제조방법 |
KR101840846B1 (ko) | 2012-02-15 | 2018-03-21 | 삼성전자주식회사 | 관통전극을 갖는 반도체 소자 및 그 제조방법 |
CN102569251B (zh) * | 2012-02-22 | 2014-07-02 | 华进半导体封装先导技术研发中心有限公司 | 三维封装用金属间化合物填充的垂直通孔互连结构及制备方法 |
KR20130130524A (ko) * | 2012-05-22 | 2013-12-02 | 삼성전자주식회사 | 비아 패드를 갖는 반도체 소자 |
US8940637B2 (en) * | 2012-07-05 | 2015-01-27 | Globalfoundries Singapore Pte. Ltd. | Method for forming through silicon via with wafer backside protection |
KR101932660B1 (ko) | 2012-09-12 | 2018-12-26 | 삼성전자 주식회사 | Tsv 구조를 구비한 집적회로 소자 및 그 제조 방법 |
KR102031908B1 (ko) | 2013-02-06 | 2019-10-14 | 삼성전자주식회사 | 관통 전극을 갖는 반도체 소자 및 그 형성 방법 |
KR102161260B1 (ko) | 2013-11-07 | 2020-09-29 | 삼성전자주식회사 | 관통전극을 갖는 반도체 소자 및 그 제조방법 |
KR102142366B1 (ko) | 2013-11-14 | 2020-08-07 | 삼성전자 주식회사 | 반도체 집적 회로 소자 및 그 제조 방법, 반도체 패키지 |
US9627426B2 (en) * | 2014-02-27 | 2017-04-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Image sensor device and method for forming the same |
US10276620B2 (en) | 2014-02-27 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Image sensor device and method for forming the same |
US9443872B2 (en) | 2014-03-07 | 2016-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US20150262911A1 (en) * | 2014-03-14 | 2015-09-17 | International Business Machines Corporation | Tsv with end cap, method and 3d integrated circuit |
US9741633B2 (en) | 2015-06-02 | 2017-08-22 | Samsung Electronics Co., Ltd. | Semiconductor package including barrier members and method of manufacturing the same |
JP6917700B2 (ja) | 2015-12-02 | 2021-08-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
CN105928637B (zh) * | 2016-06-27 | 2019-01-04 | 滨州学院 | 一种igbt功率模块芯片温度标定装置及其温度修正方法 |
KR102516880B1 (ko) | 2016-07-12 | 2023-03-31 | 삼성전자주식회사 | 반도체 기억 소자 |
KR102549340B1 (ko) | 2016-09-27 | 2023-06-28 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
KR102292645B1 (ko) | 2017-03-09 | 2021-08-24 | 삼성전자주식회사 | 집적회로 소자 |
KR102430496B1 (ko) | 2017-09-29 | 2022-08-08 | 삼성전자주식회사 | 이미지 센싱 장치 및 그 제조 방법 |
KR102483548B1 (ko) | 2017-10-31 | 2023-01-02 | 삼성전자주식회사 | 이미지 센싱 장치 |
KR102467030B1 (ko) * | 2018-01-17 | 2022-11-14 | 삼성전자주식회사 | 반도체 패키지 및 그 패키지를 포함한 반도체 장치 |
KR102588125B1 (ko) | 2018-02-02 | 2023-10-11 | 삼성전자주식회사 | 반도체 장치 |
KR102567972B1 (ko) | 2018-06-04 | 2023-08-17 | 삼성전자주식회사 | 유기 이미지 센서 |
US11426818B2 (en) | 2018-08-10 | 2022-08-30 | The Research Foundation for the State University | Additive manufacturing processes and additively manufactured products |
KR102536269B1 (ko) | 2018-09-14 | 2023-05-25 | 삼성전자주식회사 | 반도체 패키지 및 그 제조 방법 |
JP7139862B2 (ja) * | 2018-10-15 | 2022-09-21 | 株式会社デンソー | 半導体装置 |
CN111384034B (zh) * | 2018-12-29 | 2022-03-04 | 苏州能讯高能半导体有限公司 | 半导体芯片、半导体晶圆及其制造方法 |
KR20200086582A (ko) | 2019-01-09 | 2020-07-17 | 삼성전자주식회사 | 원자층 증착 장치 및 이를 이용한 박막 형성 방법 |
KR102504834B1 (ko) | 2019-03-11 | 2023-02-28 | 삼성전자 주식회사 | 집적회로 칩 및 그 제조 방법과 집적회로 칩을 포함하는 집적회로 패키지 및 디스플레이 장치 |
JP2021040012A (ja) * | 2019-09-02 | 2021-03-11 | キオクシア株式会社 | 半導体装置の製造方法 |
KR20230123745A (ko) | 2022-02-17 | 2023-08-24 | 삼성전자주식회사 | 디스플레이 밝기 값에 따라 임계 계조 값을 적응적으로 변경할 수 있는 디더링 회로를 포함하는 디스플레이 드라이버 ic, 이를 포함하는 장치, 및 그 방법 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5814889A (en) * | 1995-06-05 | 1998-09-29 | Harris Corporation | Intergrated circuit with coaxial isolation and method |
US5747358A (en) * | 1996-05-29 | 1998-05-05 | W. L. Gore & Associates, Inc. | Method of forming raised metallic contacts on electrical circuits |
JP4011695B2 (ja) | 1996-12-02 | 2007-11-21 | 株式会社東芝 | マルチチップ半導体装置用チップおよびその形成方法 |
US6809421B1 (en) | 1996-12-02 | 2004-10-26 | Kabushiki Kaisha Toshiba | Multichip semiconductor device, chip therefor and method of formation thereof |
KR100244965B1 (ko) * | 1997-08-12 | 2000-02-15 | 윤종용 | 인쇄회로기판과 볼 그리드 어레이 패키지의 제조 방법 |
DE19853703A1 (de) | 1998-11-20 | 2000-05-25 | Giesecke & Devrient Gmbh | Verfahren zur Herstellung eines beidseitig prozessierten integrierten Schaltkreises |
JP2000299350A (ja) | 1999-04-12 | 2000-10-24 | Toshiba Corp | 半導体装置及びその製造方法 |
JP3792954B2 (ja) * | 1999-08-10 | 2006-07-05 | 株式会社東芝 | 半導体装置の製造方法 |
JP2001319940A (ja) | 2000-05-09 | 2001-11-16 | Citizen Watch Co Ltd | 半導体装置とその製造方法 |
JP2002167676A (ja) | 2000-11-24 | 2002-06-11 | Millenium Gate Technology Co Ltd | 無電解金メッキ方法 |
US6555761B2 (en) * | 2000-12-29 | 2003-04-29 | Intel Corporation | Printed circuit board with solder-filled via |
JP3866978B2 (ja) | 2002-01-08 | 2007-01-10 | 富士通株式会社 | 半導体装置の製造方法 |
JP2003273155A (ja) | 2002-03-18 | 2003-09-26 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
2003
- 2003-12-04 JP JP2003406446A patent/JP3990347B2/ja not_active Expired - Lifetime
-
2004
- 2004-12-03 CN CNB2004100980222A patent/CN100440467C/zh not_active Expired - Fee Related
- 2004-12-03 TW TW93137302A patent/TWI383488B/zh active
- 2004-12-04 KR KR20040101546A patent/KR101046048B1/ko active IP Right Grant
- 2004-12-06 US US11/003,769 patent/US7282444B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
TW200527648A (en) | 2005-08-16 |
CN100440467C (zh) | 2008-12-03 |
US7282444B2 (en) | 2007-10-16 |
US20050151228A1 (en) | 2005-07-14 |
CN1638076A (zh) | 2005-07-13 |
KR101046048B1 (ko) | 2011-07-01 |
KR20050054479A (ko) | 2005-06-10 |
TWI383488B (zh) | 2013-01-21 |
JP2005167093A (ja) | 2005-06-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3990347B2 (ja) | 半導体チップおよびその製造方法、ならびに半導体装置 | |
JP4534096B2 (ja) | 半導体チップおよびその製造方法、ならびに半導体装置 | |
US7416963B2 (en) | Manufacturing method of semiconductor device | |
US7745931B2 (en) | Semiconductor device and manufacturing method thereof | |
EP1564807B1 (en) | Semiconductor device and manufacturing method of the same | |
US9165898B2 (en) | Method of manufacturing semiconductor device with through hole | |
US7579671B2 (en) | Semiconductor device and manufacturing method thereof | |
US9293432B2 (en) | Metal contact for chip packaging structure | |
JP6547745B2 (ja) | 半導体装置およびその製造方法 | |
EP1482553A2 (en) | Semiconductor device and manufacturing method thereof | |
JP2007049103A (ja) | 半導体チップおよびその製造方法、ならびに半導体装置 | |
US20110198750A1 (en) | Semiconductor chip and method for manufacturing same, electrode structure of semiconductor chip and method for forming same, and semiconductor device | |
CN110943067B (zh) | 半导体装置及其制造方法 | |
JP4726221B2 (ja) | 半導体装置及びその製造方法 | |
JP4282514B2 (ja) | 半導体装置の製造方法 | |
JP4544902B2 (ja) | 半導体装置及びその製造方法 | |
KR101013548B1 (ko) | 스택 패키지 | |
JP2016219749A (ja) | 半導体装置および半導体装置の製造方法 | |
KR101053746B1 (ko) | 반도체 시스템 및 그 제조 방법 | |
US11935824B2 (en) | Integrated circuit package module including a bonding system | |
JP4845986B2 (ja) | 半導体装置 | |
JP4668608B2 (ja) | 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法 | |
JP2021174843A (ja) | 半導体素子、および半導体素子の製造方法 | |
JPH08111432A (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050518 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070207 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070213 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070412 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070524 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20070524 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070525 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070717 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070719 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 3990347 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120727 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130727 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |