JP4170313B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4170313B2
JP4170313B2 JP2005151624A JP2005151624A JP4170313B2 JP 4170313 B2 JP4170313 B2 JP 4170313B2 JP 2005151624 A JP2005151624 A JP 2005151624A JP 2005151624 A JP2005151624 A JP 2005151624A JP 4170313 B2 JP4170313 B2 JP 4170313B2
Authority
JP
Japan
Prior art keywords
semiconductor
semiconductor device
conductive layer
recess
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005151624A
Other languages
English (en)
Other versions
JP2006332210A (ja
Inventor
智則 寺田
利久 後藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2005151624A priority Critical patent/JP4170313B2/ja
Priority to KR1020060044716A priority patent/KR100815098B1/ko
Priority to US11/438,281 priority patent/US20060267190A1/en
Priority to TW095118360A priority patent/TW200742030A/zh
Publication of JP2006332210A publication Critical patent/JP2006332210A/ja
Application granted granted Critical
Publication of JP4170313B2 publication Critical patent/JP4170313B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、複数の半導体チップ（半導体装置）を備えるマルチチップ半導体装置（積層型半導体装置）、このマルチチップ半導体装置に好適に用いられる半導体チップ、およびその製造方法に関するものである。
近年、コンピュータおよび通信機器等の重要部分には、多数のトランジスタおよび抵抗等の半導体素子が電気回路を形成するように接続され、さらに基板上に集積化されて形成された大規模集積回路（ＬＳＩチップ）が多用されている。そのため、チップ単体の性能は、機器全体の性能に大きく影響する。
また、機器全体の性能を高めるために、複数のＬＳＩチップを積層したいわゆるマルチチップ半導体装置（積層型半導体装置）が提案されている。特許文献１・２に記載されているマルチチップ半導体装置について、図４・５に基づいて説明する。
図４・５は、従来のマルチチップ半導体装置を示す断面図である。
図４に示すように、従来のマルチチップ半導体装置８００は、３つのチップ８０１ａ〜８０１ｃ（半導体装置）が積層された構成となっている。チップ８０１（８０１ａ〜ｃ）は、表面に素子が集積形成されたシリコン基板８０２と、この素子間を接続するための多層配線層８０３と、チップ同士を電気的に接続するための接続用電極としての接続プラグ（金属プラグ８０４、絶縁膜８０５）とから構成されている。
多層配線層８０３は、シリコン基板８０２の表面の素子を覆う層間絶縁膜を有する。また、接続プラグは、この層間絶縁膜およびシリコン基板８０２を貫通する貫通孔内に形成されている。また、接続プラグは、金属プラグ８０４と、上記貫通孔と金属プラグ８０４との間に形成された絶縁膜８０５とで形成されている。
また、チップ８０１（８０１ａ〜ｃ）の多層配線層８０３にはパッド８０６が設けられている。チップ８０１ａの金属プラグ８０４は、半田バンプ８０８を介して、チップ８０１ｂのパッド８０６に電気的に接続している。同様に、チップ８０１ｂの金属プラグ８０４は、半田バンプ８０８を介して、チップ８０１ｃのパッド８０６に電気的に接続している。このようにして、チップ８０１ａ〜ｃ間が電気的に接続される。
このようなチップ８０１（８０１ａ〜ｃ）の製造方法、特に金属プラグ８０４の形成方法について説明する。
まず、表面に層間絶縁膜が形成されたシリコン基板８０２を用意する。次に、エッチングによって、層間絶縁膜を貫通し、かつシリコン基板８０１を貫通しない孔を形成する。次に、シリコン基板の全面を、絶縁膜８０５となる絶縁膜で覆い、その後、金属プラグ８０４となる金属膜を、孔から溢れる程の厚さになるように形成する。次に、層間絶縁膜の表面が露出するまで、金属膜および絶縁膜を後退させる。こうして孔に金属プラグ８０４が埋め込まれた構造が形成される。
次に、多層配線構造およびパッド等を形成し、その後、孔の底部の絶縁膜がシリコン基板８０２裏面から露出するまで、シリコン基板８０２裏面からシリコン基板８０２を後退させる。こうして、図４に示す金属プラグ８０４が形成される。
また、特許文献２には、図５に示す半導体装置９００（積層型半導体装置）が記載されている。半導体装置９００は、インターポーザ基板９０１を備え、その上に大きさの異なる半導体チップ９０６ａ〜ｃ（半導体装置）が、インターポーザ基板９０１側から順に、フェイスダウンボンディングによって配置されている。
半導体装置９００の構成について以下に詳しく述べる。半導体装置９００は、インターポーザ基板９０１と、インターポーザ基板９０１上面に形成された配線パターン９０２と、インターポーザ基板９０１の下面に形成され、接続部材９０５を介して配線パターン２に電気的に接続されたパッド９０４と、パッド９０４の下に配置され、パッド９０４に接続された実装用外部端子としてのハンダパンプ９０３とを備えている。
また、半導体装置９００は、半導体チップ９０６ａと配線パターン９０２とを、そして半導体チップ９０６ａ〜ｃを互いに電気的に接続するために、電極取り出し用パッド９０７ａ〜ｃ、および金属ポスト９０８ａ〜ｃを備えている。
また、特許文献２には、図５に示す金属ポスト９０８ａ〜ｃを形成する方法として、電極取り出し用パッド９０７ａ〜ｃ上に、Ｃｕ層を選択メッキすることが記載されている。
また、一般に半導体チップの薄膜化は、２００４年５月２７日 半導体産業新聞社主催「ウェハ裏面研磨の新たな挑戦−限りなく薄く、紙のように曲がるまで−」の講演にあるように、５０μｍ程度が限界である。つまり、特許文献２に記載の技術により作成された半導体チップを対象とした場合でも金属ポストは３０μｍ以上に形成する必要がある。
特開平１０−２２３８３３号公報（１９９８年８月２１日公開） 特開２００４−２８１９８２号公報（２００４年１０月７日公開）
２００４年１１月２４日沖電気工業プレスリリースにおいて、ウェーハレベルチップサイズパッケージ向けＣｕメッキの所要時間は４時間と表記されている。
つまり、従来の技術、例えば特許文献１に記載されるような埋め込みメッキ法、および特許文献２に記載されるような選択メッキ法では、金属（Ｃｕ）の成長に長時間を要するという問題がある。
本発明は、上記従来の問題に鑑みたものであり、その目的は、半導体装置を短時間で効率よく製造する半導体製造方法、および半導体装置、さらに該半導体装置を備える積層型半導体装置を提供することにある。
本発明にかかる半導体装置の製造方法は、上記課題を解決するために、その表面に半導体素子が設けられた基板に、該半導体素子と外部電極とを電気的に接続するための接続用電極を形成する接続用電極形成工程を含む半導体装置の製造方法であって、上記接続用電極形成工程は、基板表面に開口部を形成し、かつ該開口部の内壁を導電層で覆うことにより凹部を形成する凹部形成工程と、上記基板の裏面から上記導電層を露出させる露出工程とを含むことを特徴とする。
上記構成によれば、基板を貫通する接続用電極として、上記導電層を用いることができる。つまり、凹型の接続用電極が形成されることになる。そのため、従来の半導体装置の製造方法と比べて、接続用電極形成にかかる時間が少なくて済む。従って、半導体装置の製造にかかる時間も短縮することができる。
また、上記半導体装置の製造方法は、上記導電層の材料とは異なる材料からなる充填材を上記凹部に充填する充填工程をさらに含むことが好ましい。
上記構成によると、凹部に充填材を充填するので、半導体装置表面がより平坦になる。その結果、充填工程後に行う配線パターンの形成、つまりフォトリソグラフィーによるパターニング時に、レジストが空隙に入り込むことが無くなり、パターニングが容易になるという効果を奏する。また、充填材によって空隙が充填されることによって、半導体装置として組立て完了後、動作時の発熱による膨張に起因した破壊の恐れが軽減される。
また、上記露出工程は、上記基板の裏面を表面に向かって後退させることにより導電層を露出させることが好ましい。
上記構成によると、上記露出工程によって基板の厚さを薄くすることができる。つまり、上記露出工程を行うまでは、基板の厚さを薄くする必要はない。そのため、露出工程の前に行う各種工程では、基板を厚いままにしておくことで、基板の強度を保ち、基板の損傷等を防ぐことができる。
また、上記凹部形成工程は、基板表面の開口部の内壁から該開口部周辺にまで上記導電層を連続して形成することによって、導電領域を形成する導電領域形成工程を含むことが好ましい。
この導電領域は、他の半導体装置、または半導体装置以外の電極と接続する接続領域として用いることができる。よって上記構成によると、このような接続領域を形成するために別の導電層を形成する必要がなくので半導体装置の製造にかかる時間をさらに短縮できる。
また、上記凹部形成工程は、メッキ法、ＣＶＤ法、およびＰＶＤ法の少なくとも１つによって導電層を形成することが好ましい。
上記構成によると、導電層の形成にかかる時間がさらに短縮できるという効果を奏する。
本発明の半導体装置は、上記課題を解決するために、基板と、該基板表面に設けられた半導体素子とを備える半導体装置であって、上記基板は、その表面に外部電極と接続する第一接続領域、および、その裏面に外部電極と接続する第二接続領域を有すると共に、該基板を貫通し、かつ上記第一および第二接続領域と電気的に接続するように形成された接続用電極を備え、上記接続用電極は、少なくともその一部が、上記基板表面に平行な断面において、芯部と、芯部を囲む導電層とを備え、上記芯部は上記導電層とは異なる材料からなることを特徴とする。
上記構成によると、接続用電極がその内部に導電層と異なる材料からなる芯部を備える。そのため、接続用電極がその内部も導電層と同一の材料で形成されている場合と比較して、接続用電極の形成にかかる時間を短縮することができる。
また、上記第二接続領域は上記接続用電極の下端面であり、上記接続用電極の下端面は導電層で覆われていることが好ましい。
上記構成によると、第二接続領域が外部電極と電気的に接続する面積が大きくなる。そのため、外部電極との接続部分の電気抵抗が小さくなる。これによって、半導体装置がコンピュータ等に搭載された場合、コンピュータ等の処理速度が速くなるという効果を奏する。
本発明の積層型半導体装置は、上記半導体装置が複数積層され、隣り合う半導体装置同士が一方の第一接続領域と他方の第二接続領域とを介して電気的に接続されていることを特徴とする。
上記構成によると、本発明の積層型半導体装置は、基板を貫通する電極を備える半導体装置を備える。このような半導体装置は積層が容易であるので、積層型半導体装置の製造が容易である。また、上記半導体装置は製造にかかる時間が短くて済むので、このような半導体装置を備える積層型半導体装置も、短時間で製造可能である。
また、上記積層型半導体装置では、半導体装置の第一接続領域は、当該半導体装置に積層される半導体装置の第二接続領域よりも大きいことが好ましい。
上記構成によると、隣り合う半導体装置の位置に自由度が増すので、位置を合わせるために要する時間が短縮できるという効果を奏する。
以上に述べたように、本発明にかかる半導体装置の製造方法は、接続用電極を形成する接続用電極形成工程を含み、上記接続用電極形成工程は、基板表面に開口部を形成し、かつ該開口部の内壁を導電層で覆うことにより凹部を形成する凹部形成工程と、上記基板の裏面から上記導電層を露出させる露出工程とを含む。
ゆえに、従来の半導体装置の製造方法と比べて、接続用電極形成にかかる時間が少なくて済む。従って、半導体装置の製造にかかる時間も短縮することができる。
＜半導体装置の構造＞
本発明の半導体装置の実施の一形態を、図２・３に基づいて説明すると以下の通りである。
図２は、本実施の形態の半導体チップ（半導体装置）を備えるマルチチップ半導体装置（積層型半導体装置）を示す断面図である。また、図３は、図２の半導体チップを示す平面図である。
図２に示すように、本実施の形態のマルチチップ半導体装置（積層型半導体装置）２１は、複数の半導体チップ（半導体装置）２０（２０ａ・ｂ）を備えている。なお、本実施の形態のマルチチップ半導体装置２１は、半導体チップ２０ｂ上に、この半導体チップ２０ｂより小さい半導体チップ２０ａが積層された構造となっている。
なお、以下の説明で、２つの半導体チップ２０ａ・２０ｂで共通の部材については、同じ番号を付し、それぞれａまたはｂのアルファベットで区別する。従って、特にこれら２つの半導体チップ２０ａ・２０ｂを区別する必要がない場合は、ａおよびｂのアルファベットを省略する場合がある。
半導体チップ２０（２０ａ・２０ｂ）は、サイズが異なるが、備える部材はほぼ同じである。半導体チップ２０は、図２に示すように、シリコン基板１（基板）、シリコン基板１表面に設けられた半導体素子（図２中には半導体素子形成領域２として図示する）、半導体素子を覆うように形成された第一絶縁膜３、第一絶縁膜３上に形成された第二絶縁膜４、および第二絶縁膜４上に形成された配線パターン１１（導電領域）を備える。半導体チップ２０は、さらに、配線パターン１１に接続すると共に、シリコン基板１を貫通する接続用電極１２を備える。また、シリコン基板１と半導体素子形成領域２とを合わせて半導体基板１０と称する。
なお、本明細書で、半導体チップにおける「表面」、または「上」とは、シリコン基板の表面側、つまり半導体素子および絶縁膜等が形成される面側を意味する。また、半導体チップにおける「裏面」、または「下」とは、シリコン基板の裏面側、つまり半導体素子および絶縁膜等が形成される面とは逆側を意味する。
第一絶縁膜３は、シリコン基板１上の半導体素子を覆うことで、半導体素子を電気的に、また機械的に保護している。また、第二絶縁膜４は第一絶縁層３を覆うと共に、接続用電極１２とシリコン基板１との間の不要な通電を妨げる。ただし、接続用電極１２には、一部が半導体チップ２０と電気的に接続する箇所が存在する。つまり、半導体チップ２０ａにおいては、接続用電極１２ａと、半導体素子形成領域２ａ中の半導体素子とは、電気的に接続されている。半導体チップ２０ｂについても同様である。
また、第一絶縁膜３および第二絶縁膜４の少なくとも一方は、シリコン酸化膜、またはシリコン窒化膜であることが好ましい。
接続用電極１２は、その上端が配線パターン１１に接続し、その下端がシリコン基板１裏面から突出するように形成されている。接続用電極１２の下端は、他の半導体チップ、または半導体チップ以外の電極（以下、まとめて外部電極と称する）と接続するための接続用端子１５（第二接続領域）となっている。このように、接続用端子１５をシリコン基板１裏面から突出するように形成することによって、半導体チップ２０ａのシリコン基板１ａと半導体チップ２０ｂの配線パターン１１ｂとの間に緩衝材６を挟むことができる。緩衝材６は、半導体チップ２０ａと半導体チップ２０ｂとの間の不要な通電が発生するのを防ぐことができる。
また、接続用電極１２は、配線パターン１１と電気的に接続し、シリコン基板１裏面まで続く導電層５を備える。また、接続用電極１２の少なくとも一部は、シリコン基板１の表面に平行な断面において導電層５に囲まれる充填材９（芯部）をさらに備える。また、導電層５とシリコン基板１との間には、第二絶縁膜４が設けられている。第二絶縁膜４は、上述した第一絶縁膜３上に設けられた第二絶縁膜４と同時に形成されたものである。
また、図２に示すように、接続用端子１５、特に接続用端子１５が外部電極と接続する面（下端面）は、導電層５で覆われていることが好ましい。接続用端子１５が導電層５で覆われていない、つまり接続用端子１５において充填材９が露出していると、外部電極と接続する領域の面積が小さくなる。すると、半導体チップと外部電極との間における電気抵抗が高くなってしまう。このような電気抵抗の増加は、半導体チップを搭載したコンピュータおよび通信機器等の機器で、処理速度が低下する原因ともなり、好ましくない。従って、接続用端子１５の少なくとも外部との接続面は、導電層５で覆われていることが好ましい。つまり、導電層５は、半導体チップ２０の表面側で配線パターン１１と電気的に接続すると共に、半導体チップ２０を貫通し（シリコン基板１を貫通し）、半導体チップ裏面側で接続用端子１５を形成しているとも表現できる。
つまり、半導体チップ２０は、第一絶縁膜３およびシリコン基板１を貫通する貫通孔１８を備え、貫通孔１８の内壁は、内壁側から順に、第二絶縁膜４と導電層５とで覆われており、貫通孔１８内の導電層５で囲まれた空隙には充填材９が埋め込まれている構造である、ともいえる。
また、配線パターン１１と導電層５とは、同じ材料で形成されていてもよい。これによって、下記＜半導体装置の製造方法＞欄で述べるように、接続用電極１２となる導電層５を形成するときに、半導体チップ２０の上面にも導電層５を形成し、この導電層５をエッチング等でパターニングすることで、配線パターン１１を形成することができる。つまり、配線パターン１１を形成するために、第二絶縁膜４上に導電層５とは別に導電膜を形成する必要がなく、半導体チップ２０の製造にかかる時間を短縮することができる。
また、充填材９としては、ポリイミド、エポキシ樹脂などの高分子樹脂材料、スピンオングラス（Spin On Glass:ＳＯＧ）等のＳｉＯ２系被膜形成材料を好適に用いることができる。このような充填材９を備えることで、下記＜半導体装置の製造方法＞欄で述べるように、接続用電極１２の形成にかかる時間を短縮することができ、それによって半導体チップ２０の製造にかかる時間を短縮することができる。
配線パターン１１は、上述したように、半導体チップ２０表面において（第二絶縁膜４上で）導電層５と接続する。また、半導体チップ２０表面には、配線パターン１１の一部として出力部（出力側のアウターリード）、および、外部電極と電気的に接続する接続領域１３（第一接続領域）が設けられている（図２・３）。
また、図３に示すように、長方形状である半導体チップ２０ａの表面（第二絶縁膜４ａの表面）には、配線パターン１１ａが略正方形状に、所定の間隔で、複数個形成されている。本実施の形態では、この正方形の一辺を１０μｍ〜１００μｍ程度とする。
また、長方形状である半導体チップ２０ｂの表面（第二絶縁膜４ｂの表面）には、配線パターン１１ｂが略長方形状に、所定の間隔で、複数個形成されている。本実施の形態では、この長方形の長辺を４０μｍ〜１５ｍｍ程度、短辺を１０μｍ〜１００μｍ程度とする。また、配線パターン１１ｂは、配線パターン１１ｂの長辺が半導体チップ２０ｂの長辺に平行になるように配置されている。ただし、本発明の半導体装置としては、積層される半導体装置（隣り合う半導体装置）、つまり本実施の形態における半導体チップ２０ａ・ｂの電極配置が、互いに対応するようになっていれば良く、必ずしも長辺方向に対して平行である必要はない。
また、半導体チップ２０ｂの短手方向において配線パターン１１ｂが配置される間隔は、半導体チップ２０ａの短手方向において配線パターン１１ｂが配置される間隔と等しいように形成される。この配線パターン１１ａ・１１ｂの配置される間隔は、本実施の形態では、１０μｍ〜１．５ｍｍ程度とするとする。
また、本実施の形態のマルチチップ半導体装置２１において、隣り合う半導体チップ、つまり半導体チップ２０ｂと半導体チップ２０ａとは、半導体チップ２０ｂの接続領域１３と、半導体チップ２０ａの接続用端子１５ａとが接続することで電気的に接続している。
そのため、半導体チップ２０ｂの接続領域１３の面積は、半導体チップ２０ａの接続用端子１５ａの端面よりも大きく形成されていることが好ましい。これによって、半導体チップ２０ｂ上に半導体チップ２０ａを実装するときの位置合わせにおける自由度が増す。つまり、接続領域１３が接続用端子１５ａ端面と同じ大きさである場合、接続領域１３の位置と接続用端子１５ａの位置とを厳密に合わせなければ、接続用端子１５ａは接続領域１３からずれてしまう。しかし、接続領域１３が接続用端子１５ａより大きく形成されていれば、それほど厳密に位置を調整しなくても、接続領域１３と接続用端子１５ａとを接続することができる。これによって、半導体チップの積層に要する時間が短くて済み、マルチチップ半導体装置の製造にかかる時間が短くて済む。また、大きさの異なる、または接続用電極間の距離の異なる半導体チップであっても、半導体チップ間の電通が良好になるように積層することができる。
また、本実施の形態のマルチチップ半導体装置２１は、半導体チップ２０ｂに、これより小さい半導体チップ２０ａが積層されたものとしたが、本発明のマルチチップ半導体装置としては、これに限られるものではなく、同じサイズの半導体チップ、またはより大きい半導体チップが積層された構造であってもよい。
ただし、半導体基板１０ａが半導体基板１０ｂよりも小さい場合、つまり半導体チップ２０ａが半導体チップ２０ｂより小さい場合、半導体基板１０ａと半導体基板１０ｂとの位置合わせは、配線パターン１１ｂの長辺の幅で決まり、自由度は大きくとれる効果がある。積層する半導体基板１０ａの縦方向の寸法及び横方向の寸法は、半導体基板１０の寸法と同等から略１／３程度の大きさ程度まで積層することが可能である長所、効果がある。
また上方に配置するシリコン基板が本チップと同じ規格のものであればシリコン基板1を貫通しない孔（凹部８）の周囲に接続に供する領域を配置し積層の際に位置をずらせることで対応を行っても良い。
＜半導体装置の製造方法＞
本発明の半導体装置の製造方法は、表面に半導体素子を備えた基板に対して、当該表面に開口部を有し、かつ内壁が導電層で覆われた凹部を形成する凹部形成工程と、上記凹部を充填材で充填する充填工程と、上記基板の裏面から上記導電材料を露出させる露出工程とを含めばよい。
このような製造方法の一例として、本実施の形態の製造方法を図１に基づいて説明すると以下の通りである。
図１（ａ）〜（ｊ）は、本実施の形態の半導体の製造方法を示す断面図である。
本実施の形態の製造方法では、まず、図１（ａ）に示すように、半導体基板１０の表面に第一絶縁膜３を形成する。なお、半導体基板１０は、シリコン基板１（基板）上に半導体素子（半導体素子形成領域２として図示）が設けられた構造となっている。第一絶縁膜３は、半導体基板１０の表面に、つまり半導体素子形成領域２を覆うように形成される。
第一絶縁膜３としては、シリコン窒化（Ｓｉ３Ｎ４）膜、またはシリコン酸化（ＳｉＯ２）膜等の、シリコン（Ｓｉ）とエッチング選択比が取れる絶縁膜が適している。また、本実施の形態においては、ＳｉＨ４とＮＨ３を用いたプラズマＣＶＤ法によって、厚さ６００ｎｍに堆積したシリコン窒化（Ｓｉ３Ｎ４）膜を第一絶縁膜３として形成するものとする。
次に、シリコン基板１に凹部８を形成する（図１（ｂ）〜（ｅ）、凹部形成工程）。凹部８の形成方法は特に限定されないが、一例として、図１（ｂ）〜（ｅ）に、フォトリソグラフィーおよびエッチングを利用した方法を示す。
まず、上述した第一絶縁膜３上にフォトレジスト層７を形成する。次に、フォトリソグラフィーによってフォトレジスト層７に、後述の凹部を形成するためのパターンを形成する（図１（ｂ））。
次に、上述のパターンを形成したフォトレジスト層７をマスク材として、エッチングによって凹部８を形成する（図１（ｃ））。このとき、シリコン基板１、半導体素子形成領域２、および第一絶縁膜３をエッチングすることで、第一絶縁膜３および半導体素子形成領域２を貫通し、かつシリコン基板１を貫通しない凹部８が形成される。つまり、凹部８の開口部は第一絶縁膜３表面に形成され、凹部８の底面はシリコン基板１の内部に形成される。さらに言い換えると、第一絶縁膜３から凹部８の底面までの長さは、半導体素子形成領域２および第一絶縁膜３の厚さを合わせた長さより大きく、シリコン基板１、半導体素子形成領域２、および第一絶縁膜３の厚さを合わせた長さより小さくなるように形成される。凹部８の深さは、上述した条件を満たせばよく、特に限定されるものではない。また、このときの凹部８の深さは、半導体チップを積層するときの諸条件によって好適な値が異なるため、適宜設定すればよい。
なお、図１（ｃ）・（ｄ）においては、凹部８の内壁は導電層５で覆われていないが、説明の便宜上「凹部」と称するものとする。
次に、第一絶縁膜３表面からフォトレジスト層７を除いた後、第一絶縁膜３、および凹部８内壁（側面および底面）を覆うように、第二絶縁膜４を形成する（図１（ｄ））。この第二絶縁膜としては、第一絶縁膜と同じ材料を用いることができる。例えば、シリコン酸化膜（ＳｉＯ２）、シリコン窒化（Ｓｉ３Ｎ４）膜、または、シリコン酸化（ＳｉＯ２）膜とシリコン窒化（Ｓｉ３Ｎ４）膜との積層構造を有する膜であってもよい。本実施の形態では、第二絶縁膜としてプラズマＣＶＤ法を用い、ＳｉＨ４／Ｎ２Ｏ系のガスを用いて１００〜２００ｎｍのシリコン酸化膜を形成するものとする。プラズマＣＶＤ法は、膜厚が薄くてもカバレッジがよく膜質もよい絶縁膜を形成することができる。
次に、ＰＶＤ法又またはＣＶＤ法により、凹部８内部（側面および底面）を含む第二絶縁膜４上に拡散防止の為のバリア膜（図示せず）を形成し、続いてその上に金属シード層（図示せず）を形成する。
次に、図１（ｅ）に示すように、凹部８の内部を含む第二絶縁膜４の表側を、導電層５で覆う（凹部形成工程、導電領域形成工程）。これによって、内壁が導電層５で覆われた凹部８が形成される。導電層５としては、アルミニウム（Ａｌ）、銅（Ｃｕ）、およびニッケル（Ｎｉ）等からなる群より選ばれる少なくとも１つの金属、または、少なくとも１つの金属を含む合金（例えばＡｌ−Ｓｉ合金、Ｃｕ合金、Ｎｉ合金等）が好適に用いられる。
また、導電層５の形成方法としては、メッキ法、ＣＶＤ法、またはＰＶＤ法等を用いることができる。これらの方法によると、速く、かつ均一に導電層５を形成することができる。
内壁が導電層５で覆われた凹部８を形成するということは、言い換えると、導電層５の厚さを凹部８内部が満たされない程度にする、ということである。つまり、導電層５が形成された凹部８の内部に、充填材９が流し込めるように空隙が形成されていればよい。
以上のようにして形成された凹部８は、導電層５とシリコン基板１との間に第二絶縁膜４が形成されることになる。この第二絶縁膜４によって、導電層５とシリコン基板１との間に不要な通電が生じないようにすることができる。
以上に述べた凹部形成工程は、シリコン基板１の表面から凹部を形成する工程と、この凹部の内面を導電層で覆う工程とを含む、とも表現できる。また、凹部を形成する、とは、貫通しない孔を形成する、と言い換えることもできる。
また、接続用電極１２と半導体素子形成領域２中の半導体素子とを電気的に接続するために、一般的なフォトリソグラフィー技術とエッチング技術を利用することができる。具体的には、接続すべき部分と接続用電極１２を結ぶように、第二絶縁膜４をエッチングによって後退させておく。そして、その後導電層５を形成することで、接続用電極１２と半導体素子とを電気的に接続するパターンが形成される。接続すべき部分とは、例えば、半導体素子形成領域２に設けられた電極である。
次に、上述のようにして形成された凹部８の内部を充填材９で充填する充填工程、次いでシリコン基板１裏面側から導電層５を露出させる露出工程を行う。
まず、図１（ｆ）に示すように、内壁が導電層５で覆われた凹部８の内部を、充填材９で充填する。このように、凹部８を充填材９で埋めることによって、半導体チップ２０の表面が平坦になる。その結果、この後に行う工程（図１（ｈ）〜（ｉ））におけるフォトレジスト層７０の形成、およびパターニングが容易となる。充填材９は、接続用電極１２の形成速度を速めることができればよく、その他の特性、例えば導電性等は特に限定されない。また、充填方法も、充填材９を凹部８に充填することができればよく、その方法は特に限定されない。
よって、例えば、固体である充填材９を凹部８の空隙に合うように成型し、この固体の充填材９を凹部８にはめ込んで凹部８を埋めてもよい。ただし、充填材９は特に、凹部８を充填するときには流動性を有し、その後硬化させることのできる材料であることが好ましい。流動性を有する材料は、凹部８を充填する際に、半導体チップ表面を平坦に形成することができ、さらに、隙間なく凹部８を満たすことができるので、溝やボイド（孔）を生じにくいという効果を奏する。
このような流動性を有する充填材としては、例えばポリイミドおよびエポキシ等の高分子樹脂材料やＳＯＧ等のＳｉＯ２系被膜形成材料が挙げられる。これら高分子樹脂材料を凹部８内に充填させるには、スピンコーティング法のような塗布法を用いればよい。また、これら充填材は、凹部８内に充填された後、熱硬化或いはＵＶ照射により硬化させることができる。なお、本実施の形態では、ＳＯＧ材料を、回転数１５００ｒｐｍにて導電層５上にスピン塗布した後、２００℃で３０分間、Ｎ２雰囲気中で加熱するものとする。
以上のようにして充填材９を充填した後、図１（ｇ）に示すように、余分な充填材９を除く。こうすることで、半導体チップ２０の表面に導電層５が露出した状態となる。このとき充填材９を除く方法としては、ドライエッチング技術を用いたエッチバック法を好適に利用することができる。
次に、半導体チップ表面に配線パターン１１を形成する。配線パターン１１を形成する方法としては、フォトリソグラフィーおよびエッチングを好適に利用することができる。つまり、フォトレジスト層７０を形成し、フォトリソグラフィーによってフォトレジスト層７０に配線パターン１１を形成するためのパターンを形成する（図１（ｈ）、導電領域形成工程）。
そして、第二絶縁膜４に対して、上述のフォトレジスト層７０をマスク材としたエッチングを行うことで、配線パターン１１を形成する（図１（ｉ））。このとき、配線パターン１１は、凹部８内の導電層５と繋がるように形成される。
また、このとき、図２・３を参照して説明したように、半導体チップを積層するときに下側になる半導体チップ２０（図２・３の半導体チップ２０ｂ）の配線パターン１１（配線パターン１１ｂ）は、その上側に積層される半導体チップ２０（半導体チップ２０ａ）の接続用電極１２（接続用電極１２ａ）と接続する接続領域（接続領域１３）を備えるように形成される。
また、図２・３を参照して説明したように、この接続領域（接続領域１３）は、上側に配される半導体チップ２０（半導体チップ２０ａ）の接続用電極１２（接続用電極１２ａ）の下側の半導体チップ２０（半導体チップ２０ｂ）と接続する部分、つまり上側に配される半導体チップ２０の接続用電極１２の下端面（接続領域１３の端面）の面積よりも大きく形成されることが好ましい。これによって、半導体チップ同士の位置合わせにおける自由度が増す。
次に、半導体チップの裏面、すなわちシリコン基板１の裏面側から導電層５を露出させる露出工程を行う。このとき、導電層５が露出するまで、半導体チップの裏面を表面側へ後退させればよい（図１（ｊ））。つまり、シリコン基板１および第二絶縁膜４を、シリコン基板１裏面側から後退させる。このとき、シリコン基板１および第二絶縁膜４を後退させる方法としては、ＣＭＰ（Chemical Mechanical Polishing）、化学研磨、機械研磨、ウェットエッチング、プラズマエッチング、ガスエッチング、またはこれらの方法を組み合わせたものが挙げられる。
この工程によって、シリコン基板１の表面から裏面までを貫通する貫通孔１８が形成され、この貫通孔１８内に接続用電極１２が形成されることになる。
なお、充填材９として樹脂材料等の非導電性材料を用いた場合、露出工程にてシリコン基板１裏面より充填材９を露出させないことが好ましい。
本実施の形態では、露出工程は、半導体チップを裏面から表面に向けて後退させることで導電層５をシリコン基板１裏面から露出させる工程であるとした。
しかし、露出工程としては、半導体チップ２０の裏面から導電層５を露出させることで、半導体チップ２０の表面と裏面との間を通電可能にすることができればよく、その方法等は特に限定されない。つまり、露出工程は、例えば以下のような方法であってもよい。
この方法では、凹部形成工程で、シリコン基板１を貫通する孔を形成し、この孔の内壁を第二絶縁膜４で覆う。これによって、シリコン基板１を貫通し、かつ内壁が第二絶縁膜４で覆われた孔が形成される。その後、この孔のシリコン基板１裏面側の開口部をフィルム状等のシール材でふさぎ、底部を形成する。そして、この孔の内壁（側壁および底部）を覆う導電層５を形成する。以上のようにしても、シリコン基板１の表面に開口部を有し、内壁が導電層５で覆われた凹部を形成することができる。
次に、このようにして形成された凹部内部に、充填材９を充填する充填工程を行う。充填工程については上述した通りである。そして露出工程として、上記シール材をはがすことで、シリコン基板１裏面から導電層５を露出させてもよい。
但し、薄い半導体装置を得るためには、図１（ｊ）を参照して説明したように、接続用電極１２を半導体チップ２０の表面からシリコン基板１内部に達する深さまで形成し、その後シリコン基板１を後退させることによって、シリコン基板１裏面から導電層５を露出させることが好ましい。これは以下に述べる理由による。
半導体チップを積層してマルチチップ半導体装置とすることは、より小さな面積に多くの素子を形成することを目的としている。そのため、積層する半導体チップ自体の厚さをできるだけ薄くすることが好ましい。しかし、最初にシリコン基板１を薄くしてしまうと、シリコン基板１の強度が足りず、貫通孔１８を形成する際にシリコン基板１の破損等が起こることがある。また、シリコン基板１が厚いままでは、技術的に裏面まで孔を貫通させるのは困難である。また、孔を開けたとしてもシリコン基板１が厚いと孔内を導電層５で均一に被覆するのは非常に難しくなる。
また、既に述べたように接続用電極１２の下端は、シリコン基板１裏面から突出している。これによって半導体チップ間に、緩衝材を挟むことができるようになる。接続用電極１２をシリコン基板１裏面から接続用電極１２下端を突出させるには、シリコン基板１裏面からの研削に加え、ＲＩＥ（反応性イオンエッチング）法によるエッチバック、または薬液を用いたウェットエッチング等を行えばよい。これらの方法によると、接続用電極１２は後退させず、シリコン基板１のみ後退させることが可能である。また、処理速度や選択性に優れるため、ＲＩＥ法によるエッチバックを行うことが好ましい。
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明の半導体装置は、積層型半導体装置を構成する半導体チップとして好適に用いることができ、本発明半導体装置の製造方法は、この半導体装置を短時間で製造することができる。
（ａ）〜（ｊ）は、本発明の実施の形態にかかる半導体装置の製造方法を示す断面図である。 本発明の実施の形態にかかる半導体チップを積層したマルチチップ半導体装置を示す断面図である。 本発明の実施の形態にかかる半導体チップが積層される様子を示す平面図である。 従来のマルチチップ半導体装置を示す断面図である。 従来のマルチチップ半導体装置を示す断面図である。
符号の説明
１（１ａ，１ｂ） シリコン基板（基板）
２（２ａ，２ｂ） 半導体素子形成領域
３（３ａ，３ｂ） 第一絶縁膜
４（４ａ，４ｂ） 第二絶縁膜
５（５ａ，５ｂ） 導電層
７、７０ フォトレジスト層
８ 凹部
９（９ａ，９ｂ） 充填材（芯部）
１０（１０ａ，１０ｂ） 半導体基板
１１（１１ａ，１１ｂ） 配線パターン（導電領域）
１２（１２ａ，１２ｂ） 接続用電極
１３（１３ａ，１３ｂ） 接続領域（第一接続領域）
１５（１５ａ，１５ｂ） 接続用端子（第二接続領域）
１８ 貫通孔
２０（２０ａ，２０ｂ） 半導体チップ（半導体装置）
２１ マルチチップ半導体装置（積層型半導体装置）

Claims (3)

  1. その表面に半導体素子が設けられた基板に、該半導体素子と外部電極とを電気的に接続するための接続用電極を形成する接続用電極形成工程を含む半導体装置の製造方法であって、
    上記接続用電極形成工程は、
    基板表面に開口部を形成し、当該開口部周辺の当該基板表面を覆うことにより外部電極と接触する配線パターンとなり、該開口部の内壁を覆うことにより凹部となる導電層を形成する凹部形成工程と、
    上記凹部形成工程の後、上記凹部に、非導電性材料を充填し、上記基板表面を覆っている上記導電層の表面を露出させた状態であって、且つ当該非導電性材料によって当該凹部が充填された状態を実現する充填工程と、
    上記基板の裏面から、上記凹部の上記導電層を露出させる露出工程とを含み、
    上記充填工程では、上記凹部に、当該凹部の空隙に合うように成型された固体の上記非導電性材料をはめ込むことを特徴とする半導体装置の製造方法。
  2. 上記露出工程は、上記基板の裏面を表面に向かって後退させることにより導電層を露出させることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 上記凹部形成工程は、メッキ法、ＣＶＤ法、およびＰＶＤ法の少なくとも１つによって導電層を形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
JP2005151624A 2005-05-24 2005-05-24 半導体装置の製造方法 Expired - Fee Related JP4170313B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2005151624A JP4170313B2 (ja) 2005-05-24 2005-05-24 半導体装置の製造方法
KR1020060044716A KR100815098B1 (ko) 2005-05-24 2006-05-18 반도체 장치, 적층형 반도체 장치, 및 반도체 장치의 제조방법
US11/438,281 US20060267190A1 (en) 2005-05-24 2006-05-23 Semiconductor device, laminated semiconductor device, and method for producing semiconductor device
TW095118360A TW200742030A (en) 2005-05-24 2006-05-24 Semiconductor device, laminated semiconductor device, and method for producing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005151624A JP4170313B2 (ja) 2005-05-24 2005-05-24 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2006332210A JP2006332210A (ja) 2006-12-07
JP4170313B2 true JP4170313B2 (ja) 2008-10-22

Family

ID=37462332

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005151624A Expired - Fee Related JP4170313B2 (ja) 2005-05-24 2005-05-24 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US20060267190A1 (ja)
JP (1) JP4170313B2 (ja)
KR (1) KR100815098B1 (ja)
TW (1) TW200742030A (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100580911C (zh) * 2005-10-20 2010-01-13 株式会社村田制作所 电路模块和使用该电路模块的电路装置
US7566657B2 (en) * 2007-01-17 2009-07-28 Hewlett-Packard Development Company, L.P. Methods of forming through-substrate interconnects
EP2096115A1 (en) * 2008-02-26 2009-09-02 Nestec S.A. Oligosaccharide ingredient
KR100984729B1 (ko) * 2008-06-25 2010-10-01 앰코 테크놀로지 코리아 주식회사 반도체 장치 및 그 제조 방법
JP5331427B2 (ja) 2008-09-29 2013-10-30 株式会社日立製作所 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
JP3920399B2 (ja) * 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
US6724638B1 (en) * 1999-09-02 2004-04-20 Ibiden Co., Ltd. Printed wiring board and method of producing the same
KR100512817B1 (ko) * 2002-03-19 2005-09-06 세이코 엡슨 가부시키가이샤 반도체 장치와 그 제조방법, 회로 기판 및 전자 기기
TWI239629B (en) * 2003-03-17 2005-09-11 Seiko Epson Corp Method of manufacturing semiconductor device, semiconductor device, circuit substrate and electronic apparatus
TWI251313B (en) * 2003-09-26 2006-03-11 Seiko Epson Corp Intermediate chip module, semiconductor device, circuit board, and electronic device
JP3990347B2 (ja) * 2003-12-04 2007-10-10 ローム株式会社 半導体チップおよびその製造方法、ならびに半導体装置
US20060252262A1 (en) * 2005-05-03 2006-11-09 Rockwell Scientific Licensing, Llc Semiconductor structures having via structures between planar frontside and backside surfaces and methods of fabricating the same

Also Published As

Publication number Publication date
US20060267190A1 (en) 2006-11-30
JP2006332210A (ja) 2006-12-07
KR100815098B1 (ko) 2008-03-20
TW200742030A (en) 2007-11-01
KR20060121687A (ko) 2006-11-29

Similar Documents

Publication Publication Date Title
US9570350B2 (en) Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
JP5714026B2 (ja) 半田拡散保護を伴う半導体チップデバイス
KR100794658B1 (ko) 반도체 칩 제조 방법, 이에 의해 형성된 반도체 칩 및 이를포함하는 칩 스택 패키지
CN116705737A (zh) 半导体封装
JP4775007B2 (ja) 半導体装置及びその製造方法
CN109962064B (zh) 半导体装置及其制造方法、和包括其的半导体封装件
JP2007180529A (ja) 半導体装置およびその製造方法
TWI721848B (zh) 封裝結構及其製造方法
JP2010212297A (ja) 半導体装置および半導体装置の製造方法
JP2012520568A (ja) マスクを使用せずに導電性ビアに対して裏面位置合わせを行うことによる半導体構成部品の製造方法
KR20120061309A (ko) 반도체 장치의 제조 방법
KR20110050957A (ko) 반도체 소자의 관통 비아 콘택 및 그 형성 방법
KR20160034755A (ko) 반도체 장치 및 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지
KR20210024402A (ko) 접합 구조체 및 그 형성 방법
US11699597B2 (en) Package structure and manufacturing method thereof
JP4170313B2 (ja) 半導体装置の製造方法
CN112397445B (zh) Tsv导电结构、半导体结构及制备方法
KR102485701B1 (ko) 반도체 디바이스 및 방법
KR101095055B1 (ko) 반도체 소자의 제조 방법
JP4334397B2 (ja) 半導体装置及びその製造方法
JP2006041512A (ja) マルチチップパッケージ用集積回路チップの製造方法及びその方法により形成されたウエハ及びチップ
JP4728079B2 (ja) 半導体装置用基板および半導体装置
JP4524156B2 (ja) 半導体装置及びその製造方法
CN114023718A (zh) 半导体器件及其形成方法
CN110828317B (zh) 封装基板结构与其接合方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20071225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080305

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080520

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080709

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080805

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080806

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110815

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110815

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120815

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120815

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130815

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees