KR20120061309A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법에 있어서, 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 기판을 마련한다. 상기 제1 면으로부터 상기 기판의 두께 방향으로 연장하며 관통 전극이 형성될 영역에 희생막 패턴을 형성한다. 상기 기판의 제1 면 상에 형성되며, 상기 희생막 패턴 상에 위치하는 배선을 갖는 상부 배선층을 형성한다. 상기 기판의 상기 제2 면을 부분적으로 제거하여 상기 희생막 패턴을 노출시킨다. 상기 희생막 패턴을 상기 기판의 제2 면으로부터 제거하여 상기 배선을 노출시키는 개구부를 형성한다. 상기 개구부 내에 상기 배선과 전기적으로 연결되는 관통 전극을 형성한다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 관통 전극을 갖는 반도체 장치를 제조하는 방법에 관한 것이다.
최근 반도체 패키지는 전자기기의 집약적인 발달과 소형화에 따라 고집적화, 소형화, 고기능화의 추세에 따라 다양한 기술이 시도되고 있다. 특히, 실장 면적을 최소화하기 위하여 웨이퍼 레벨(level)에서 둘 이상의 단위 반도체 패키지를 적층하여 제조하는 적층 패키지(stack package)가 개발되고 있다.
상기 웨이퍼 레벨 적층 패키지에 있어서, 적층된 반도체 칩들은 상기 반도체 칩을 관통하는 관통 전극 또는 플러그를 포함할 수 있다. 상기 관통 전극은 금속 범프와 같은 접속 부재에 접합되어 상기 반도체 칩들을 서로 전기적으로 연결시킬 수 있다. 상기 관통 전극은 통상적으로 TSV(through silicon via)라 불리기도 한다. 상기 관통 전극의 재료에는 저저항을 갖는 구리(Cu)가 많이 이용되고 있다.
종래에는, 기판에 상기 관통 전극을 형성한 후에 상기 기판의 후면을 연마하여 상기 관통 전극을 상기 기판의 후면으로부터 노출시키고 있다. 이와 같은 공정에 의해, 구리와 같은 상기 관통 전극의 금속이 상기 기판 내부로 확산되어 상기 반도체 칩의 전기적 특성을 저하시키고, 제조비용의 상승을 초래한다. 또한, 상기 관통 전극의 금속과 상기 기판 사이의 열팽창 계수의 차이로 인한 열적 스트레스가 발생하고, 원하는 깊이의 관통 전극을 형성하는 데 제약이 따르는 문제점이 있다. 더욱이, 상기 관통 전극을 위한 개구부를 형성할 때, 상부 배선층과의 오정렬 문제가 있으며 또한 상기 개구부를 형성하는 사진 공정에서도 오정렬 문제가 발생하기 쉽다.
본 발명의 일 목적은 개선된 특성을 갖는 반도체 장치를 제조하는 방법을 제공하는 데 있다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상기 본 발명의 일 목적을 달성하기 위해 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 있어서, 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 기판을 마련한다. 상기 제1 면으로부터 상기 기판의 두께 방향으로 연장하며 관통 전극이 형성될 영역에 희생막 패턴을 형성한다. 상기 기판의 제1 면 상에 형성되며, 상기 희생막 패턴 상에 위치하는 배선을 갖는 상부 배선층을 형성한다. 상기 기판의 상기 제2 면을 부분적으로 제거하여 상기 희생막 패턴을 노출시킨다. 상기 희생막 패턴을 상기 기판의 제2 면으로부터 제거하여 상기 배선을 노출시키는 개구부를 형성한다. 상기 개구부 내에 상기 배선과 전기적으로 연결되는 관통 전극을 형성한다.
예시적인 실시예들에 있어서, 상기 희생막 패턴을 형성하는 단계는, 상기 기판의 상기 제1 면으로부터 상기 기판의 두께 방향으로 연장하는 제2 개구부를 형성하는 단계, 상기 제2 개구부의 측벽 및 저면 상에 제1 절연막을 형성하는 단계, 상기 제1 절연막 상에 희생막을 형성하는 단계, 및 상기 희생막의 일부를 제거하여 상기 제2 개구부를 채우는 희생막 패턴을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 희생막은 상기 제1 절연막에 대하여 식각 선택비를 갖는 절연 물질을 이용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 희생막은 상기 제1 절연막의 식각율보다 적어도 3배의 식각율을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 희생막과 상기 제1 절연막의 식각 선택비는 3:1 내지 20:1일 수 있다.
예시적인 실시예들에 있어서, 상기 희생막 패턴을 형성하는 단계는 상기 희생막의 일부를 화학 기계적 연마 공정 또는 식각 공정에 의해 제거하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 희생막 패턴은 습식 식각 공정 또는 건식 식각 공정에 의해 상기 기판으로부터 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 희생막 패턴은 내부에 보이드를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 방법은, 상기 배선을 노출시키는 상기 개구부를 형성하는 단계 이후에, 상기 개구부의 측벽 상에 스페이서를 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 방법은, 상기 희생막 패턴 상에 캐핑막을 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 배선을 노출시키는 상기 개구부를 형성하는 단계는 상기 희생막 패턴을 제거할 때 상기 캐핑막을 함께 제거하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 관통 전극은 상기 개구부를 완전히 채우도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 관통 전극은 상기 개구부의 프로파일을 따라 형성되어 상기 개구부의 일부를 채우도록 형성될 수 있다. 상기 도전 패턴은 상부에 리세스를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 기판의 제1 면 상에는 회로 패턴들이 형성되고, 상기 배선은 상기 회로 패턴과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 기판의 상기 제2 면을 부분적으로 제거하여 상기 희생막 패턴을 노출시키는 단계는, 상기 기판의 상기 제2 면을 부분적으로 제거하여 상기 희생막 패턴의 일부를 노출시키는 단계, 상기 기판의 제2 면 상에 상기 노출된 희생막 패턴을 커버하는 제2 절연막을 형성하는 단계, 및 상기 제2 절연막을 부분적으로 제거하여 상기 희생막 패턴의 하부를 노출시키는 제2 절연막 패턴을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 기판의 제2 면을 부분적으로 제거하는 단계는 화학 기계적 연마 공정 또는 식각 공정에 의해 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 절연막은 상기 희생막 패턴에 대하여 식각 선택비를 갖는 절연 물질을 이용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 희생막 패턴은 상기 제2 절연막의 식각율보다 적어도 3배의 식각율을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 관통 전극은 외부 접속 부재를 매개로 하여 다른 반도체 장치에 전기적으로 연결될 수 있다.
이와 같이 구성된 발명에 따른 반도체 장치의 제조 방법에 있어서, 기판의 제1 면으로부터 상기 기판의 두께 방향으로 연장하며 관통 전극이 형성될 영역에 희생막 패턴을 형성한다. 후공정(BEOL) 공정을 수행하여 상기 기판의 제1 면 상에 상기 관통 전극을 전기적으로 연결시키는 배선들을 갖는 상부 배선층을 형성한다. 이어서, 상기 희생막 패턴을 상기 기판의 제2 면으로부터 제거한 후, 상기 배선과 전기적으로 연결되는 관통 전극을 형성한다.
따라서, 상기 희생막 패턴이 제거된 부분에 상기 관통 전극이 형성되므로, 상기 상부 배선층의 배선과의 오정렬 문제가 발생하지 않는다. 또한, 상기 관통 전극을 위한 개구부를 형성하는 사진 공정에서 오정렬 문제를 회피할 수 있다. 더욱이, 상기 관통 전극은 후공정(BEOL) 이후에 형성되므로, 상기 후공정의 높은 온도에 의한 열적 스트레스에 의한 영향을 감소시킬 수 있다. 더욱이, 상기 관통 전극은 상기 기판의 후면을 연마하는 공정 이후에 형성되므로, 제조 공정 중 구리와 같은 상기 관통 전극의 도전 물질에 의한 기판의 오염을 방지할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 14는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 15 내지 도 17은 본 발명의 제2 실시예에 따른 반도체 장치를 제조하는 방법을 나타내는 단면도들이다.
도 18 및 도 19는 본 발명의 제3 실시예에 따른 반도체 장치를 제조하는 방법을 나타내는 단면도들이다.
도 20 내지 도 23은 본 발명의 제4 실시예에 따른 반도체 장치를 제조하는 방법을 나타내는 단면도들이다.
도 24 및 도 25는 본 발명의 제5 실시예에 따른 반도체 장치를 제조하는 방법을 나타내는 단면도들이다.
도 26은 본 발명의 제6 실시예에 따른 반도체 장치를 제조하는 방법을 나타내는 단면도이다.
도 27은 본 발명의 다른 실시예를 도시한 것이다.
도 28은 또 다른 실시예를 도시한 것이다.
도 29는 또 다른 실시예를 도시한 것이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
실시예 1
도 1 내지 도 14는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 1을 참조하면, 회로 패턴(12)이 형성된 기판(10)을 마련한다. 기판(10)은 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는다. 예를 들면, 기판(10)은 단결정 실리콘 기판일 수 있다.
기판(10)의 상기 제1 면 상에 회로 패턴(12)들을 형성한다. 회로 패턴(12)들은 트랜지스터, 다이오드, 커패시터 등을 포함할 수 있다. 기판(10)의 제1 면 상에 회로 패턴(12)들을 덮는 층간 절연막(14)을 형성한다. 층간 절연막(14) 상에는 식각 저지막(도시되지 않음)이 형성될 수 있다.
예를 들면, 회로 패턴(12)들은 트랜지스터, 다이오드, 커패시터 등을 포함할 수 있다. 상기 회로 패턴들은 회로 소자들을 구성할 수 있다. 따라서, 상기 반도체 장치는 내부에 다수개의 회로 소자들을 형성된 반도체 칩일 수 있다.
상기 회로 소자는 다수개의 메모리 소자들을 포함할 수 있다. 상기 메모리 소자의 예로는 휘발성 반도체 메모리 소자와 비휘발성 반도체 메모리 소자를 들 수 있다. 상기 휘발성 반도체 메모리 소자의 예로는 DRAM, SRAM 등을 들 수 있다. 상기 비휘발성 반도체 메모리 소자의 예로는 EPROM, EEPROM, Flash EEPROM 등을 들 수 있다.
이에 따라, 전공정(FEOL(front-end-of-line))이라 불리는 웨이퍼 공정을 수행하여 기판(10) 상에 회로 패턴(12)들을 형성한다.
도 2를 참조하면, 기판(10)의 상기 제1 면으로부터 기판(10)의 두께 방향으로 연장하는 제1 개구부(20)를 형성한다.
기판(10) 상의 층간 절연막(14) 상에 포토레지스트 막(도시되지 않음)을 형성한 후, 상기 포토레지스트 막을 패터닝하여 관통 전극이 형성될 영역을 노출시키는 포토레지스트 패턴(도시되지 않음)을 형성한다.
상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 식각 저지막, 층간 절연막(14) 및 기판(10)의 일부를 식각하여 제1 개구부(20)를 형성한다. 예를 들면, 제1 개구부(20)는 건식 식각 공정 또는 습식 식각 공정에 의해 형성될 수 있다. 제1 개구부(20)의 깊이는 이후에 형성될 관통 전극의 길이, 적층 패키지의 두께 등을 고려하여 선택될 수 있다. 이어서, 상기 포토레지스트 패턴을 기판(10)으로부터 제거한다.
도 3 및 도 4를 참조하면, 제1 개구부(20)를 채우는 희생막 패턴(26)을 형성한다. 제1 실시예에 있어서, 제1 개구부(20)를 채우는 제1 절연막(22) 및 희생막(24)을 순차적으로 형성할 수 있다.
구체적으로, 제1 개구부(20)의 측벽, 저면 및 층간 절연막(14)의 상부면의 프로파일을 따라 제1 절연막(22)을 형성한다. 제1 절연막(22)은 기판(10)과 제1 개구부(20) 내에 형성될 도전 물질을 절연시키는 역할을 한다.
상기 제1 절연막은 저유전율을 갖는 실리콘 산화물 또는 탄소 도핑된 실리콘 산화물을 이용하여 형성할 수 있다. 예를 들면, 상기 제1 절연막은 플라즈마 산화 공정을 통해 형성하거나 화학기상 증착 공정을 통해 형성할 수 있으며, 스텝 커버리지 특성이 우수한 TEOS막, 오존 TEOS 막, USG 막 등을 이용하여 형성할 수 있다.
이어서, 제1 절연막(22) 상에 제1 개구부(20)를 채우는 희생막(24)을 형성한다. 희생막(24)은 제1 절연막(22)에 대하여 식각 선택비를 갖는 절연 물질을 이용하여 형성할 수 있다. 예를 들면, 희생막(24)은 SOD(Spin-On Dielectric) 물질을 이용하여 형성할 수 있다. 또한, 희생막(24)은 제1 절연막(22)의 식각율보다 적어도 3배의 식각율을 가질 수 있다. 예를 들면, 동일한 습식 식각 조건에서, 희생막(24)과 제1 절연막(22)의 식각 선택비는 약 3:1 내지 약 20:1일 수 있다.
이후, 희생막(24)의 상부를 제거하여 제1 개구부(20) 내에 희생막 패턴(26)을 형성한다. 예를 들면, 희생막(24)은 화학 기계적 연마 공정, 식각 공정 또는 이들의 조합에 의해 제거될 수 있다. 도 4에 도시된 바와 같이, 희생막(24)의 일부만을 제거하여 희생막 패턴(26)을 형성할 수 있다. 이와 다르게, 층간 절연막(16) 상의 희생막(24) 및 제1 절연막(22)의 일부 또는 전부를 제거하여 상기 희생막 패턴을 형성할 수 있다.
도 5 내지 도 7을 참조하면, 기판(10)의 상기 제1 면 상에 상부 배선층을 형성한다. 상기 상부 배선층은 후공정(BEOL(back-end-of-line))이라 불리는 배선 공정을 수행하여 형성될 수 있다.
상기 상부 배선층은 기판(10) 상의 회로 패턴(12)과 이후에 형성될 관통 전극과 전기적으로 연결되는 상부 배선들(32, 36)을 포함한다.
구체적으로, 층간 절연막(14) 상에 제1 금속간 절연막(IMD(inter metal dielectric), 30)을 형성한다. 제1 금속간 절연막(30) 및 제1 절연막(22)의 일부를 식각하여 하부 배선(16) 및 희생막 패턴(32)의 상부면을 노출하는 개구부들을 형성한다. 상기 개구부들 내에 도전 물질을 채워 넣어 제1 상부 배선들(32)을 형성한다. 따라서, 제1 상부 배선들(32)은 희생막 패턴(26) 및 하부 배선(16) 상에 각각 형성된다.
이어서, 제1 금속간 절연막(30) 상에 제2 금속간 절연막(34)을 형성하고, 제2 금속간 절연막(34) 내에 제1 상부 배선(32)과 전기적으로 연결되는 제2 상부 배선(36)을 형성한다.
제2 금속간 절연막(34)의 일부를 제거하여 최상부의 제2 상부 배선(36)을 노출시키는 개구부를 형성하고, 제2 금속간 절연막(34) 상에 상기 개구부를 통해 최상부의 제2 상부 배선(36)과 접촉하는 접속 패드(40)를 형성한다.
이와 다르게, 최상부의 제2 상부 배선(36)을 접속 패드로 사용될 수 있다. 이 경우에 있어서, 제2 금속간 절연막(34)은 상기 접속 패드로 사용되는 최상부의 제2 상부 배선(36)을 노출시키는 보호막(도시되지 않음)을 더 포함할 수 있다. 예를 들면, 상기 보호막은 폴리이미드 물질을 포함할 수 있다. 이 때, 상기 접속 패드는 상기 보호막에 의해 노출될 수 있으며, 이후의 공정들에 의해 상기 접속 패드 상에 범프와 같은 연결 부재가 형성되어 다른 반도체 장치와 전기적으로 연결될 수 있다.
이어서, 기판(10)의 상기 제2 면으로부터 상기 관통 전극을 형성하기 위하여 제2 금속간 절연막(34) 상에 핸들링 기판(50)을 부착한다. 핸들링 기판(50)은 상기 관통 전극을 형성한 후에 기판(10)으로부터 제거될 수 있다.
도 8 내지 도 10을 참조하면, 기판(10)의 상기 제2 면을 제거하여 희생막 패턴(26)을 기판(10)으로부터 노출시킨다.
먼저, 기판(10)의 상기 제2 면을 부분적으로 제거하여 희생막 패턴(26) 및 희생막 패턴(26) 상의 제1 절연막(22)의 일부를 노출시킨다. 예를 들면, 기판(10)의 상기 제2 면은 화학 기계적 연마 공정, 식각 공정 또는 이들의 조합에 의해 제거될 수 있다. 따라서, 기판(10)의 상기 제2 면이 부분적으로 제거됨에 따라 기판(10)의 두께를 조절할 수 있다.
이어서, 제거된 기판(10)의 상기 제2 면 상에 제2 절연막(60)을 형성하여 노출된 희생막 패턴(26) 및 제1 절연막(22)을 커버한다. 제2 절연막(60)은 희생막 패턴(26)에 대하여 식각 선택비를 갖는 절연 물질을 이용하여 형성할 수 있다. 예를 들면, 희생막 패턴(26)은 제2 절연막(60)의 식각율보다 적어도 3배의 식각율을 가질 수 있다. 또한, 제2 절연막(60)은 제1 절연막(22)과 실질적으로 동일한 절연 물질을 이용하여 형성할 수 있다. 제2 절연막(60)은 제1 절연막(22)과 실질적으로 동일한 식각율을 가질 수 있다.
이후, 제2 절연막(60) 및 희생막 패턴(26) 상의 제1 절연막(22)의 일부를 제거하여 희생막 패턴(26)을 기판(10)으로부터 노출시키는 제2 절연막 패턴(62)을 형성한다. 예를 들면, 제2 절연막(60) 및 제1 절연막(22)은 화학 기계적 연마 공정 또는 식각 공정에 의해 부분적으로 제거될 수 있다.
도 11을 참조하면, 희생막 패턴(26)을 제거하여 상기 관통 전극이 형성될 영역을 제공하는 제2 개구부(21)를 형성한다.
희생막 패턴(26)은 습식 식각 공정, 건식 식각 공정 또는 이들의 조합에 의해 제거될 수 있다. 따라서, 희생막 패턴(26)만이 기판(10)으로부터 제거되고 제1 절연막(22)은 제1 개구부(22)의 측벽 상에 존재한다. 또한, 제1 상부 배선(32)은 제2 개구부(21)의 저면에 의해 노출된다.
도 12를 참조하면, 제2 개구부(21) 내에 관통 전극(72)을 형성한다.
제1 실시예에 있어서, 제2 개구부(21)의 저면, 측벽 및 제2 절연막 패턴(62) 상에 시드막(70)을 형성할 수 있다. 상기 시드막은 후속의 도전막을 형성하기 위한 도금 공정에서 전극으로 사용될 수 있다.
시드막(70) 상에 제2 개구부(21)를 채우는 도전막을 형성할 수 있다. 상기 도전막은 저저항의 금속 물질을 이용하여 형성될 수 있다. 예를 들면, 상기 도전막은 전해 도금법, 무전해 도금법, 전자 융합법(Electrografting) 등에 의해 형성될 수 있다. 상기 도전막은 구리(Cu), 알루미늄(Al), 금(Au), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W) 등을 포함할 수 있다. 이들은 단독으로 형성되거나 2 이상을 포함할 수 있다.
이어서, 상기 도전막을 패터닝하여 제2 개구부(21) 내에 제1 상부 배선(32)과 전기적으로 연결되는 관통 전극(72)을 형성할 수 있다. 이와 다르게, 상기 관통 전극은 화학 기상 증착 공정 등을 이용하여 형성될 수 있다.
제1 실시예에 있어서, 전공정(FEOL)에 의해 회로 소자들이 형성된 기판(10)에 기판(10)의 제1 면으로부터 연장하는 희생막 패턴(26)을 형성한 후, 후공정(BEOL)을 수행하여 기판(10)의 상기 제1 면 상에 상부 배선층을 형성할 수 있다. 이어서, 기판(10)의 제2 면으로부터 희생막 패턴(26)을 제거한 후, 상기 상부 배선층의 제1 상부 배선(32)과 전기적으로 연결되는 관통 전극을 형성할 수 있다.
따라서, 상기 희생막 패턴이 제거된 부분에 상기 관통 전극이 형성되므로, 상기 상부 배선층의 제1 상부 배선과의 오정렬 문제가 발생하지 않는다.
또한, 상기 관통 전극은 후공정(BEOL) 이후에 형성되므로, 상기 후공정의 높은 온도(예를 들면, 400℃)에 의한 열적 스트레스에 의한 영향을 감소시킬 수 있다. 따라서, 상기 관통 전극은 열적 스트레스에 의한 영향을 회피하면서 동시에 원하는 깊이의 관통 전극을 형성할 수 있다.
더욱이, 상기 관통 전극은 상기 기판의 후면을 연마하는 공정 이후에 형성되므로, 제조 공정 중 구리와 같은 상기 관통 전극의 도전 물질에 의한 기판의 오염을 방지할 수 있다.
도 13 및 도 14를 참조하면, 상술한 공정들에 의해 형성된 반도체 장치들을 상기 관통 전극을 이용하여 적층시킨다. 이하에서는, 상기 적층된 반도체 장치들을 제1 반도체 칩 및 제2 반도체 칩이라 하기로 한다.
예를 들면, 상기 제1 반도체 칩은 제1 범프(80)를 매개로 하여 상기 제2 반도체 칩 상에 적층될 수 있다. 제1 범프(80)는 상기 제2 반도체 칩의 접속 패드(140) 상에 형성되고 상기 제1 반도체 칩의 관통 전극(72)에 부착될 수 있다.
구체적으로, 범프(80)를 리플로우 공정에 의해 상기 제2 반도체 칩의 접속 패드(140)에 부착시켜 상기 제1 반도체 칩을 상기 제2 반도체 칩 상에 적층시킬 수 있다. 이와 유사하게, 상기 제2 반도체 칩을 제2 범프(82)를 매개로 하여 실장 기판(200)의 접속 패드(220)에 부착시켜 상기 제1 반도체 칩을 실장 기판(200) 상에 실장시켜 적층 패키지(300)를 형성할 수 있다.
이에 따라, 관통 전극들(72, 172)은 상기 범프와 같은 접속 부재들에 접합되어 상기 제1 및 제2 반도체 칩들을 서로 전기적으로 연결시킬 수 있다.
이어서, 실장 기판(200)의 상부면 상에 밀봉 부재(250)를 형성하여 상기 제1 및 제2 반도체 칩들을 외부로부터 보호할 수 있다. 실장 기판(200)의 하부면 상의 다수개의 외부 접속 패드들(230) 상에 솔더 볼들(240)을 배치시킨 후, 솔더 볼들(240)을 매개로 하여 적층 패키지(300)를 모듈 기판(도시되지 않음)에 실장시켜 메모리 모듈(도시되지 않음)을 완성할 수 있다.
실시예 2
도 15 내지 도 17은 본 발명의 제2 실시예에 따른 반도체 장치를 제조하는 방법을 나타내는 단면도들이다.
도 15 내지 도 17을 참조하여 설명되는 반도체 장치의 제조 방법은 관통 전극을 형성하기 위한 공정들을 제외하고는 도 1 내지 도 14를 참조하여 설명된 방법과 실질적으로 동일하다. 따라서, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
먼저, 도 1 내지 도 11을 참조로 설명한 공정들을 수행하여, 기판(10)의 후면으로부터 연장하는 제2 개구부(21)를 형성한다. 상기 상부 배선층의 제1 상부 배선(32)은 제2 개구부(21)의 저면에 의해 노출될 수 있다.
도 15 및 도 16을 참조하면, 제2 개구부(21)의 측벽, 저면 및 제2 절연막 패턴(62)의 상부면의 프로파일을 따라 스페이서 형성용 제3 절연막(64)을 형성한다. 상기 제3 절연막은 스텝 커버리지 특성이 우수한 절연 물질을 이용하여 형성할 수 있다. 예를 들면, 상기 제3 절연막은 실리콘 산화물 또는 실리콘 질화물을 이용하여 형성할 수 있다. 이어서, 제3 절연막(64)을 이방성 식각함으로써 제2 개구부(21)의 측벽 상에 스페이서(66)를 형성한다.
도 17을 참조하면, 스페이서(66)가 형성된 제2 개구부(21) 내에 관통 전극(72)을 형성한다.
예를 들면, 제2 개구부(21)의 저면, 스페이서(66) 및 제2 절연막 패턴(62) 상에 시드막(70)을 형성할 수 있다. 시드막(70) 상에 제2 개구부(21)를 채우는 도전막을 형성할 수 있다. 상기 도전막은 저저항의 금속 물질을 이용하여 형성될 수 있다. 상기 도전막은 구리(Cu), 알루미늄(Al), 금(Au), 인듐(In), 니켈(Ni) 등을 포함할 수 있다. 이들은 단독으로 형성되거나 2 이상을 포함할 수 있다. 이어서, 상기 도전막을 패터닝하여 제2 개구부(21) 내에 제1 상부 배선(32)과 전기적으로 연결되는 관통 전극(72)을 형성할 수 있다.
제2 실시예에 있어서, 희생막 패턴(26)을 제거하여 제2 개구부(21)를 형성한 후, 제2 개구부(21)의 측벽 상에 스페이서(66)를 형성한다. 스페이서(66)가 형성된 제2 개구부(21) 상에 제1 상부 배선(32)과 전기적으로 연결되는 관통 전극(72)을 형성한다.
제2 개구부(21)는 희생막 패턴(26)을 제거함으로써 형성된다. 따라서, 제2 개구부(21)의 측벽 상에 스페이서(66)를 형성함으로써, 제2 개구부(21)의 프로파일을 개선시킬 수 있다.
실시예 3
도 18 및 도 19는 본 발명의 제3 실시예에 따른 반도체 장치를 제조하는 방법을 나타내는 단면도들이다.
도 18 및 도 19를 참조하여 설명되는 반도체 장치의 제조 방법은 희생막 패턴을 형성하기 위한 공정들을 제외하고는 도 1 내지 도 14를 참조하여 설명된 방법과 실질적으로 동일하다. 따라서, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
먼저, 도 1 및 도 2를 참조로 설명한 공정들을 수행하여, 기판(10)의 상기 제1 면으로부터 연장하는 제1 개구부(20)를 형성한다.
도 18 및 도 19를 참조하면, 제1 개구부(20)를 채우는 희생막 패턴(26)을 형성한다.
먼저, 제1 개구부(20)의 측벽, 저면 및 층간 절연막(14)의 상부면의 프로파일을 따라 제1 절연막(22)을 형성한다. 제1 절연막(22) 상에 제1 개구부(20)를 채우는 희생막(24)을 형성한다. 희생막(24)은 제1 절연막(22)에 대하여 식각 선택비를 갖는 절연 물질을 이용하여 형성할 수 있다.
제3 실시예에 있어서, 희생막(24)은 희생막(24) 내에 보이드(25)를 갖도록 형성될 수 있다. 따라서, 희생막(24)은 제1 개구부(20)를 완전히 채우지 않고 형성될 수 있다.
이어서, 희생막(24)의 상부를 제거하여 제1 개구부(20) 내에 보이드(25)를 갖는 희생막 패턴(26)을 형성한다. 예를 들면, 희생막(24)은 화학 기계적 연마 공정, 식각 공정 또는 이들의 조합에 의해 제거될 수 있다.
이후, 도 5 내지 도 14를 참조하여 설명한 공정들과 실질적으로 동일한 공정들을 수행하여 반도체 장치를 형성한다.
제3 실시예에 있어서, 보이드(25)를 갖는 희생막 패턴(26)을 형성한 후에, 후공정(BEOL)을 수행하여 기판(10)의 상기 제1 면 상에 상부 배선층을 형성한다.
따라서, 상기 후공정이 비교적 높은 온도에서 수행되더라도, 희생막 패턴(26)의 보이드(25)는 상기 후공정에서의 열적 스트레스에 의한 영향을 감소시키는 역할을 수행할 수 있다.
실시예 4
도 20 내지 도 23은 본 발명의 제4 실시예에 따른 반도체 장치를 제조하는 방법을 나타내는 단면도들이다.
도 20 내지 도 23을 참조하여 설명되는 반도체 장치의 제조 방법은 상부 배선층을 형성하기 전에 캐핑막을 형성하기 위한 공정들을 제외하고는 도 1 내지 도 14를 참조하여 설명된 방법과 실질적으로 동일하다. 따라서, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
먼저, 도 1 내지 도 4를 참조로 설명한 공정들을 수행하여, 기판(10)의 상기 제1 면으로부터 기판(10)의 두께 방향으로 연장하며 관통 전극이 형성될 영역에 희생막 패턴(26)을 형성한다.
도 20을 참조하면, 희생막 패턴(26) 상에 캐핑막(28)을 형성한다. 예를 들면, 캐핑막(28)은 실리콘 산화물 또는 실리콘 질화물을 이용하여 형성될 수 있다.
도 21 및 도 22를 참조하면, 캐핑막(28) 상에 상부 배선층을 형성한다.
구체적으로, 캐핑막(28) 상에 제1 금속간 절연막(30)을 형성한 후, 제1 금속간 절연막(30)에 제1 상부 배선들(32)을 형성한다. 따라서, 제1 상부 배선(32)과 희생막 패턴(26) 사이에 캐핑막(28)이 위치할 수 있다.
이어서, 제1 금속간 절연막(30) 상에 제1 상부 배선들(32)과 전기적으로 연결되는 제2 상부 배선들(36)을 갖는 제2 금속간 절연막(34)을 형성한다.
도 22를 참조하면, 도 8 내지 도 11을 참조하여 설명된 공정들과 유사한 공정들을 수행하여 희생막 패턴(26)을 기판(10)으로부터 제거한다. 이 때, 캐핑막(28)의 일부도 함께 제거되어 제2 개구부(21)의 저면을 통해 제1 상부 배선(32)을 노출시키는 캐핑막 패턴(29)을 형성한다.
도 23을 참조하면, 제2 개구부(21) 내에 관통 전극(72)을 형성한다. 따라서, 제2 개구부(21) 내에 캐핑막 패턴(29)에 의해 노출된 제1 상부 배선(32)과 전기적으로 연결되는 관통 전극(72)을 형성할 수 있다.
제4 실시예에 있어서, 상부 배선층을 형성하기 전에 캐핑막(28)을 형성한 후, 희생막 패턴(26)을 제거할 때 캐핑막(28)을 함께 제거하여 제1 상부 배선(32)을 노출시키는 제2 개구부(21)를 형성한다.
따라서, 캐핑막(28)은 희생막 패턴(26)을 제거하는 식각 공정에서 식각 종료점으로 사용되어, 제2 개구부(21)의 프로파일을 개선시킬 수 있다.
실시예 5
도 24 및 도 25는 본 발명의 제5 실시예에 따른 반도체 장치를 제조하는 방법을 나타내는 단면도들이다.
도 24 및 도 25를 참조하여 설명되는 반도체 장치의 제조 방법은 관통 전극을 형성하기 위한 공정들을 제외하고는 실시예 4와 실질적으로 동일하다. 따라서, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
먼저, 도 20 내지 도 22를 참조로 설명한 공정들을 수행하여, 희생막 패턴(26) 및 캐핑막(28)의 일부를 기판(10)으로부터 제거하여 제2 개구부(21)의 저면을 통해 제1 상부 배선(32)을 노출시키는 캐핑막 패턴(29)을 형성한다.
도 24를 참조하면, 제2 개구부(21)의 측벽 상에 스페이서(66)를 형성한다.
구체적으로, 제2 개구부(21)의 측벽, 저면 및 제2 절연막 패턴(62)의 상부면의 프로파일을 따라 스페이서 형성용 제3 절연막을 형성한다. 상기 제3 절연막을 이방성 식각함으로써 제2 개구부(21)의 측벽 상에 스페이서(66)를 형성한다.
도 25를 참조하면, 스페이서(66)가 형성된 제2 개구부(21) 내에 관통 전극(72)을 형성한다.
예를 들면, 스페이서(66)가 형성된 제2 개구부(21) 상에 시드막(70)을 형성할 수 있다. 시드막(70) 상에 제2 개구부(21)를 채우는 도전막을 형성할 수 있다. 상기 도전막은 저저항의 금속 물질을 이용하여 형성될 수 있다. 이어서, 상기 도전막을 패터닝하여 제2 개구부(21) 내에 제1 상부 배선(32)과 전기적으로 연결되는 관통 전극(72)을 형성할 수 있다.
제5 실시예에 있어서, 상부 배선층을 형성하기 전에 캐핑막(28)을 형성한 후, 희생막 패턴(26)을 제거할 때 캐핑막(28)을 함께 제거하여 제1 상부 배선(32)을 노출시키는 제2 개구부(21)를 형성한다. 또한, 제2 개구부(21)를 형성한 후, 제2 개구부(21)의 측벽 상에 스페이서(66)를 형성한다. 스페이서(66)가 형성된 제2 개구부(21) 상에 제1 상부 배선(32)과 전기적으로 연결되는 관통 전극(72)을 형성한다.
따라서, 캐핑막(28)은 희생막 패턴(26)을 제거하는 식각 공정에서 식각 종료점으로 사용될 뿐만 아니라, 제2 개구부(21)의 측벽 상에 스페이서(66)가 형성됨으로써, 제2 개구부(21)의 프로파일을 개선시킬 수 있다.
실시예 6
도 26은 본 발명의 제6 실시예에 따른 반도체 장치를 제조하는 방법을 나타내는 단면도이다.
도 26을 참조하여 설명되는 반도체 장치의 제조 방법은 관통 전극을 형성하기 위한 공정들을 제외하고는 도 1 내지 도 14를 참조하여 설명된 방법과 실질적으로 동일하다. 따라서, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
먼저, 도 1 내지 도 11을 참조로 설명한 공정들을 수행하여, 희생막 패턴(26)을 기판(10)으로부터 제거하여 관통 전극이 형성될 영역을 제공하는 제2 개구부(21)를 형성한다.
도 26을 참조하면, 제2 개구부(21) 내에 리세스(75)를 갖는 관통 전극(74)을 형성한다.
예를 들면, 제2 개구부(21) 상에 시드막(70) 및 시드막(70) 상에 제2 개구부(21)를 부분적으로 채우는 도전막을 형성할 수 있다. 상기 도전막은 상기 개구부의 프로파일을 따라 형성되어 상기 개구부의 일부를 채울 수 있다. 이어서, 상기 도전막을 패터닝하여 제2 개구부(21) 내에 제1 상부 배선(32)과 전기적으로 연결되는 관통 전극(74)을 형성할 수 있다.
제6 실시예에 있어서, 환형 형상의 관통 전극(74)은 상부에 리세스(75)를 가질 수 있다. 또한, 관통 전극(74) 상에는 상기 리세스를 채우는 매립 패턴(도시되지 않음)이 형성될 수 있다. 상기 매립 패턴은 절연물질 또는 도전 물질로 이루어질 수 있다. 일 예로, 상기 매립 패턴은 스핀온글래스(SOG) 산화물, 유동성 실리콘(Flowable Si), 티타늄, 알루미늄, 다공성 물질(porous material) 등을 들 수 있다. 상기 관통 전극을 컵 형상을 가질 수 있으며, 상기 관통 전극은 실질적으로 전기적 신호 전달을 하는 콘택 플러그의 역할을 하게 된다.
이하에서는, 본 발명에 따른 다른 실시예들을 나타낸다.
도 27은 본 발명의 다른 실시예를 도시한 것이다.
도시된 것과 같이, 본 실시예는 메모리 콘트롤러(520)와 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 상기 본 발명의 각 실시예들에 따른 구조의 적층형 메모리 소자를 포함한다. 상기 메모리 콘트롤러(520)는 상기 메모리의 동작을 콘트롤하기 위한 입력 신호를 제공한다.
도 28은 또 다른 실시예를 도시한 것이다.
본 실시예는 호스트 시스템(700)에 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조의 적층형 메모리 소자를 포함한다.
상기 호스트 시스템(700)은 퍼스널 컴퓨터, 카메라, 모바일 기기, 게임기, 통신기기 등과 같은 전자제품을 포함한다. 상기 호스트 시스템(700)은 메모리(510)를 조절하고 작동시키기 위한 입력 신호를 인가하고, 상기 메모리(510)는 데이터 저장 매체로 사용된다.
도 29는 또 다른 실시예를 도시한 것이다. 본 실시예는 휴대용 장치(600)를 나타낸다. 휴대용 장치(600)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어의 복합기 등일 수 있다. 도시된 것과 같이, 휴대용 장치(600)는 메모리(510) 및 메모리 콘트롤러(520)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 적층형 메모리 소자를 포함한다. 상기 휴대용 장치(600)는 또한 인코더/디코더(610), 표시 부재(620) 및 인터페이스(670)를 포함할 수 있다. 데이터(오디오, 비디오 등)는 인코더/디코더(610)에 의해 상기 메모리 콘트롤러(520)를 경유하여 상기 메모리(510)로부터 입출력된다.
상술한 바와 같이, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 기판의 제1 면으로부터 상기 기판의 두께 방향으로 연장하며 관통 전극이 형성될 영역에 희생막 패턴을 형성한다. 후공정(BEOL) 공정을 수행하여 상기 기판의 제1 면 상에 상기 관통 전극을 전기적으로 연결시키는 배선들을 갖는 상부 배선층을 형성한다. 이어서, 상기 희생막 패턴을 상기 기판의 제2 면으로부터 제거한 후, 상기 배선과 전기적으로 연결되는 관통 전극을 형성한다.
따라서, 상기 희생막 패턴이 제거된 부분에 상기 관통 전극이 형성되므로, 상기 상부 배선층의 배선과의 오정렬 문제가 발생하지 않는다. 또한, 상기 관통 전극은 후공정(BEOL) 이후에 형성되므로, 상기 후공정의 높은 온도에 의한 열적 스트레스에 의한 영향을 감소시킬 수 있다. 더욱이, 상기 관통 전극은 상기 기판의 후면을 연마하는 공정 이후에 형성되므로, 제조 공정 중 구리와 같은 상기 관통 전극의 도전 물질에 의한 기판의 오염을 방지할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : 기판 12 : 회로 패턴
14 : 층간 절연막 16 : 하부 배선
20 : 제1 개구부 21 : 제2 개구부
22 : 제1 절연막 24 : 희생막
26 : 희생막 패턴 28 : 캐핑막
29 : 캐핑막 패턴 30 : 제1 금속간 절연막
32, 36 : 상부 배선 34 : 제2 금속간 절연막
40, 140 : 접속 패드 50 : 핸들링 기판
60 : 제2 절연막 62 : 제2 절연막 패턴
66 : 스페이서 70 : 시드막
72, 74, 172 : 관통 전극 75 : 리세스
80, 82 : 범프 200 : 실장 기판
240 : 솔더 볼 300 : 적층 패키지

Claims (20)

  1. 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 기판을 마련하는 단계;
    상기 제1 면으로부터 상기 기판의 두께 방향으로 연장하며 관통 전극이 형성될 영역에 희생막 패턴을 형성하는 단계;
    상기 기판의 제1 면 상에 형성되며, 상기 희생막 패턴 상에 위치하는 배선을 갖는 상부 배선층을 형성하는 단계;
    상기 기판의 상기 제2 면을 부분적으로 제거하여 상기 희생막 패턴을 노출시키는 단계;
    상기 희생막 패턴을 상기 기판의 제2 면으로부터 제거하여 상기 배선을 노출시키는 개구부를 형성하는 단계; 및
    상기 개구부 내에 상기 배선과 전기적으로 연결되는 관통 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서, 상기 희생막 패턴을 형성하는 단계는
    상기 기판의 상기 제1 면으로부터 상기 기판의 두께 방향으로 연장하는 제2 개구부를 형성하는 단계;
    상기 제2 개구부의 측벽 및 저면 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 희생막을 형성하는 단계; 및
    상기 희생막의 일부를 제거하여 상기 제2 개구부를 채우는 희생막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서, 상기 희생막은 상기 제1 절연막에 대하여 식각 선택비를 갖는 절연 물질을 이용하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서, 상기 희생막은 상기 제1 절연막의 식각율보다 적어도 3배의 식각율을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 3 항에 있어서, 상기 희생막과 상기 제1 절연막의 식각 선택비는 3:1 내지 20:1인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 2 항에 있어서, 상기 희생막 패턴을 형성하는 단계는 상기 희생막의 일부를 화학 기계적 연마 공정 또는 식각 공정에 의해 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서, 상기 희생막 패턴은 습식 식각 공정 또는 건식 식각 공정에 의해 상기 기판으로부터 제거되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서, 상기 희생막 패턴은 내부에 보이드를 갖도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서, 상기 배선을 노출시키는 상기 개구부를 형성하는 단계 이후에, 상기 개구부의 측벽 상에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 1 항에 있어서, 상기 희생막 패턴 상에 캐핑막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서, 상기 배선을 노출시키는 상기 개구부를 형성하는 단계는 상기 희생막 패턴을 제거할 때 상기 캐핑막을 함께 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 1 항에 있어서, 상기 관통 전극은 상기 개구부를 완전히 채우도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 1 항에 있어서, 상기 관통 전극은 상기 개구부의 프로파일을 따라 형성되어 상기 개구부의 일부를 채우도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서, 상기 도전 패턴은 상부에 리세스를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 1 항에 있어서, 상기 기판의 제1 면 상에는 회로 패턴들이 형성되고, 상기 배선은 상기 회로 패턴과 전기적으로 연결되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 1 항에 있어서, 상기 기판의 상기 제2 면을 부분적으로 제거하여 상기 희생막 패턴을 노출시키는 단계는
    상기 기판의 상기 제2 면을 부분적으로 제거하여 상기 희생막 패턴의 일부를 노출시키는 단계;
    상기 기판의 제2 면 상에 상기 노출된 희생막 패턴을 커버하는 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막을 부분적으로 제거하여 상기 희생막 패턴의 하부를 노출시키는 제2 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서, 상기 기판의 제2 면을 부분적으로 제거하는 단계는 화학 기계적 연마 공정 또는 식각 공정에 의해 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 16 항에 있어서, 상기 제2 절연막은 상기 희생막 패턴에 대하여 식각 선택비를 갖는 절연 물질을 이용하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제 18 항에 있어서, 상기 희생막 패턴은 상기 제2 절연막의 식각율보다 적어도 3배의 식각율을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 1 항에 있어서, 상기 관통 전극은 외부 접속 부재를 매개로 하여 다른 반도체 장치에 전기적으로 연결되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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