JP4246132B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、特に、半導体基板に貫通電極を形成するための貫通孔形成プロセスを含む、半導体装置およびその半導体装置の製造方法に関するものである。
近年、ますます半導体装置の小型・薄型化の要求が高まっている。さらに、複数の半導体装置を積層することで実装密度を高める手法が広く行なわれるようになってきている。このような要求に応えるものとして、半導体装置の表面に形成された電極パッドから、半導体基板を貫通し、半導体装置裏面にまで接続された貫通電極の形成技術が注目されている。
例えば、特許文献１では、半導体基板の裏面から半導体基板表面に形成された電極まで達する貫通孔を形成し、この貫通孔内壁を絶縁膜で覆った後、孔内部に金属を充填することで貫通電極を形成している。この貫通電極は、半導体基板裏面に突出するバンプを形成している。また、このようにして作製した貫通電極を有する半導体チップを複数積層することで高密度化をはかったマルチチップモジュールが開示されている。
また、特許文献２には、貫通電極を有するＢＧＡ（Ball Grid Array）型の半導体装置
の製造方法が開示されている。特許文献２では、半導体基板の裏面から半導体基板表面に形成された電極まで達する貫通孔を形成し、この貫通孔内壁および電極裏面にＣＶＤにて酸化膜を形成した後、異方性エッチングによって電極裏面に付着した酸化膜のみをエッチングし、側壁の酸化膜は残すようにしている。その後、孔内部に金属層を形成し、半導体基板の表裏を接続する貫通電極を形成している。
特許第３１８６９４１号公報（公開日平成８年８月２０日） 特開２００３−３０９２２１号公報（公開日平成１５年１０月３１日）
しかしながら、上記従来の貫通電極形成技術においては次のような問題がある。これを説明するために、先ずは、貫通電極が設けられた半導体装置の構成例を図１１に示す。
図１１は、貫通電極を備えた半導体装置の電極部付近の断面構造図である。通常、半導体基板１０１の第１面（基板おもて面に相当する）には第１の絶縁膜１０２が形成されており、その上に多層構造の金属配線層が形成されている。金属配線層には半導体チップの信号入出力を行うための電極パッド１０３が形成されており、貫通電極はこの電極パッド１０３の領域に形成される。さらに金属配線層の上に、酸化膜や窒化膜からなる保護膜１０４が形成されている。
半導体基板１０１において、電極パッド１０３直下には貫通孔が形成され、該貫通孔内壁と半導体基板１０１の第２面（基板裏面に相当する）とを覆うように第２の絶縁膜１０５が形成されている。また、貫通孔の内壁から半導体基板１０１の第２面にかけて導体層１０６が形成され、貫通孔内壁の導体層１０６が貫通電極の機能を有する。半導体基板１０１の第２面における導体層１０６は、外部入出力端子１０７と接続され、半導体基板１０１の第２面は、保護膜１０８によって外部入出力端子１０７形成部のみが開口される。これにより、半導体基板１０１の第１面に存在する電極パッド１０３と、第２面に存在す
る外部入出力端子１０７とが導体層１０６によって導通する。
図１１に示す構成の半導体装置を作成するにあたって、第２の絶縁膜１０５は、第１の絶縁膜１０２、電極パッド１０３、および保護膜１０４が形成された状態の半導体基板１０１に対して、第２面側から、例えばＣＶＤ（Chemical Vapor Deposition）法などによ
って形成される。
しかしながら、この場合、図１２（ａ）に示すように、第２の絶縁膜１０５は、上記貫通電極によって導通を取るべき電極パッド１０３の裏面にまで形成されてしまう。このため、導体層１０６の形成前に、図１２（ｂ）に示すように、貫通孔内壁に形成された第２の絶縁膜１０５を残し、電極パッド１０３裏面に形成された第２の絶縁膜１０５のみを除去する必要がある。ここで、電極パッド１０３裏面に形成された第２の絶縁膜１０５を除去する手法はいくつか考えられる。
第１の手法としては、半導体基板の裏面にレジストを塗布した後、貫通孔内部のレジストをフォト工程にて開口し、ドライエッチングによって電極パッド裏面の絶縁膜をエッチング除去することが考えられる。
第２の手法としては、異方性のドライエッチングを用いることにより、貫通孔側壁の絶縁膜をエッチングせずに、電極裏面の絶縁膜のみをエッチングすることが考えられる。特許文献１ではこの第２の手法が用いられている。
しかしながら、上記第１の手法では、貫通孔の開いた半導体基板の裏面にレジストを均一に塗布する際、貫通孔内部にまで均一にレジストを埋め込むことが困難である。特に、貫通電極が微細になればなるほど、貫通孔内部にレジストを埋め込み、かつ、貫通孔内部のレジストを現像により開口させることは極めて困難となる。
通常、半導体装置の電極は、１００μｍ角程度かそれ以下のものが多い。半導体基板として例えばＳｉウエハを用いる場合、その厚みは様々であるが、１００〜７００μｍ程度で取り扱われることが多い。例えば、７０μｍ角の貫通孔を１００μｍ厚のＳｉウエハに形成した場合、この微細孔の内部にレジストを均一に塗布することは困難である。さらに電極が微細化し、φ１０μｍで深さ５０μｍ程度の孔ともなると、さらに困難を極めることになる。
また、上記微細な貫通孔内部にレジストを均一に埋め込むことができたとしても、このアスペクト比の孔では、孔内に入った現像液の循環が生じにくいため、上記レジストを現像することによって開口させることは難しい。
また、第２の手法を用いた場合には、第１の手法に比較すると、電極パッド裏面の絶縁膜を開口することが容易に行えると考えられる。
しかしながら、上記貫通孔内にＣＶＤ法で酸化膜を成膜することで上記第２の絶縁膜を形成する場合、半導体基板裏面における絶縁膜の膜厚に比べ、貫通孔内壁における絶縁膜の膜厚の方が薄くなる。また、異方性エッチングにより電極パッド裏面の絶縁膜をエッチングする際、孔の底部にある電極パッド裏面の絶縁膜に比べて半導体基板裏面の絶縁膜のエッチングレートの方が早く、半導体基板裏面の絶縁膜までもがエッチングされてしまう。また、異方性とはいえ、貫通孔内壁における絶縁膜がエッチングにより減少することも避けられない。
特に、第２の絶縁膜のエッチングの後工程において、貫通孔内部に導体を形成するため
の金属膜を形成する工程、あるいは貫通孔内部に導体を埋め込む工程を容易にするためには、半導体基板に形成する貫通孔をテーパー形状にする必要がある。しかしながら、上記貫通孔をテーパー形状とする場合、貫通孔内壁に形成された第２の絶縁膜が、よりエッチングによって減少することになってしまう。
したがって、上記第２の手法では、貫通孔内壁に形成されるべき第２の絶縁膜が薄くなったり、場合によっては消失してしまうなどの恐れがあり、貫通電極における信頼性の低下を招いてしまう。
半導体基板裏面の絶縁膜減少による信頼性の低下を回避するには、半導体基板裏面にあらかじめ厚めの絶縁膜を形成しておくか、あるいは、電極パッド裏面の絶縁膜をエッチング除去した後に、再度、半導体基板裏面の絶縁膜形成が必要となるが、これらの場合には製造コストが高くなるといった欠点がある。また、これらの手法は、貫通孔内壁に形成された第２の絶縁膜の減少による信頼性の低下に対しては有効ではない。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、信頼性の高い貫通電極を、容易に低コストで形成することにある。
本発明に係る半導体装置の製造方法は、上記課題を解決するために、半導体基板の第１面に無機材料からなる第１の絶縁膜を介して形成された電極パッドを有し、上記電極パッドと上記半導体基板の第２面に存在する外部接続用端子とを接続する貫通電極を有する半導体装置の製造方法において、第１面に上記第１の絶縁膜と上記電極パッドとが形成された上記半導体基板に対し、その第２面に無機材料からなる第２の絶縁膜を形成し、上記電極パッドの直下にて上記第２の絶縁膜を開口する第１の工程と、上記第２の絶縁膜をマスクとして、上記半導体基板に第１の絶縁膜に達する貫通孔を、第２の絶縁膜の開口縁よりも該貫通孔を後退させるように形成する第２の工程と、上記貫通孔の内壁に有機材料からなる第３の絶縁膜を形成する第３の工程と、上記第２の絶縁膜をマスクとして、上記第１の絶縁膜をエッチングし、上記電極パッド裏面を上記半導体基板の第２面側に露出させる第４の工程と、上記貫通孔内で上記貫通電極となると共に、上記電極パッドと上記外部接続用端子とを接続する導電部を形成する第５の工程とを含むことを特徴としている。
上記の構成によれば、第１面に形成される電極パッドと第２面に形成される外部接続用端子とを導通させるための導電部は、第１ないし第３の絶縁膜によって半導体基板との絶縁性が確保される。
上記第３の絶縁膜は、上記第１および第２の工程によって形成される上記貫通孔の内壁に形成されるが、上記貫通孔は、第２の絶縁膜をマスクとして第２の絶縁膜の開口縁よりも該貫通孔を後退させるようにして形成される（上記貫通孔に対して、第２の絶縁膜がひさしを形成する）。このため、上記第３の工程において、上記第３の絶縁膜は、第２の絶縁膜のひさし下において形成することができる。
そして、上記第４の工程においては、上記第２の絶縁膜をマスクとして上記第１の絶縁膜をエッチングし、上記電極パッド裏面を上記半導体基板の第２面側に露出させる際に、従来技術で問題となっていた、電極パッド裏面に形成されてしまう絶縁膜を除去するための、微細な孔内部へのレジスト塗布・現像などのフォト工程は不要となり、コストアップ要因となる複数回のＣＶＤなどの真空プロセスも不要となる。
また、上記第１および第２の絶縁膜は無機材料であり、上記第３の絶縁膜は有機材料であることから、上記第４の工程における第１の絶縁膜のエッチングの際に、貫通孔内壁に
形成されている第３の絶縁膜の減少を防ぐことができるため、高い信頼性を確保できる。
さらに、上記第３の絶縁膜は有機材料を用いることで、半導体基板と貫通孔内部に形成される導電部との熱膨張の差による応力を吸収し、貫通電極の破損を防止することが可能となる。
また、上記半導体装置の製造方法では、上記第２の工程において、第２の絶縁膜をマスクに半導体基板を異方性エッチングし、さらに、半導体基板を等方性エッチングすることで、上記貫通孔を第２の絶縁膜の開口縁よりも後退させるように形成することができる。
また、上記半導体装置の製造方法では、上記第２の工程においては、第２の絶縁膜をマスクに半導体基板をウエットエッチングすることで、上記貫通孔を第２の絶縁膜の開口縁よりも後退させるように形成することができる。
また、上記半導体装置の製造方法では、上記第２の絶縁膜は、上記第２の工程における半導体基板のエッチング時に対し、マスク効果のあるエッチング選択比を有することが好ましい。
また、上記半導体装置の製造方法では、上記第３の工程においては、半導体基板を陰極とする電着により上記第３の絶縁膜を形成することができる。
上記の構成によれば、上記第３の絶縁膜の形成において、半導体基板を陰極とする電着を使用することで、上記第３の絶縁膜は、半導体基板の表面（すなわち、上記半導体基板に形成された貫通孔の内壁）にのみ形成され、電極パッドの裏面には第３の絶縁膜が形成されない。したがって、電極パッド裏面に形成された第３の絶縁膜を除去する工程が不要となり、信頼性の高い貫通電極の形成が可能となると共に、製造コストを低減できる。
また、上記半導体装置の製造方法では、上記第３の工程においては、印刷法によって有機絶縁材料を上記貫通孔に埋め込み、さらに、第２の絶縁膜をマスクとして異方性エッチングを行うことによって上記第３の絶縁膜を形成することができる。
また、上記半導体装置の製造方法では、上記第３の工程においては、真空印刷法により有機絶縁材料を上記貫通孔に埋め込むことが好ましい。
また、上記半導体装置の製造方法では、上記第３の絶縁膜がポリイミドあるいはエポキシであることが好ましい。
また、本発明に係る半導体装置の製造方法は、上記課題を解決するために、半導体基板の第１面に無機材料からなる第１の絶縁膜を介して形成された電極パッドを有し、上記電極パッドと上記半導体基板の第２面に存在する外部接続用端子とを接続する貫通電極を有する半導体装置において、第１面に上記第１の絶縁膜と上記電極パッドとが形成された上記半導体基板に対し、上記電極パッドの直下にて、上記半導体基板に貫通孔が形成されており、上記半導体基板の第２面には第２の絶縁膜が形成されており、上記貫通孔の内壁には第３の絶縁膜が形成されていると共に、上記第２の絶縁膜の開口縁と上記第３の絶縁膜の内周面とは、半導体基板の第２面側から見て一致するように形成されることを特徴としている。
上記の構成によれば、上記第２の絶縁膜の開口縁と上記第３の絶縁膜の内周面とは、半導体基板の第２面側から見て一致するように形成されるため、電極パッド裏面に形成されてしまう第１の絶縁膜を除去するためエッチングにおいて、上記第２の絶縁膜をマスクと
することができ、従来技術で問題となっていた、微細な孔内部へのレジスト塗布・現像などのフォト工程は不要となり、コストアップ要因となる複数回のＣＶＤなどの真空プロセスも不要となる。
また、上記半導体装置は、これを複数個積層して配置することができる。
また、上記半導体装置では、上記半導体基板の破損を防止するための補強板が、上記半導体基板の第１面側に接着層を介して貼り合わされている構成とすることができる。
また、上記半導体装置では、上記半導体装置は、上記補強板が光透過性部材であり、上記半導体基板と上記補強板との間にはＣＣＤセンサが配置された固体撮像素子である構成とすることができる。
本発明に係る半導体装置の製造方法は、以上のように、第１面に上記第１の絶縁膜と上記電極パッドとが形成された上記半導体基板に対し、その第２面に無機材料からなる第２の絶縁膜を形成し、上記電極パッドの直下にて上記第２の絶縁膜を開口する第１の工程と、上記第２の絶縁膜をマスクとして、上記半導体基板に第１の絶縁膜に達する貫通孔を、第２の絶縁膜の開口縁よりも該貫通孔を後退させるように形成する第２の工程と、上記貫通孔の内壁に有機材料からなる第３の絶縁膜を形成する第３の工程と、上記第２の絶縁膜をマスクとして、上記第１の絶縁膜をエッチングし、上記電極パッド裏面を上記半導体基板の第２面側に露出させる第４の工程と、上記貫通孔内で上記貫通電極となると共に、上記電極パッドと上記外部接続用端子とを接続する導電部を形成する第５の工程とを含む構成である。
上記第３の絶縁膜は、上記貫通孔の内壁に形成されるが、上記貫通孔は、第２の絶縁膜をマスクとして第２の絶縁膜の開口縁よりも該貫通孔を後退させるようにして形成される（上記貫通孔に対して、第２の絶縁膜がひさしを形成する）ため、上記第３の絶縁膜は、第２の絶縁膜のひさし下において形成することができる。
そして、上記第２の絶縁膜をマスクとして上記第１の絶縁膜をエッチングし、上記電極パッド裏面を上記半導体基板の第２面側に露出させる際に、微細な孔内部へのレジスト塗布・現像などのフォト工程は不要となり、コストアップ要因となる複数回のＣＶＤなどの真空プロセスも不要となるといった効果を奏する。
また、上記第１および第２の絶縁膜は無機材料であり、上記第３の絶縁膜は有機材料であることから、上記第４の工程における第１の絶縁膜のエッチングの際に、貫通孔内壁に形成されている第３の絶縁膜の減少を防ぐことができるため、高い信頼性を確保できる。
さらに、上記第３の絶縁膜は有機材料を用いることで、半導体基板と貫通孔内部に形成される導電部との熱膨張の差による応力を吸収し、貫通電極の破損を防止することが可能となる。
本発明の一実施形態について図１ないし図１０に基づいて説明すると以下の通りである。先ずは、本実施の形態に係る半導体装置において、貫通電極を備えた半導体装置の電極部付近の断面構造を図１に示す。
図１に示す半導体装置では、半導体基板（例えばＳｉウエハ）１の第１面（基板おもて面に相当する）に、第１の絶縁膜２を介して、その上に単層もしくは多層構造（通常は多
層構造）の金属配線層が形成されている。この金属配線層上の所定の端子には図示しない半導体素子が接続されており、この半導体素子の信号入出力を行うための電極パッド３が形成されている。図１においては、上記金属配線層において電極パッド３のみを記載している。さらに金属配線層の上には、酸化膜や窒化膜からなる保護膜４が形成されている。尚、半導体基板１としては、Ｓｉ以外の半導体基板、例えばＧａＡｓなども使用可能である。また、第１の絶縁膜２は無機材料にて形成され、例えば、Ｓｉ酸化膜等の酸化膜を用いることができる。
上記半導体装置において、貫通電極は電極パッド３の領域に形成される。このため、半導体基板１において、電極パッド３直下に貫通孔が形成される。そして、この貫通孔内壁を覆うように第３の絶縁膜６が形成され、半導体基板１の第２面（基板裏面に相当する）を覆うように第２の絶縁膜５が形成される。第２の絶縁膜５は、第１の絶縁膜２と同様に無機材料にて形成され、例えば、Ｓｉ酸化膜等の酸化膜やＳｉＮ等を用いることができる。また、第３の絶縁膜６は有機材料にて形成される。
貫通孔の内壁から半導体基板１の第２面にかけては導体部７が形成され、貫通孔内壁の導体部７が貫通電極としての機能を有する。このとき、電極パッド３および導体部７は、第１の絶縁膜２、第２の絶縁膜５、および第３の絶縁膜６によって、半導体基板１に対する絶縁性が保たれる。
半導体基板１の第２面における導体部７は、外部入出力端子８と接続され、半導体基板１の第２面は、保護膜９によって外部入出力端子８の形成部のみが開口される。これにより、半導体基板１の第１面に存在する電極パッド３と、第２面に存在する外部入出力端子８とが導体部７によって導通する。
上記図１に示す半導体装置において、貫通電極の形成プロセスを図２（ａ）〜（ｄ）、および図３（ａ）〜（ｄ）を参照して以下に説明する。
図２（ａ）は、半導体基板１の電極パッド３部分の断面構造を示した模式図であり、半導体ウエハ１の第１面において、第１の絶縁膜２、電極パッド３を含む金属配線層、および保護膜４までが形成された状態を示している。
図２（ａ）の状態において、半導体基板１は裏面研磨により所定の厚みに研削されている。これは、後工程で半導体基板１に貫通孔を形成する際、半導体基板１の厚みが大きいと（貫通孔が深いと）エッチング時間が長くなりコストアップとなることや、孔の形状をコントロールすることが困難となるためである。すなわち、半導体基板１の基板厚をある程度薄くすることで、エッチング深さを浅くしている。また逆に、半導体基板１をあまりに薄くしすぎると、後工程での取り扱いが難しくなり、破損の危険性が高まることや、反りが発生してしまうため、本実施の形態では半導体基板１の厚みは３００μｍとした。
次に、半導体基板１の裏面研磨面（第２面）に、ＣＶＤ法によって酸化膜を２μｍ形成し、第２の絶縁膜５とする。第２の絶縁膜５は、後工程において、第１の絶縁膜２をエッチングするためのマスクとするため、第１の絶縁膜２の厚みより厚くしておく必要がある。また、第２の絶縁膜５上にレジスト１１を塗布し、第１面の電極パッド３に対応した位置を開口するようにレジスト１１の露光・現像を行う。これにより、レジスト１１は、第２の絶縁膜５をドライエッチングする際のマスクとなる。この状態までが図２（ａ）に示される。
次に、図２（ｂ）に示すように、レジスト１１をマスクとして第２の絶縁膜５をドライエッチングし、第２の絶縁膜５を開口する。
さらに、図２（ｃ）に示すように、レジスト１１を除去した後、第２の絶縁膜５をマスクにしてＲＩＥにより半導体基板１であるＳｉのエッチングを行う。半導体基板１のエッチングは、電極パッド３直下の第１の絶縁膜２が露出するとエッチングの進行が止まる。この時、半導体基板１のエッチングに異方性エッチングであるＲＩＥを用いているが、エッチング条件のコントロールによって、第２の絶縁膜５の開口縁より半導体基板１を後退させるようにエッチングすることが可能である。
上記エッチングにおいて、第２の絶縁膜５の開口縁より半導体基板１を後退させる手法としては次のような方法がある。
例えば、図４（ａ）に示すように第１の絶縁膜２が露出するまではＲＩＥなどの異方性エッチングにより半導体基板１をエッチングし、さらに、図４（ｂ）に示すように等方性エッチングによって第２の絶縁膜５の開口縁より半導体基板１を後退させることが可能である。
また、図５に示すように、第２の絶縁膜５をマスクに、ＴＭＡＨなどの薬液を用いたウエットエッチングによってテーパー形状の貫通孔を形成し、この貫通孔において第２の絶縁膜５の開口縁より半導体基板１を後退させることも可能である。
また、これらの手法を組み合わせ、ＲＩＥなどの異方性エッチングにより第１の絶縁膜２が露出するまで半導体基板１をエッチングした後、ウエットエッチングにより半導体基板１を後退させることも可能である。
半導体基板１に貫通孔が形成されると、次に図２（ｄ）に示すように、半導体基板１であるＳｉを陰極として電着を実施し、電着レジスト６’を貫通孔内壁のＳｉ露出部分に形成する。上記電着レジストの材料としては、ポリイミドまたはエポキシ等が利用可能である。尚、この時、半導体基板１と電気的に接続されている電極パッド３が電着液に対して露出していると、その部分にまで電着レジストが形成されてしまう。このため、半導体基板１表面をあらかじめ別のレジストや保護フィルムで覆っておくか、半導体基板１表面が電着液に触れない構造の装置を用いる必要がある。
上記電着レジスト６’は導電性を有する部分、すなわち、陰極である半導体基板１露出面のみに形成される。このため、上記電着レジスト６’は、半導体基板１の貫通孔の内壁に析出し、電極パッド３直下の第１の絶縁膜２裏面には析出しない。但し、実際には、図２（ｄ）に示すように半導体基板１の第２面にも多少成長する場合もある。
ここでは、市販の電着レジスト溶液を用いて、所定の膜厚まで電着を行った後、洗浄、硬化を行うことで図２（ｄ）に示す状態が得られる。この時、電着レジストのピンホールや貫通孔の肩口で膜厚が薄くなることなどを考慮し、１５μｍ程度の膜厚まで電着を実施するとよい。
尚、半導体基板１に形成された貫通孔内壁において絶縁膜を形成するには、酸化膜などの無機材料をＣＶＤなどにより形成することも可能ではある。しかしながら、１０μｍ以上の無機絶縁膜を形成するのは時間がかかりコストアップになるばかりでなく、該絶縁膜にクラックが入ったり、該絶縁膜が剥離したりするなどの問題が出てくる。上述のように、電着による有機膜によって貫通孔内壁に絶縁膜を形成するのであれば、容易に厚膜の形成が可能である。また、電着レジスト６’は、陰極である半導体基板１の露出面のみに形成されるため、特別なパターンニングなどの処理は必要でなく、容易に半導体基板１貫通孔の内壁絶縁が可能である。
次に、図３（ａ）に示すように、電着レジスト６’に対して第２の絶縁膜５をマスクとした異方性ドライエッチングを行い、半導体基板１の貫通孔内壁面のみに第３の絶縁膜６を得る。すなわち、図２（ｄ）の状態では、第２の絶縁膜５の開口縁より半導体基板１が後退しているため、第２の絶縁膜５のひさしが形成され、このひさし部分がマスクとなって、貫通孔内壁に形成された第３の絶縁膜６はエッチングされることなく留まることが可能である。この異方性ドライエッチングにより、第２の絶縁膜５の開口縁と第３の絶縁膜６の内周面とが、半導体基板１の第２面側から見て一致するように形成される。
第３の絶縁膜６は電着により形成されているため、このようなひさしがあっても容易に形成が可能であり、従来の無機材料をＣＶＤなどにより形成した場合に問題であった、ひさしの下部で膜厚が薄くなったり、カバレジが悪く絶縁不良を起こすなどの欠陥は発生しない。また、この時、貫通孔内に露出している第１の絶縁膜２上、あるいは第２の絶縁膜５上に若干の電着レジスト６’が付着していたとしても、第２の絶縁膜５をマスクとする上記異方性エッチング時において、これらを除去することが可能である。
尚、上記説明では、電着レジスト６’を厚めに形成し、さらに異方性ドライエッチングを行うことによって第３の絶縁膜６を形成している。しかしながら、電着を行う条件を適切に制御すれば、電着のみによって第３の絶縁膜６を図３（ａ）に示すような理想的な形状に形成することも可能であり、この場合、余分な電着レジスト６’を除去するための異方性ドライエッチングを省略することも可能である。
次に、図３（ｂ）に示すように、第２の絶縁膜５をマスクとして、電極パッド３直下の第１の絶縁膜２をドライエッチングし、電極パッド３の裏面を露出させる。この時、第２の絶縁膜５をマスクとして電極パッド３裏面の第１の絶縁膜２をエッチングするため、新たに特別なマスク形成などの処理は全く不要である。つまり、貫通孔の形成された半導体基板１にレジストを塗布し、パターニングしたり、複数回のＣＶＤによる絶縁膜形成などの処理は不要であり、アライメントなどの作業がまったく入らないため、非常に容易に電極パッド３を開口させることが可能である。
また、無機材料からなる第１の絶縁膜２と有機材料からなる第３の絶縁膜６との選択比は大きく取ることが可能であり、また、第１の絶縁膜２に比べて第３の絶縁膜６の厚みを十分に大きく形成することも可能である。このため、第１の絶縁膜２をエッチングする際に、第３の絶縁膜６がこのエッチングにより薄くなったり消失したり、あるいはピンホールが発生するなどの危険性がなく、信頼性の高い貫通孔内壁の絶縁が可能となる。
次に、図３（ｃ）に示すように、半導体基板１裏面から電解メッキのためのシードメタル層７ａをＣＶＤにより形成する。このシードメタル層７ａの形成においては、もちろんスパッタなど、ＣＶＤ以外の手法を用いても良い。ここでは、貫通孔内部にまでシードメタル層７ａを形成する必要があり、かつこの孔が深いため、狭い空間にまで良好に膜形成が可能なＣＶＤ法を選択している。上記シードメタル層７ａとしては、例えば、ＴｉＮを０．１μｍ、Ｃｕを０．５μｍ形成する。
次に、電極パッド３裏面と後に形成される外部入出力端子８とを電気的に接続する再配線パターンとなる導電層７ｂを、上記シードメタル層７ａの上に電解銅メッキ等で形成するため、まずは半導体基板１裏面にレジスト１２を塗布し、該レジスト１２において再配線パターンを露光・現像などの通常のフォトリソ工程により形成する。尚、貫通孔の設けられた半導体基板１に対して、液状のレジストを塗布するのが困難な場合には、レジスト１２としてドライフィルムレジストなどを用いることも可能である。
続いて、上記シードメタル層７ａを陰極として電解銅メッキを行うことで、上記レジスト１２の開口部分にあたる再配線パターンの膜厚を増加させ、導電層７ｂとする。導体層７ｂの膜厚は、後工程で外部入出力端子８として半田ボールを搭載するため、厚みは１０μｍとした。
電解メッキが終了すれば、次に、図３（ｄ）に示すように、レジスト１２を除去し、不要なシードメタル層７ａをエッチング除去する。そして、シードメタル層７ａおよび導電層７ｂにより図３（ｄ）に示す導体部７が構成される。さらに、半導体基板１の裏面全体に感光性絶縁樹脂によって保護膜９を形成する。保護膜９では、露光・現像などのフォトリソ工程によって外部入出力端子８の形成部が開口される。そして、保護膜９の開口部に、外部入出力端子８となる半田ボールを搭載し、個別の半導体チップにダイシングすることで図１に示す半導体装置が完成する。
以上の工程によって作製された半導体装置は、温度サイクルテストなどにおいて高い信頼性を有している。通常、半導体基板と該半導体基板に形成された貫通孔内に埋め込まれる導体（すなわち、貫通電極）との間には熱膨張率の差があるため、これらの間に温度変化によって応力が発生する。そして、この応力によって、貫通電極周辺の半導体基板や無機材料からなる内壁絶縁材料にクラックなどが発生するといった問題がある。
この問題に対し、本実施の形態に係る半導体装置の構成では、貫通孔内壁の絶縁材料である第３の絶縁膜６は有機材料にて形成されるため、従来用いられてきた無機系の絶縁材料に比べて柔らかく、伸びも大きいため、クラックなどの破損が生じにくく、貫通電極の信頼性を高める効果がある。
また、本実施の形態に係る構造を有する半導体装置では、これらを複数個積層した積層形半導体装置においても、高い接続信頼性を得ることができる。
図６に示すように、半導体装置に形成された貫通電極を用いて、上下に積層される半導体装置間を接続する場合、貫通電極に上下方向の応力が加わる。この応力に対しても、本実施の形態に係る半導体装置の構成では、貫通孔内壁の絶縁材料である第３の絶縁膜６は有機材料にて形成されるため、従来用いられてきた無機系の絶縁材料に比べて柔らかく、伸びも大きいため、クラックなどの破損が生じにくく、積層配置された複数の半導体装置間の高い接続信頼性を確保することができる。
また、上記説明では、図２（ｄ）から図３（ａ）の工程にかけて、半導体基板１に設けられた貫通孔内壁に第３の絶縁膜６となる有機絶縁材料を形成するために、電着法を使用している。しかしながら、本発明において、貫通孔内壁に有機絶縁材料を形成する方法は、特に限定されるものではなく、例えば、図７（ａ），（ｂ）に示すように印刷法を用いても良い。
図７（ａ）の状態では、図２（ｃ）に示す状態と同様に半導体基板１に貫通孔が形成されており、この貫通孔では第２の絶縁膜５の開口縁より半導体基板１が後退されている。ここで、印刷法により半導体基板１に形成された貫通孔内部に、第３の絶縁膜６となるための有機絶縁材料６''を形成する。この印刷法では、一般的に用いられているスクリーン印刷を用いることが可能である。つまり、半導体基板１に形成された貫通孔に対応した開口部を有するスクリーンマスクを用いて、液状の有機絶縁材料をスキージにより押し広げ、貫通孔内部にまで絶縁材料を落としこむ方法である。
このときに用いられる有機絶縁材料６''としては、エポキシやポリイミドなど、様々な有機絶縁材料を用いることができる。印刷後、この有機絶縁材料６''を硬化させることで
図７（ａ）の状態が得られる。なお、有機絶縁材料６''の埋め込み印刷には、真空印刷法を用いることで、より良好な埋め込みが可能となる。
次に、図７（ｂ）に示すように、第２の絶縁膜５をマスクとして異方性ドライエッチング行うことで、不必要な箇所の有機絶縁材料６''を除去し、第３の絶縁膜６が形成されると共に第１の絶縁膜２が露出される。この図７（ｂ）に示す状態は、図３（ａ）に示す状態と同じであるため、これ以降は図３（ｂ）〜（ｄ）に示す工程と同様の方法により半導体装置が実現できる。
続いて、本発明による貫通電極を備えた半導体装置を用いてなるＣＣＤ（Charge Coupled Device）パッケージの構造例を、図８を参照して以下に説明する。尚、図８において
、図１に示す半導体装置と同様な構成および作用を有する部材については、同一の部材番号を付して説明を行う。
図８に示すＣＣＤパッケージでは、半導体基板１の第１面に形成された電極パッド３の直下に貫通孔が形成され、第１面に形成された電極パッド３と半導体基板１の第２面に形成された外部入出力端子８とが銅メッキからなる導体部７により電気的に接続されている。
この時、電極パッド３および導体部７と半導体基板１とは電気的に絶縁されている。つまり、半導体基板１の第１面に形成された第１の絶縁膜２と、半導体基板１の第２面に形成された第２の絶縁膜５と、貫通孔内壁に形成された第３の絶縁膜６とにより上記絶縁性が保たれていることが分る。
また、半導体基板１の第１面には接着剤２１を用いてガラス板２２が接着されている。接着剤２１は、半導体基板１の第１面に形成されているＣＣＤセンサ部２３を避けるように形成されている。
上記ＣＣＤパッケージの製造プロセスの一例を、図９（ａ）〜（ｃ）および図１０（ａ），（ｂ）を参照して以下に説明する。通常、半導体基板１の第１面には複数の層からなる絶縁層が形成されており、その上に多層構造の電極パッド３が形成されている。
まず、図９（ａ）に示すように、第１の絶縁膜２、金属配線層（電極パッド３を含む）、およびＣＣＤセンサ部２３が形成されている半導体基板１の第１面に、接着剤２１の層を形成する。接着剤２１は、ＣＣＤセンサ部２３の形成領域を避けるように形成される。これは、ＣＣＤセンサ部２３上に接着剤２１を形成すると、ＣＣＤセンサ部２３が光学的に劣化するためである。接着剤２１は、ディスペンスや印刷法など既知の手段により半導体基板１上に形成する。また、場合によっては半導体基板１と貼り合わされるガラス板２２側に形成しても良い。
マイクロレンズなどを備えたＣＣＤセンサ部２３の保護のため、所定の厚みに形成された接着剤２１を介して、半導体基板１にガラス板２２を貼り合わせる。このガラス板２２は、ＣＣＤセンサ部２３の保護と、薄くした半導体基板１の補強のために用いられるものである。今回は０．５ｍｍ厚のガラス板２２を用いた。
次に、半導体基板１の裏面を研磨し、半導体基板１を１００μｍの厚さに研削する。これは、半導体基板１をできるだけ薄くすることでＣＣＤパッケージの厚みを小さくすることを目的としている。但し、ＣＣＤセンサ部２３の領域には接着剤２１がないため空間となっており、このような空間のある状態であまり薄く裏面研磨すると半導体基板１を破損する恐れがある。もちろん、通常の裏面研磨法により１００μｍ以下に半導体基板１をあ
らかじめ研磨しておき、接着剤２１を形成したガラス板２２に半導体基板１貼り合わせるなどの手法によりこの課題を解決することも可能である。
次に、半導体基板１の裏面研磨面に第２の絶縁膜５となるＳｉＮをＣＶＤ法により形成する。第２の絶縁膜５上にはレジスト１１を塗布し、第１面の電極パッド３に対応した位置を開口するようにレジスト１１の露光・現像を行う。この状態までが図９（ａ）に示される。
次に、図９（ｂ）に示すように、レジスト１１をマスクに第２の絶縁膜５であるＳｉＮをドライエッチングし開口する。その後、レジスト１１は除去する。さらに、第２の絶縁膜５をマスクに半導体基板１であるＳｉを異方性ドライエッチングする。半導体基板１がエッチングされ、電極パッド３直下の第１の酸化膜２が露出するとエッチングの進行が止まる。続いて、等方性ドライエッチングを行うことで、第２の絶縁膜５の開口縁より半導体基板１の孔を後退させる。
次に、図９（ｃ）に示すように、半導体基板１を陰極として電着を実施し、電着レジスト（例えば、電着ポリイミド）６’を半導体基板１における貫通孔の内壁に形成する。上記電着レジスト６’は、所定の膜厚まで電着を行った後、洗浄、硬化を行うことで、図９（ｃ）のような状態が得られる。電着レジスト６’のピンホールやＳｉ孔の肩口で膜厚が薄くなることなどを考慮し、１０μｍ程度の膜厚まで電着を実施した。また、電着レジスト６’は、陰極である半導体基板１の露出面のみに形成されるため、アライメントやパターンニングなどを行うことなく容易に半導体基板１の内壁絶縁が可能となる。
次に、図１０（ａ）に示すように、第２の絶縁膜５をマスクに電着レジスト６’をエッチングし、第３の絶縁膜６を形成する。このとき、ＲＩＥなどの異方性エッチングを行うことで、電極パッド３直下の第１の絶縁膜２上に付着した電着レジスト６’をも除去することが可能である。さらに、第２の絶縁膜５をマスクに、電極パッド３直下の第１の絶縁膜２をドライエッチングすることで電極パッド３が半導体基板１の貫通孔内部に露出する。
次に、半導体基板１裏面から電解メッキのためのシードメタル層をスパッタにより形成する。もちろん蒸着やＣＶＤなど、スパッタ以外の手法でシードメタル層を形成しても良い。今回は、逆スパッタを０．５ｋｗで５分行い、続いてＴｉを０．１μｍ、Ｃｕを０．５μｍスパッタした。この条件で、半導体基板１の貫通孔内壁には０．２から０．３μｍ程度の金属膜が形成されたことを確認した。
次に、電極パッド３裏面と外部入出力端子８とを電気的に接続する再配線パターンとなる導電層を電解銅メッキで形成する。そのためには、まず半導体基板１裏面にレジストを塗布する。孔の開いた半導体基板１に液状のレジストを塗布するのが困難な場合はドライフィルムレジストなどを用いてもよい。上記レジストにおいて、再配線パターンを露光・現像などの通常のフォト工程により形成し、上記シードメタル層を陰極として電解銅メッキを行い、導電層を形成する。このシードメタル層および導電層によって導電部７が形成される。後工程で、入出力端子として半田ボールを搭載するため、導電層の厚みは１０μｍとした。電解メッキが終了すれば、レジストを除去し、不要なシードメタル層をエッチング除去することで図１０（ａ）の状態が得られる。
再配線パターンとなる導電層は、これを電解メッキで形成する以外にも、導電性ペーストをパターン印刷することで配線を形成することも可能であるし、金属を蒸着やスパッタにより形成し、パターンエッチングすることで形成するなど、他の手法を用いることも可能である。例えば、Ｔｉを０．２μｍ、ＣｕＮｉ合金を０．６μｍスパッタし、レジスト
パターンを形成後にウエットエッチングすることでも導電層を形成することができた。
次に、図１０（ｂ）に示すように、半導体基板１裏面全体に感光性絶縁樹脂を塗布し、外部入出力端子８である半田ボール搭載部を開口することで、保護膜９を形成した。さらに、上記開口部に外部入出力端子８である半田ボールを搭載し、個別の半導体チップにダイシングすることで図８に示すＣＣＤパッケージが完成する。
上記ＣＣＤパッケージは、その表面にセンサ部を備えるため、表面側の汚れや傷などのダメージを極力与えないようにする必要がある。本発明では、貫通電極形成を半導体基板の裏面側から行うため、表面側のダメージを与えることがない。また、このようにして作製したＣＣＤパッケージは、図に示すようにセンサ部を上側にしてリフロー半田接続することができるため、これまでのようにワイヤーボンディングなどが不要となり、小型・薄型なカメラモジュールを実現することが可能である。
本発明の実施形態を示すものであり、半導体装置の要部構成を示す断面図である。 図２（ａ）〜（ｄ）は、上記半導体装置の製造プロセスの一部を示す断面図である。 図３（ａ）〜（ｄ）は、上記半導体装置の製造プロセスの一部を示す断面図である。 図４（ａ），（ｂ）は、上記半導体装置において、半導体基板への貫通孔の製造過程の一例を示す断面図である。 図５は、上記半導体装置において、半導体基板への貫通孔の製造過程の一例を示す断面図である。 上記半導体装置を、貫通電極を用いて積層配置した構成例を示す断面図である。 図７（ａ），（ｂ）は、上記半導体装置において、第３の絶縁膜の製造過程の一例を示す断面図である。 上記半導体装置を用いたＣＣＤパッケージの要部構成を示す断面図である。 図９（ａ）〜（ｃ）は、上記ＣＣＤパッケージの製造プロセスの一部を示す断面図である。 図１０（ａ），（ｂ）は、上記ＣＣＤパッケージの製造プロセスの一部を示す断面図である。 従来の半導体装置の要部構成を示す断面図である。 図１２（ａ），（ｂ）は、従来の半導体装置において、第２の絶縁膜の製造過程を示す断面図である。
符号の説明
１ 半導体基板
２ 第１の絶縁膜２
３ 電極パッド
５ 第２の絶縁膜
６ 第３の絶縁膜
７ 導電部
８ 外部入出力端子（外部接続用端子）
２１ 接着剤（接着層）
２２ ガラス板（補強板）
２３ 部（ＣＣＤセンサ）

Claims (12)

  1. 半導体基板の第１面に無機材料からなる第１の絶縁膜を介して形成された電極パッドを有し、上記電極パッドと上記半導体基板の第２面に存在する外部接続用端子とを接続する貫通電極を有する半導体装置の製造方法において、
    第１面に上記第１の絶縁膜と上記電極パッドとが形成された上記半導体基板に対し、その第２面に無機材料からなる第２の絶縁膜を形成し、上記電極パッドの直下にて上記第２の絶縁膜を開口する第１の工程と、
    上記第２の絶縁膜をマスクとして、上記半導体基板に第１の絶縁膜に達する貫通孔を、第２の絶縁膜の開口縁よりも該貫通孔を後退させるように形成する第２の工程と、
    上記貫通孔の内壁に有機材料からなる第３の絶縁膜を、当該第３の絶縁膜の内周面と上記第２の絶縁膜の開口縁とが、上記半導体基板の第２面側から見て一致するように形成する第３の工程と、
    上記第２の絶縁膜をマスクとして、上記第１の絶縁膜をエッチングし、上記電極パッド裏面を上記半導体基板の第２面側に露出させる第４の工程と、
    上記貫通孔内で上記貫通電極となると共に、上記電極パッドと上記外部接続用端子とを接続する導電部を形成する第５の工程とを含むことを特徴とする半導体装置の製造方法。
  2. 上記第２の工程においては、第２の絶縁膜をマスクに半導体基板を異方性エッチングし、さらに、半導体基板を等方性エッチングすることで、上記貫通孔を第２の絶縁膜の開口縁よりも後退させるように形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 上記第２の工程においては、第２の絶縁膜をマスクに半導体基板をウエットエッチングすることで、上記貫通孔を第２の絶縁膜の開口縁よりも後退させるように形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 上記第２の絶縁膜は、上記第２の工程における半導体基板のエッチング時に対し、マスク効果のあるエッチング選択比を有することを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 上記第３の工程においては、半導体基板を陰極とする電着により上記第３の絶縁膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 上記第３の工程においては、印刷法によって有機絶縁材料を上記貫通孔に埋め込み、さらに、第２の絶縁膜をマスクとして異方性エッチングを行うことによって上記第３の絶縁膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 上記第３の工程においては、真空印刷法により有機絶縁材料を上記貫通孔に埋め込むことを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 上記第３の絶縁膜がポリイミドあるいはエポキシであることを特徴とする請求項５または６に記載の半導体装置の製造方法。
  9. 半導体基板の第１面に無機材料からなる第１の絶縁膜を介して形成された電極パッドを有し、上記電極パッドと上記半導体基板の第２面に存在する外部接続用端子とを接続する貫通電極を有する半導体装置において、
    第１面に上記第１の絶縁膜と上記電極パッドとが形成された上記半導体基板に対し、上記電極パッドの直下にて、上記半導体基板に貫通孔が形成されており、上記半導体基板の第２面には無機材料からなる第２の絶縁膜が形成されており、上記貫通孔の内壁には有機材料からなる第３の絶縁膜が形成されていると共に、
    上記第２の絶縁膜の開口縁と上記第３の絶縁膜の内周面とは、半導体基板の第２面側から見て一致するように形成されることを特徴とする半導体装置。
  10. 上記請求項９に記載の半導体装置を複数個積層してなることを特徴とする半導体装置。
  11. 上記半導体基板の破損を防止するための補強板が、上記半導体基板の第１面側に接着層を介して貼り合わされていることを特徴とする請求項９に記載の半導体装置。
  12. 上記半導体装置は、上記補強板が光透過性部材であり、上記半導体基板と上記補強板との間にはＣＣＤセンサが配置された固体撮像素子であることを特徴とする請求項１１に記載の半導体装置。
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Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
SG120200A1 (en) 2004-08-27 2006-03-28 Micron Technology Inc Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US8278738B2 (en) * 2005-02-17 2012-10-02 Sharp Kabushiki Kaisha Method of producing semiconductor device and semiconductor device
JP4097660B2 (ja) * 2005-04-06 2008-06-11 シャープ株式会社 半導体装置
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
TWI311357B (en) * 2006-01-05 2009-06-21 Advanced Semiconductor Eng Wafer-level chip packaging process and chip package structure
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
JP2008103387A (ja) * 2006-10-17 2008-05-01 Murata Mfg Co Ltd 半導体装置
US7791199B2 (en) 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
US8569876B2 (en) * 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
JP4403424B2 (ja) * 2006-11-30 2010-01-27 ソニー株式会社 固体撮像装置
US7598163B2 (en) * 2007-02-15 2009-10-06 John Callahan Post-seed deposition process
JP5584474B2 (ja) * 2007-03-05 2014-09-03 インヴェンサス・コーポレイション 貫通ビアによって前面接点に接続された後面接点を有するチップ
US7829998B2 (en) 2007-05-04 2010-11-09 Stats Chippac, Ltd. Semiconductor wafer having through-hole vias on saw streets with backside redistribution layer
US8445325B2 (en) 2007-05-04 2013-05-21 Stats Chippac, Ltd. Package-in-package using through-hole via die on saw streets
US7723159B2 (en) * 2007-05-04 2010-05-25 Stats Chippac, Ltd. Package-on-package using through-hole via die on saw streets
EP2477215A3 (en) * 2007-06-12 2013-08-14 Sumitomo Bakelite Company Limited Resin composition, embedding material, insulating layer and semiconductor device
KR101538648B1 (ko) 2007-07-31 2015-07-22 인벤사스 코포레이션 실리콘 쓰루 비아를 사용하는 반도체 패키지 공정
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
JP5311609B2 (ja) * 2007-10-30 2013-10-09 新光電気工業株式会社 シリコンインターポーザの製造方法およびシリコンインターポーザと、これを用いた半導体装置用パッケージおよび半導体装置
JP5197219B2 (ja) * 2007-11-22 2013-05-15 パナソニック株式会社 半導体装置およびその製造方法
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
JP2009283503A (ja) * 2008-05-19 2009-12-03 Panasonic Corp 半導体装置及びその製造方法
JP2010010324A (ja) * 2008-06-26 2010-01-14 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP5262350B2 (ja) * 2008-06-27 2013-08-14 Ｊｓｒ株式会社 絶縁性被膜を有する構造体及びその製造方法並びに電子部品
JP2010040862A (ja) * 2008-08-06 2010-02-18 Fujikura Ltd 半導体装置
WO2010058503A1 (ja) * 2008-11-21 2010-05-27 パナソニック株式会社 半導体装置およびその製造方法
JP5596919B2 (ja) * 2008-11-26 2014-09-24 キヤノン株式会社 半導体装置の製造方法
JP2010129952A (ja) * 2008-12-01 2010-06-10 Nippon Telegr & Teleph Corp <Ntt> 貫通電極配線の製造方法
US8759949B2 (en) * 2009-04-30 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside structures having copper pillars
KR101026489B1 (ko) * 2009-08-10 2011-04-01 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
US8716130B2 (en) * 2010-07-01 2014-05-06 Tokyo Electron Limited Method of manufacturing semiconductor device
US8269316B2 (en) * 2010-07-07 2012-09-18 Victory Gain Group Corporation Silicon based substrate and manufacturing method thereof
CN102339810B (zh) * 2010-07-20 2015-07-22 因厄费博斯由勒有限责任公司 硅基基板及其制作方法
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
KR101732975B1 (ko) 2010-12-03 2017-05-08 삼성전자주식회사 반도체 장치의 제조 방법
US8610264B2 (en) * 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
JP5385471B2 (ja) * 2011-08-10 2014-01-08 新光電気工業株式会社 半導体装置の製造方法
JP5357241B2 (ja) * 2011-08-10 2013-12-04 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
KR101594270B1 (ko) * 2011-10-28 2016-02-15 인텔 코포레이션 듀얼 다마신 유형 접근법을 이용하여 제조된 미세 피치 백사이드 금속 재배선 라인들과 결합된 스루-실리콘 비아들을 포함하는 ３ｄ 상호연결 구조체
JP6099192B2 (ja) * 2012-12-13 2017-03-22 国立研究開発法人産業技術総合研究所 積層ｌｓｉチップ
KR102031908B1 (ko) 2013-02-06 2019-10-14 삼성전자주식회사 관통 전극을 갖는 반도체 소자 및 그 형성 방법
JP6235785B2 (ja) * 2013-03-18 2017-11-22 日本電子材料株式会社 プローブカード用ガイド板およびプローブカード用ガイド板の製造方法
KR102142366B1 (ko) 2013-11-14 2020-08-07 삼성전자 주식회사 반도체 집적 회로 소자 및 그 제조 방법, 반도체 패키지
TWI645483B (zh) * 2017-06-30 2018-12-21 同泰電子科技股份有限公司 適於形成包括通孔的基板結構的製作方法
CN109634458B (zh) * 2018-12-04 2022-04-15 业成科技（成都）有限公司 触控面板及其制造方法
TWI726375B (zh) * 2019-08-01 2021-05-01 睿明科技股份有限公司 基板形成通孔的製作方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3186941B2 (ja) 1995-02-07 2001-07-11 シャープ株式会社 半導体チップおよびマルチチップ半導体モジュール
US6620731B1 (en) * 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
JP3597754B2 (ja) * 2000-04-24 2004-12-08 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
TW552694B (en) 2001-08-31 2003-09-11 Hitachi Chemical Co Ltd Wiring substrate, semiconductor device and the manufacturing method thereof
JP2003289073A (ja) * 2002-01-22 2003-10-10 Canon Inc 半導体装置および半導体装置の製造方法
TW558823B (en) * 2002-04-10 2003-10-21 Via Tech Inc Through-hole process of integrated circuit substrate
JP4212293B2 (ja) 2002-04-15 2009-01-21 三洋電機株式会社 半導体装置の製造方法
TW530344B (en) 2002-05-10 2003-05-01 Walsin Advanced Electronics Conductive ball for electrical connection and applications thereof
TWI229435B (en) * 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
TW569416B (en) * 2002-12-19 2004-01-01 Via Tech Inc High density multi-chip module structure and manufacturing method thereof

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