KR100651115B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 장치, 및 그 제조 방법은, 제1 면에 제1 절연막과 전극 패드가 형성된 반도체 기판에 대하여, 제2 면에 제2 절연막을 형성하고, 그 제2 절연막의 전극 패드의 바로 아래 부분을 개구한다. 제2 절연막을 마스크로 하여, 반도체 기판에 관통 구멍을 형성하지만, 이 때, 그 관통 구멍은, 제1 절연막의 개구연보다 후퇴하여 형성된다. 제3 절연막은, 상기 관통 구멍의 내벽에만 형성되며, 이 때, 제2 절연막의 개구연과 제3 절연막의 내주면은, 반도체 기판의 제2 면측에서 봐서 일치하도록 형성된다. 그 후, 제2 절연막을 마스크로 하여 제1 절연막을 에칭하여, 전극 패드 이면을 노출시키고, 상기 관통 구멍 내에 관통 전극으로 되는 도전부를 형성한다. 상기 구성에 의해, 신뢰성이 높은 관통 전극을, 용이하게 저코스트로 형성할 수 있다.
반도체 기판, 절연막, 전극 패드, 관통 구멍, 도체부, 외부 입출력 단자, 레지스트

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF}
도 1은 본 발명의 실시 형태를 도시하는 것으로, 반도체 장치의 주요부 구성을 도시하는 단면도.
도 2의 (a)∼(d)는 상기 반도체 장치의 제조 프로세스의 일부를 도시하는 단면도.
도 3의 (a)∼(d)는 상기 반도체 장치의 제조 프로세스의 일부를 도시하는 단면도.
도 4의 (a), (b)는 상기 반도체 장치에서, 반도체 기판에의 관통 구멍의 제조 과정의 일례를 도시하는 단면도.
도 5는 상기 반도체 장치에서, 반도체 기판에의 관통 구멍의 제조 과정의 일례를 도시하는 단면도.
도 6은 상기 반도체 장치를, 관통 전극을 이용하여 적층 배치한 구성예를 도시하는 단면도.
도 7의 (a), (b)는 상기 반도체 장치에서, 제3 절연막의 제조 과정의 일례를 도시하는 단면도.
도 8은 상기 반도체 장치를 이용한 CCD 패키지의 주요부 구성을 도시하는 단 면도.
도 9의 (a)∼(c)는 상기 CCD 패키지의 제조 프로세스의 일부를 도시하는 단면도.
도 10의 (a), (b)는 상기 CCD 패키지의 제조 프로세스의 일부를 도시하는 단면도.
도 11은 종래의 반도체 장치의 주요부 구성을 도시하는 단면도.
도 12의 (a), (b)는 종래의 반도체 장치에서, 제2 절연막의 제조 과정을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 제1 절연막
3 : 전극 패드
4 : 보호막
5 : 제2 절연막
6 : 제3 절연막
6' : 전착 레지스트
7 : 도체부
8 : 외부 입출력 단자
11 : 레지스트
[특허 문헌1] 일본국 특허 공보 「특허 제3186941호 공보」(공개일 1996년 8월 20일)
[특허 문헌2] 일본국 공개 특허 공보 「특개2003-309221호 공보」(공개일 2003년 10월 31일)
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 반도체 기판에 관통 전극을 형성하기 위한 관통 구멍 형성 프로세스를 포함하는, 반도체 장치 및 그 반도체 장치의 제조 방법에 관한 것이다.
최근, 점점 더 반도체 장치의 소형·박형화의 요구가 높아지고 있다. 또한, 복수의 반도체 장치를 적층함으로써 실장 밀도를 높이는 방법이 널리 행해지도록 되고 있다. 이러한 요구에 응하는 것으로서, 반도체 장치의 표면에 형성된 전극 패드로부터, 반도체 기판을 관통하여, 반도체 장치 이면에까지 접속된 관통 전극의 형성 기술이 주목받고 있다.
예를 들면, 특허 문헌1에서는, 반도체 기판의 이면으로부터 반도체 기판 표면에 형성된 전극까지 도달하는 관통 구멍을 형성하고, 이 관통 구멍 내벽을 절연막으로 피복한 후, 구멍 내부에 금속을 충전함으로써 관통 전극을 형성하고 있다. 이 관통 전극은, 반도체 기판 이면에 돌출하는 범프를 형성하고 있다. 또한, 이와 같이 하여 제작한 관통 전극을 갖는 반도체 칩을 복수 적층함으로써 고밀도화를 도 모한 멀티 칩 모듈이 개시되어 있다.
또한, 특허 문헌2에는, 관통 전극을 갖는 BGA(Ball Grid Array)형의 반도체 장치의 제조 방법이 개시되어 있다. 상기 특허 문헌2에서는, 반도체 기판의 이면으로부터 반도체 기판 표면에 형성된 전극까지 도달하는 관통 구멍을 형성하고, 이 관통 구멍 내벽 및 전극 이면에 CVD에 의해 산화막을 형성한 후, 이방성 에칭에 의해 전극 이면에 부착한 산화막만을 에칭하고, 측벽의 산화막은 남기도록 하고 있다. 그 후, 구멍 내부에 금속층을 형성하고, 반도체 기판의 표리를 접속하는 관통 전극을 형성하고 있다.
그러나, 상기 종래의 관통 전극 형성 기술에서는 다음과 같은 문제가 있다. 이것을 설명하기 위해, 우선은, 관통 전극이 설치된 반도체 장치의 구성예를 도 11에 도시한다.
도 11은 관통 전극을 구비한 반도체 장치의 전극부 부근의 단면 구조도이다. 통상적으로, 반도체 기판(101)의 제1 면(기판 표면에 상당함)에는 제1 절연막(102)이 형성되어 있고, 그 위에 다층 구조의 금속 배선층이 형성되어 있다. 금속 배선층에는 반도체 칩의 신호 입출력을 행하기 위한 전극 패드(103)가 형성되어 있고, 관통 전극은 이 전극 패드(103)의 영역에 형성된다. 또한 금속 배선층 상에, 산화막이나 질화막으로 이루어지는 보호막(104)이 형성되어 있다.
반도체 기판(101)에서, 전극 패드(103) 바로 아래에는 관통 구멍이 형성되며, 그 관통 구멍 내벽과 반도체 기판(101)의 제2 면(기판 이면에 상당함)을 피복 하도록 제2 절연막(105)이 형성되어 있다. 또한, 관통 구멍의 내벽으로부터 반도체 기판(101)의 제2 면에 걸쳐 도체층(106)이 형성되며, 관통 구멍 내벽의 도체층(106)이 관통 전극의 기능을 갖는다. 반도체 기판(101)의 제2 면에서의 도체층(106)은, 외부 입출력 단자(107)와 접속되며, 반도체 기판(101)의 제2 면은, 보호막(108)에 의해 외부 입출력 단자(107) 형성부만이 개구된다. 이에 의해, 반도체 기판(101)의 제1 면에 존재하는 전극 패드(103)와, 제2 면에 존재하는 외부 입출력 단자(107)가 도체층(106)에 의해 도통한다.
도 11에 도시한 구성의 반도체 장치를 작성할 때에, 제2 절연막(105)은, 제1 절연막(102), 전극 패드(103), 및 보호막(104)이 형성된 상태의 반도체 기판(101)에 대하여, 제2 면측으로부터, 예를 들면 CVD(Chemical Vapor Deposition)법 등에 의해 형성된다.
그러나, 이 경우, 도 12의 (a)에 도시한 바와 같이, 제2 절연막(105)은, 상기 관통 전극에 의해 도통을 취해야 할 전극 패드(103)의 이면에까지 형성되게 된다. 이 때문에, 도체층(106)의 형성 전에, 도 12의 (b)에 도시한 바와 같이, 관통 구멍 내벽에 형성된 제2 절연막(105)을 남기고, 전극 패드(103) 이면에 형성된 제2 절연막(105)만을 제거할 필요가 있다. 여기서, 전극 패드(103) 이면에 형성된 제2 절연막(105)을 제거하는 방법은 몇가지가 생각된다.
제1 방법으로서는, 반도체 기판의 이면에 레지스트를 도포한 후, 관통 구멍 내부의 레지스트를 포토 스텝에 의해 개구하고, 드라이 에칭에 의해 전극 패드 이면의 절연막을 에칭 제거하는 것이 생각된다.
제2 방법으로서는, 이방성의 드라이 에칭을 이용함으로써, 관통 구멍 측벽의 절연막을 에칭하지 않고, 전극 이면의 절연막만을 에칭하는 것이 생각된다. 상기 특허 문헌1에서는 이 제2 방법이 이용되고 있다.
그러나, 상기 제1 방법에서는, 관통 구멍이 개방된 반도체 기판의 이면에 레지스트를 균일하게 도포할 때, 관통 구멍 내부에까지 균일하게 레지스트를 매립하는 것이 곤란하다. 특히, 관통 전극이 미세하게 되면 될수록, 관통 구멍 내부에 레지스트를 매립하고, 또한, 관통 구멍 내부의 레지스트를 현상에 의해 개구시키는 것은 매우 곤란해진다.
통상적으로, 반도체 장치의 전극은, 100㎛2 정도나 그 이하의 것이 많다. 반도체 기판으로서 예를 들면 Si 웨이퍼를 이용하는 경우, 그 두께는 다양하지만, 100∼700㎛ 정도로 취급되는 경우가 많다. 예를 들면, 70㎛2의 관통 구멍을 100㎛ 두께의 Si 웨이퍼에 형성한 경우, 이 미세 구멍의 내부에 레지스트를 균일하게 도포하는 것은 곤란하다. 또한 전극이 미세화되고, φ10㎛에서 깊이 50㎛ 정도의 구멍이라도 되면, 더욱 곤란하게 된다.
또한, 상기 미세한 관통 구멍 내부에 레지스트를 균일하게 매립할 수 있었다고 해도, 이 어스펙트비의 구멍에서는, 구멍 내에 들어 간 현상액의 순환이 발생하기 어렵기 때문에, 상기 레지스트를 현상함으로써 개구시키는 것은 어렵다.
또한, 제2 방법을 이용한 경우에는, 제1 방법과 비교하면, 전극 패드 이면의 절연막을 개구하는 것을 용이하게 행할 수 있다고 생각된다.
그러나, 상기 관통 구멍 내에 CVD법으로 산화막을 성막함으로써 상기 제2 절연막을 형성하는 경우, 반도체 기판 이면에서의 절연막의 막 두께에 비해, 관통 구멍 내벽에서의 절연막의 막 두께쪽이 얇아진다. 또한, 이방성 에칭에 의해 전극 패드 이면의 절연막을 에칭할 때, 구멍의 바닥부에 있는 전극 패드 이면의 절연막에 비해 반도체 기판 이면의 절연막의 에칭 레이트쪽이 빨라, 반도체 기판 이면의 절연막까지도 에칭되게 된다. 또한, 이방성이라고는 해도, 관통 구멍 내벽에서의 절연막이 에칭에 의해 감소하는 것도 피할 수 없다.
특히, 제2 절연막의 에칭의 후 스텝에서, 관통 구멍 내부에 도체를 형성하기 위한 금속막을 형성하는 스텝, 혹은 관통 구멍 내부에 도체를 매립하는 스텝을 용이하게 하기 위해서는, 반도체 기판에 형성하는 관통 구멍을 테이퍼 형상으로 할 필요가 있다. 그러나, 상기 관통 구멍을 테이퍼 형상으로 하는 경우, 관통 구멍 내벽에 형성된 제2 절연막이, 에칭에 의해 보다 감소하게 된다.
따라서, 상기 제2 방법에서는, 관통 구멍 내벽에 형성되어야 할 제2 절연막이 얇아지거나, 경우에 따라서는 소실되게 되는 등의 우려가 있어, 관통 전극에서의 신뢰성의 저하를 초래하게 된다.
반도체 기판 이면의 절연막 감소에 의한 신뢰성의 저하를 회피하기 위해서는, 반도체 기판 이면에 미리 두꺼운 절연막을 형성해 두거나, 혹은, 전극 패드 이면의 절연막을 에칭 제거한 후에, 재차, 반도체 기판 이면의 절연막 형성이 필요로 되지만, 이들의 경우에는 제조 코스트가 높아지는 등의 결점이 있다. 또한, 이들 방법은, 관통 구멍 내벽에 형성된 제2 절연막의 감소에 의한 신뢰성의 저하에 대해 서는 유효하지 않다.
본 발명은, 상기의 문제점을 감안하여 이루어진 것으로, 그 목적은, 신뢰성이 높은 관통 전극을, 용이하게 저코스트로 형성하는 것에 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 과제를 해결하기 위해, 반도체 기판의 제1 면에 무기 재료로 이루어지는 제1 절연막을 개재하여 형성된 전극 패드를 갖고, 상기 전극 패드와 상기 반도체 기판의 제2 면에 존재하는 외부 접속용 단자를 접속하는 관통 전극을 갖는 반도체 장치의 제조 방법으로서, 제1 면에 상기 제1 절연막과 상기 전극 패드가 형성된 상기 반도체 기판에 대하여, 그 제2 면에 무기 재료로 이루어지는 제2 절연막을 형성하고, 상기 전극 패드의 바로 아래에서 상기 제2 절연막을 개구하는 제1 스텝과, 상기 제2 절연막을 마스크로 하여, 상기 반도체 기판에 제1 절연막에 도달하는 관통 구멍을, 제2 절연막의 개구연보다 그 관통 구멍을 후퇴시키도록 형성하는 제2 스텝과, 상기 관통 구멍의 내벽에 유기 재료로 이루어지는 제3 절연막을 형성하는 제3 스텝과, 상기 제2 절연막을 마스크로 하여, 상기 제1 절연막을 에칭하여, 상기 전극 패드 이면을 상기 반도체 기판의 제2 면측에 노출시키는 제4 스텝과, 상기 관통 구멍 내에서 상기 관통 전극으로 됨과 함께, 상기 전극 패드와 상기 외부 접속용 단자를 접속하는 도전부를 형성하는 제5 스텝을 포함하고 있다.
상기의 구성에 따르면, 제1 면에 형성되는 전극 패드와 제2 면에 형성되는 외부 접속용 단자를 도통시키기 위한 도전부는, 제1 내지 제3 절연막에 의해 반도 체 기판과의 절연성이 확보된다.
상기 제3 절연막은, 상기 제1 및 제2 스텝에 의해 형성되는 상기 관통 구멍의 내벽에 형성되지만, 상기 관통 구멍은, 제2 절연막을 마스크로 하여 제2 절연막의 개구연보다 그 관통 구멍을 후퇴시키도록 하여 형성된다(상기 관통 구멍에 대하여, 제2 절연막이 차양을 형성한다). 이 때문에, 상기 제3 스텝에서, 상기 제3 절연막은, 제2 절연막의 차양 아래에서 형성할 수 있다.
그리고, 상기 제4 스텝에서는, 상기 제2 절연막을 마스크로 하여 상기 제1 절연막을 에칭하여, 상기 전극 패드 이면을 상기 반도체 기판의 제2 면측에 노출시킬 때에, 종래 기술에서 문제로 되었던, 전극 패드 이면에 형성되게 되는 절연막을 제거하기 위한, 미세한 구멍 내부에의 레지스트 도포·현상 등의 포토 스텝은 불필요하게 되어, 코스트 업 요인으로 되는 복수회의 CVD 등의 진공 프로세스도 불필요하게 된다.
또한, 상기 제1 및 제2 절연막은 무기 재료이고, 상기 제3 절연막은 유기 재료이기 때문에, 상기 제4 스텝에서의 제1 절연막의 에칭 시에, 관통 구멍 내벽에 형성되어 있는 제3 절연막의 감소를 방지할 수 있기 때문에, 높은 신뢰성을 확보할 수 있다.
또한, 상기 제3 절연막은 유기 재료를 이용함으로써, 반도체 기판과 관통 구멍 내부에 형성되는 도전부와의 열팽창의 차에 의한 응력을 흡수하여, 관통 전극의 파손을 방지하는 것이 가능하게 된다.
본 발명의 또 다른 목적, 특징, 및 우수한 점은, 이하에 기재하는 기재에 의 해 충분히 이해될 것이다. 또한, 본 발명의 이점은, 첨부 도면을 참조한 다음 설명에서 명백하게 될 것이다.
<실시예>
본 발명의 일 실시 형태에 대하여 도면에 기초하여 설명하면 이하와 같다. 우선은, 본 실시 형태에 따른 반도체 장치에서, 관통 전극을 구비한 반도체 장치의 전극부 부근의 단면 구조를 도 1에 도시한다.
도 1에 도시한 반도체 장치에서는, 반도체 기판(예를 들면 Si 웨이퍼)(1)의 제1 면(기판 표면에 상당함)에, 제1 절연막(2)을 개재하고, 그 위에 단층 혹은 다층 구조(통상은 다층 구조)의 금속 배선층이 형성되어 있다. 이 금속 배선층 상의 소정의 단자에는 도시하지 않은 반도체 소자가 접속되어 있고, 이 반도체 소자의 신호 입출력을 행하기 위한 전극 패드(3)가 형성되어 있다. 도 1에서는, 상기 금속 배선층에서 전극 패드(3)만을 기재하고 있다. 또한 금속 배선층 상에는, 산화막이나 질화막으로 이루어지는 보호막(4)이 형성되어 있다. 또한, 반도체 기판(1)으로서는, Si 이외의 반도체 기판, 예를 들면 GaAs 등도 사용 가능하다. 또한, 제1 절연막(2)은 무기 재료에 의해 형성되며, 예를 들면, Si 산화막 등의 산화막을 이용하는 것이 가능하다.
상기 반도체 장치에서, 관통 전극은 전극 패드(3)의 영역에 형성된다. 이 때문에, 반도체 기판(1)에서, 전극 패드(3) 바로 아래에 관통 구멍이 형성된다. 그리고, 이 관통 구멍 내벽을 피복하도록 제3 절연막(6)이 형성되며, 반도체 기판(1)의 제2면(기판 이면에 상당함)을 피복하도록 제2 절연막(5)이 형성된다. 제2 절연막(5)은, 제1 절연막(2)과 마찬가지로 무기 재료에 의해 형성되며, 예를 들면, Si 산화막 등의 산화막이나 SiN 등을 이용할 수 있다. 또한, 제3 절연막(6)은 유기 재료에 의해 형성된다.
관통 구멍의 내벽으로부터 반도체 기판(1)의 제2 면에 걸쳐서는 도체부(7)가 형성되며, 관통 구멍 내벽의 도체부(7)가 관통 전극으로서의 기능을 갖는다. 이 때, 전극 패드(3) 및 도체부(7)는, 제1 절연막(2), 제2 절연막(5), 및 제3 절연막(6)에 의해, 반도체 기판(1)에 대한 절연성이 유지된다.
반도체 기판(1)의 제2 면에서의 도체부(7)는, 외부 입출력 단자(8)와 접속되며, 반도체 기판(1)의 제2 면은, 보호막(9)에 의해 외부 입출력 단자(8)의 형성부만이 개구된다. 이에 의해, 반도체 기판(1)의 제1 면에 존재하는 전극 패드(3)와, 제2 면에 존재하는 외부 입출력 단자(8)가 도체부(7)에 의해 도통한다.
상기 도 1에 도시한 반도체 장치에서, 관통 전극의 형성 프로세스를 도 2의 (a)∼(d), 및 도 3의 (a)∼(d)를 참조하여 이하에 설명한다.
도 2의 (a)는, 반도체 기판(1)의 전극 패드(3) 부분의 단면 구조를 도시한 모식도로서, 반도체 웨이퍼(1)의 제1 면에서, 제1 절연막(2), 전극 패드(3)를 포함하는 금속 배선층, 및 보호막(4)까지가 형성된 상태를 도시하고 있다.
도 2의 (a)의 상태에서, 반도체 기판(1)은 이면 연마에 의해 소정 두께로 연삭되어 있다. 이것은, 후 스텝에서 반도체 기판(1)에 관통 구멍을 형성할 때, 반도체 기판(1)의 두께가 크면(관통 구멍이 깊으면) 에칭 시간이 길어지게 되어 코스트 업으로 되거나, 구멍의 형상을 컨트롤하는 것이 곤란하게 되기 때문이다. 즉, 반도체 기판(1)의 기판 두께를 어느 정도 얇게 함으로써, 에칭 깊이를 얕게 하고 있다. 또한 반대로, 반도체 기판(1)을 너무 얇게 하면, 후 스텝에서의 취급이 어렵게 되어, 파손의 위험성이 높아지거나, 휘어짐이 발생하게 되기 때문에, 본 실시 형태에서는 반도체 기판(1)의 두께는 300㎛로 하였다.
다음으로, 반도체 기판(1)의 이면 연마면(제2 면)에, CVD법에 의해 산화막을 2㎛ 형성하고, 제2 절연막(5)으로 한다. 제2 절연막(5)은, 후 스텝에서, 제1 절연막(2)을 에칭하기 위한 마스크로 하기 때문에, 제1 절연막(2)의 두께보다 두껍게 해 둘 필요가 있다. 또한, 제2 절연막(5) 상에 레지스트(11)를 도포하고, 제1 면의 전극 패드(3)에 대응한 위치를 개구하도록 레지스트(11)의 노광 현상을 행한다. 이에 의해, 레지스트(11)는, 제2 절연막(5)을 드라이 에칭할 때의 마스크로 된다. 이 상태까지가 도 2의 (a)에 도시된다.
다음으로, 도 2의 (b)에 도시한 바와 같이, 레지스트(11)를 마스크로 하여 제2 절연막(5)을 드라이 에칭하여, 제2 절연막(5)을 개구한다.
또한, 도 2의 (c)에 도시한 바와 같이, 레지스트(11)를 제거한 후, 제2 절연막(5)을 마스크로 하여 RIE에 의해 반도체 기판(1)인 Si의 에칭을 행한다. 반도체 기판(1)의 에칭은, 전극 패드(3) 바로 아래의 제1 절연막(2)이 노출되면 에칭의 진행이 멈춘다. 이 때, 반도체 기판(1)의 에칭에 이방성 에칭인 RIE를 이용하고 있지만, 에칭 조건의 컨트롤에 의해, 제2 절연막(5)의 개구연보다 반도체 기판(1)을 후퇴시키도록 에칭하는 것이 가능하다.
상기 에칭에서, 제2 절연막(5)의 개구연보다 반도체 기판(1)을 후퇴시키는 방법으로서는 다음과 같은 방법이 있다.
예를 들면, 도 4의 (a)에 도시한 바와 같이 제1 절연막(2)이 노출될 때까지는 RIE 등의 이방성 에칭에 의해 반도체 기판(1)을 에칭하고, 또한, 도 4의 (b)에 도시한 바와 같이 등방성 에칭에 의해 제2 절연막(5)의 개구연보다 반도체 기판(1)을 후퇴시키는 것이 가능하다.
또한, 도 5에 도시한 바와 같이, 제2 절연막(5)을 마스크로 하여, TMAH 등의 약액을 이용한 웨트 에칭에 의해 테이퍼 형상의 관통 구멍을 형성하고, 이 관통 구멍에서 제2 절연막(5)의 개구연보다 반도체 기판(1)을 후퇴시키는 것도 가능하다.
또한, 이들 방법을 조합하여, RIE 등의 이방성 에칭에 의해 제1 절연막(2)이 노출될 때까지 반도체 기판(1)을 에칭한 후, 웨트 에칭에 의해 반도체 기판(1)을 후퇴시키는 것도 가능하다.
반도체 기판(1)에 관통 구멍이 형성되면, 다음으로 도 2의 (d)에 도시한 바와 같이, 반도체 기판(1)인 Si를 음극으로 하여 전착을 실시하고, 전착 레지스트(6')를 관통 구멍 내벽의 Si 노출 부분에 형성한다. 상기 전착 레지스트의 재료로서는, 폴리이미드 또는 에폭시 등이 이용 가능하다. 또한, 이 때, 반도체 기판(1)과 전기적으로 접속되어 있는 전극 패드(3)가 전착액에 대하여 노출되어 있으면, 그 부분에까지 전착 레지스트가 형성되게 된다. 이 때문에, 반도체 기판(1) 표면을 미리 다른 레지스트나 보호 필름으로 피복해 놓거나, 반도체 기판(1) 표면이 전착액에 닿지 않는 구조의 장치를 이용할 필요가 있다.
상기 전착 레지스트(6')는 도전성을 갖는 부분, 즉, 음극인 반도체 기판(1) 노출면에만 형성된다. 이 때문에, 상기 전착 레지스트(6')는, 반도체 기판(1)의 관통 구멍의 내벽에 석출하고, 전극 패드(3) 바로 아래의 제1 절연막(2) 이면에는 석출하지 않는다. 단, 실제로는, 도 2의 (d)에 도시한 바와 같이 반도체 기판(1)의 제2 면에도 다소 성장하는 경우도 있다.
여기서는, 시판의 전착 레지스트 용액을 이용하여, 소정의 막 두께까지 전착을 행한 후, 세정, 경화를 행함으로써 도 2의 (d)에 도시한 상태가 얻어진다. 이 때, 전착 레지스트의 핀홀이나 관통 구멍의 귀퉁이에서 막 두께가 얇아지는 것 등을 고려하여, 15㎛ 정도의 막 두께까지 전착을 실시하면 된다.
또한, 반도체 기판(1)에 형성된 관통 구멍 내벽에서 절연막을 형성하기 위해서는, 산화막 등의 무기 재료를 CVD 등에 의해 형성하는 것도 가능하다. 그러나, 10㎛ 이상의 무기 절연막을 형성하는 것은 시간이 걸려 코스트 업으로 될뿐만 아니라, 그 절연막에 크랙이 들어가거나, 그 절연막이 박리되는 등의 문제가 생긴다. 상술한 바와 같이, 전착에 의한 유기막에 의해 관통 구멍 내벽에 절연막을 형성하는 것이면, 용이하게 후막의 형성이 가능하다. 또한, 전착 레지스트(6')는, 음극인 반도체 기판(1)의 노출면에만 형성되기 때문에, 특별한 패터닝 등의 처리는 필요하지 않아, 용이하게 반도체 기판(1) 관통 구멍의 내벽 절연이 가능하다.
다음으로, 도 3의 (a)에 도시한 바와 같이, 전착 레지스트(6')에 대하여 제2 절연막(5)을 마스크로 한 이방성 드라이 에칭을 행하여, 반도체 기판(1)의 관통 구멍 내벽면에만 제3 절연막(6)을 얻는다. 즉, 도 2의 (d)의 상태에서는, 제2 절연막(5)의 개구연보다 반도체 기판(1)이 후퇴하고 있기 때문에, 제2 절연막(5)의 차 양이 형성되며, 이 차양 부분이 마스크로 되어, 관통 구멍 내벽에 형성된 제3 절연막(6)은 에칭되지 않고 멈추는 것이 가능하다. 이 이방성 드라이 에칭에 의해, 제2 절연막(5)의 개구연과 제3 절연막(6)의 내주면이, 반도체 기판(1)의 제2 면측에서 봐서 일치하도록 형성된다.
제3 절연막(6)은 전착에 의해 형성되어 있기 때문에, 이러한 차양이 있어도 용이하게 형성이 가능하여, 종래의 무기 재료를 CVD 등에 의해 형성한 경우에 문제가 되었던, 차양의 하부에서 막 두께가 얇아지거나, 커버리지가 나빠 절연 불량을 일으키는 등의 결함은 발생하지 않는다. 또한, 이 때, 관통 구멍 내에 노출되어 있는 제1 절연막(2) 상, 혹은 제2 절연막(5) 상에 약간의 전착 레지스트(6')가 부착되어 있었다고 해도, 제2 절연막(5)을 마스크로 하는 상기 이방성 에칭 시에 있어서, 이들을 제거하는 것이 가능하다.
또한, 상기 설명에서는, 전착 레지스트(6')를 두껍게 형성하고, 또한 이방성 드라이 에칭을 행함으로써 제3 절연막(6)을 형성하고 있다. 그러나, 전착을 행하는 조건을 적절하게 제어하면, 전착에 의해서만 제3 절연막(6)을 도 3의 (a)에 도시한 바와 같은 이상적인 형상으로 형성하는 것도 가능하고, 이 경우, 여분의 전착 레지스트(6')를 제거하기 위한 이방성 드라이 에칭을 생략하는 것도 가능하다.
다음으로, 도 3의 (b)에 도시한 바와 같이, 제2 절연막(5)을 마스크로 하여, 전극 패드(3) 바로 아래의 제1 절연막(2)을 드라이 에칭하여, 전극 패드(3)의 이면을 노출시킨다. 이 때, 제2 절연막(5)을 마스크로 하여 전극 패드(3) 이면의 제1 절연막(2)을 에칭하기 때문에, 새롭게 특별한 마스크 형성 등의 처리는 전혀 필요 하지 않다. 즉, 관통 구멍이 형성된 반도체 기판(1)에 레지스트를 도포하여, 패터닝하거나, 복수회의 CVD에 의한 절연막 형성 등의 처리는 불필요하며, 얼라인먼트 등의 작업이 전혀 들어가지 않기 때문에, 매우 용이하게 전극 패드(3)를 개구시키는 것이 가능하다.
또한, 무기 재료로 이루어지는 제1 절연막(2)과 유기 재료로 이루어지는 제3 절연막(6)의 선택비는 크게 취하는 것이 가능하며, 또한, 제1 절연막(2)에 비해 제3 절연막(6)의 두께를 충분히 크게 형성하는 것도 가능하다. 이 때문에, 제1 절연막(2)을 에칭할 때에, 제3 절연막(6)이 이 에칭에 의해 얇아지거나 소실되거나, 혹은 핀홀이 발생하는 등의 위험성이 없어, 신뢰성이 높은 관통 구멍 내벽의 절연이 가능하게 된다.
다음으로, 도 3의 (c)에 도시한 바와 같이, 반도체 기판(1) 이면으로부터 전해 도금을 위한 시드 메탈층(7a)을 CVD에 의해 형성한다. 이 시드 메탈층(7a)의 형성에서는, 물론 스퍼터 등, CVD 이외의 방법을 이용해도 된다. 여기서는, 관통 구멍 내부에까지 시드 메탈층(7a)을 형성할 필요가 있고, 또한 이 구멍이 깊기 때문에, 좁은 공간에까지 양호하게 막 형성이 가능한 CVD법을 선택하고 있다. 상기 시드 메탈층(7a)으로서는, 예를 들면, TiN을 0.1㎛, Cu를 0.5㎛ 형성한다.
다음으로, 전극 패드(3) 이면과 후에 형성되는 외부 입출력 단자(8)를 전기적으로 접속하는 재배선 패턴으로 되는 도전층(7b)을, 상기 시드 메탈층(7a) 상에 전해 구리 도금 등으로 형성하기 위해, 우선은 반도체 기판(1) 이면에 레지스트(12)를 도포하고, 그 레지스트(12)에서 재배선 패턴을 노광·현상 등의 통상의 포 토리소 스텝에 의해 형성한다. 또한, 관통 구멍이 형성된 반도체 기판(1)에 대하여, 액상의 레지스트를 도포하는 것이 곤란한 경우에는, 레지스트(12)로서 드라이 필름 레지스트 등을 이용하는 것도 가능하다.
계속해서, 상기 시드 메탈층(7a)을 음극으로 하여 전해 구리 도금을 행함으로써, 상기 레지스트(12)의 개구 부분에 대응하는 재배선 패턴의 막 두께를 증가시켜, 도전층(7b)으로 한다. 도체층(7b)의 막 두께는, 후 스텝에서 외부 입출력 단자(8)로서 땜납볼을 탑재하기 때문에, 두께는 10㎛로 하였다.
전해 도금이 종료되면, 다음으로, 도 3의 (d)에 도시한 바와 같이, 레지스트(12)를 제거하고, 불필요한 시드 메탈층(7a)을 에칭 제거한다. 그리고, 시드 메탈층(7a) 및 도전층(7b)에 의해 도 3의 (d)에 도시한 도체부(7)가 구성된다. 또한, 반도체 기판(1)의 이면 전체에 감광성 절연 수지에 의해 보호막(9)을 형성한다. 보호막(9)에서는, 노광·현상 등의 포토리소 스텝에 의해 외부 입출력 단자(8)의 형성부가 개구된다. 그리고, 보호막(9)의 개구부에, 외부 입출력 단자(8)로 되는 땜납볼을 탑재하고, 개별의 반도체 칩에 다이싱함으로써 도 1에 도시한 반도체 장치가 완성된다.
이상의 스텝에 의해 제작된 반도체 장치는, 온도 사이클 테스트 등에서 높은 신뢰성을 갖고 있다. 통상적으로, 반도체 기판과 그 반도체 기판에 형성된 관통 구멍 내에 매립되는 도체(즉, 관통 전극) 사이에는 열팽창율의 차가 있기 때문에, 이들 사이에 온도 변화에 의해 응력이 발생한다. 그리고, 이 응력에 의해, 관통 전극 주변의 반도체 기판이나 무기 재료로 이루어지는 내벽 절연 재료에 크랙 등이 발생하는 등의 문제가 있다.
이 문제에 대하여, 본 실시 형태에 따른 반도체 장치의 구성에서는, 관통 구멍 내벽의 절연 재료인 제3 절연막(6)은 유기 재료로 형성되기 때문에, 종래 이용되어 온 무기계의 절연 재료에 비해 부드럽고, 신장도 크기 때문에, 크랙 등의 파손이 발생하기 어려워, 관통 전극의 신뢰성을 높이는 효과가 있다.
또한, 본 실시 형태에 따른 구조를 갖는 반도체 장치에서는, 이들을 복수개 적층한 적층형 반도체 장치에서도, 높은 접속 신뢰성을 얻을 수 있다.
도 6에 도시한 바와 같이, 반도체 장치에 형성된 관통 전극을 이용하여, 상하로 적층되는 반도체 장치간을 접속하는 경우, 관통 전극에 상하 방향의 응력이 가해진다. 이 응력에 대해서도, 본 실시 형태에 따른 반도체 장치의 구성에서는, 관통 구멍 내벽의 절연 재료인 제3 절연막(6)은 유기 재료로 형성되기 때문에, 종래 이용되어 온 무기계의 절연 재료에 비해 부드럽고, 신장도 크기 때문에, 크랙 등의 파손이 발생하기 어려워, 적층 배치된 복수의 반도체 장치간이 높은 접속 신뢰성을 확보할 수 있다.
또한, 상기 설명에서는, 도 2의 (d) 내지 도 3의 (a)의 스텝에 걸쳐, 반도체 기판(1)에 형성된 관통 구멍 내벽에 제3 절연막(6)으로 되는 유기 절연 재료를 형성하기 위해, 전착법을 사용하고 있다. 그러나, 본 발명에서, 관통 구멍 내벽에 유기 절연 재료를 형성하는 방법은, 특별히 한정되는 것은 아니며, 예를 들면, 도 7의 (a), (b)에 도시한 바와 같이 인쇄법을 이용해도 된다.
도 7의 (a)의 상태에서는, 도 2의 (c)에 도시한 상태와 마찬가지로 반도체 기판(1)에 관통 구멍이 형성되어 있고, 이 관통 구멍에서는 제2 절연막(5)의 개구연보다 반도체 기판(1)이 후퇴되어 있다. 여기서, 인쇄법에 의해 반도체 기판(1)에 형성된 관통 구멍 내부에, 제3 절연막(6)으로 되기 위한 유기 절연 재료(6'')를 형성한다. 이 인쇄법에서는, 일반적으로 이용되고 있는 스크린 인쇄를 이용하는 것이 가능하다. 즉, 반도체 기판(1)에 형성된 관통 구멍에 대응한 개구부를 갖는 스크린 마스크를 이용하여, 액상의 유기 절연 재료를 스키지에 의해 넓혀, 관통 구멍 내부에까지 절연 재료를 떨어뜨리는 방법이다.
이 때에 이용되는 유기 절연 재료(6'')로서는, 에폭시나 폴리이미드 등, 다양한 유기 절연 재료를 이용할 수 있다. 인쇄 후, 이 유기 절연 재료(6'')를 경화시킴으로써 도 7의 (a)의 상태가 얻어진다. 또한, 유기 절연 재료(6'')의 매립 인쇄에는, 진공 인쇄법을 이용함으로써, 보다 양호한 매립이 가능하게 된다.
다음으로, 도 7의 (b)에 도시한 바와 같이, 제2 절연막(5)을 마스크로 하여 이방성 드라이 에칭행함으로써, 불필요한 개소의 유기 절연 재료(6'')를 제거하여, 제3 절연막(6)이 형성됨과 함께 제1 절연막(2)이 노출된다. 이 도 7의 (b)에 도시한 상태는, 도 3의 (a)에 도시한 상태와 동일하기 때문에, 이 이후에는 도 3의 (b)∼(d)에 도시한 스텝과 마찬가지의 방법에 의해 반도체 장치를 실현할 수 있다.
계속해서, 본 발명에 따른 관통 전극을 구비한 반도체 장치를 이용하여 이루어지는 CCD(Charge Coupled Device) 패키지의 구조예를, 도 8을 참조하여 이하에 설명한다. 또한, 도 8에서, 도 1에 도시한 반도체 장치와 마찬가지의 구성 및 작용을 갖는 부재에 대해서는, 동일한 부재 번호를 붙여 설명을 행한다.
도 8에 도시한 CCD 패키지에서는, 반도체 기판(1)의 제1 면에 형성된 전극 패드(3)의 바로 아래에 관통 구멍이 형성되며, 제1 면에 형성된 전극 패드(3)와 반도체 기판(1)의 제2 면에 형성된 외부 입출력 단자(8)가 구리 도금으로 이루어지는 도체부(7)에 의해 전기적으로 접속되어 있다.
이 때, 전극 패드(3) 및 도체부(7)와 반도체 기판(1)은 전기적으로 절연되어 있다. 즉, 반도체 기판(1)의 제1 면에 형성된 제1 절연막(2)과, 반도체 기판(1)의 제2 면에 형성된 제2 절연막(5)과, 관통 구멍 내벽에 형성된 제3 절연막(6)에 의해 상기 절연성이 유지되고 있는 것을 알 수 있다.
또한, 반도체 기판(1)의 제1 면에는 접착제(21)를 이용하여 글래스판(22)이 접착되어 있다. 접착제(21)는, 반도체 기판(1)의 제1 면에 형성되어 있는 CCD 센서부(23)를 피하도록 형성되어 있다.
상기 CCD 패키지의 제조 프로세스의 일례를, 도 9의 (a)∼(c) 및 도 10의 (a), (b)를 참조하여 이하에 설명한다. 통상적으로, 반도체 기판(1)의 제1 면에는 복수의 층으로 이루어지는 절연층이 형성되어 있고, 그 위에 다층 구조의 전극 패드(3)가 형성되어 있다.
우선, 도 9의 (a)에 도시한 바와 같이, 제1 절연막(2), 금속 배선층(전극 패드(3)를 포함함), 및 CCD 센서부(23)가 형성되어 있는 반도체 기판(1)의 제1 면에, 접착제(21)의 층을 형성한다. 접착제(21)는, CCD 센서부(23)의 형성 영역을 피하도록 형성된다. 이것은, CCD 센서부(23) 상에 접착제(21)를 형성하면, CCD 센서부(23)가 광학적으로 열화되기 때문이다. 접착제(21)는, 디스펜스나 인쇄법 등 기지 의 수단에 의해 반도체 기판(1) 상에 형성한다. 또한, 경우에 따라서는 반도체 기판(1)과 접합되는 글래스판(22)측에 형성해도 된다.
마이크로 렌즈 등을 구비한 CCD 센서부(23)의 보호를 위해, 소정 두께로 형성된 접착제(21)를 개재하여, 반도체 기판(1)에 글래스판(22)을 접합한다. 이 글래스판(22)은, CCD 센서부(23)의 보호와, 얇게 한 반도체 기판(1)의 보강을 위해 이용되는 것이다. 금회는 0.5㎜ 두께의 글래스판(22)을 이용하였다.
다음으로, 반도체 기판(1)의 이면을 연마하여, 반도체 기판(1)을 100㎛의 두께로 연삭한다. 이것은, 반도체 기판(1)을 가능한 한 얇게 함으로써 CCD 패키지의 두께를 작게 하는 것을 목적으로 하고 있다. 단, CCD 센서부(23)의 영역에는 접착제(21)가 없기 때문에 공간으로 되어 있고, 이러한 공간이 있는 상태에서 너무 얇게 이면 연마하면 반도체 기판(1)을 파손할 우려가 있다. 물론, 통상의 이면 연마법에 의해 100㎛ 이하로 반도체 기판(1)을 미리 연마해 놓고, 접착제(21)를 형성한 글래스판(22)에 반도체 기판(1)을 접합하는 등의 방법에 의해 이 과제를 해결하는 것도 가능하다.
다음으로, 반도체 기판(1)의 이면 연마면에 제2 절연막(5)으로 되는 SiN을 CVD법에 의해 형성한다. 제2 절연막(5) 상에는 레지스트(11)를 도포하고, 제1 면의 전극 패드(3)에 대응한 위치를 개구하도록 레지스트(11)의 노광·현상을 행한다. 이 상태까지가 도 9의 (a)에 도시된다.
다음으로, 도 9의 (b)에 도시한 바와 같이, 레지스트(11)를 마스크로 하여 제2 절연막(5)인 SiN을 드라이 에칭하여 개구한다. 그 후, 레지스트(11)는 제거한 다. 또한, 제2 절연막(5)을 마스크로 하여 반도체 기판(1)인 Si를 이방성 드라이 에칭한다. 반도체 기판(1)이 에칭되어, 전극 패드(3) 바로 아래의 제1 산화막(2) 노출되면 에칭의 진행이 멈춘다. 계속해서, 등방성 드라이 에칭을 행함으로써, 제2 절연막(5)의 개구연보다 반도체 기판(1)의 구멍을 후퇴시킨다.
다음으로, 도 9의 (c)에 도시한 바와 같이, 반도체 기판(1)을 음극으로 하여 전착을 실시하고, 전착 레지스트(예를 들면, 전착 폴리이미드)(6')를 반도체 기판에서의 관통 구멍의 내벽에 형성한다. 상기 전착 레지스트(6')는, 소정의 막 두께까지 전착을 행한 후, 세정, 경화를 행함으로써, 도 9의 (c)와 같은 상태가 얻어진다. 전착 레지스트(6')의 핀홀이나 Si 구멍의 귀퉁이에서 막 두께가 얇게 되는 것 등을 고려하여, 10㎛ 정도의 막 두께까지 전착을 실시하였다. 또한, 전착 레지스트(6')는, 음극인 반도체 기판(1)의 노출면에만 형성되기 때문에, 얼라인먼트나 패터닝 등을 행하지 않고 용이하게 반도체 기판(1)의 내벽 절연이 가능하게 된다.
다음으로, 도 10의 (a)에 도시한 바와 같이, 제2 절연막(5)을 마스크로 하여 전착 레지스트(6')를 에칭하여, 제3 절연막(6)을 형성한다. 이 때, RIE 등의 이방성 에칭을 행함으로써, 전극 패드(3) 바로 아래의 제1 절연막(2) 상에 부착된 전착 레지스트(6')도 제거하는 것이 가능하다. 또한, 제2 절연막(5)을 마스크로 하여, 전극 패드(3) 바로 아래의 제1 절연막(2)을 드라이 에칭함으로써 전극 패드(3)가 반도체 기판(1)의 관통 구멍 내부에 노출된다.
다음으로, 반도체 기판(1) 이면으로부터 전해 도금을 위한 시드 메탈층을 스퍼터에 의해 형성한다. 물론 증착이나 CVD 등, 스퍼터 이외의 방법으로 시드 메탈 층을 형성해도 된다. 금회는, 역스퍼터를 0.5kw로 5분 행하고, 계속해서 Ti를 0.1㎛, Cu를 0.5㎛ 스퍼터하였다. 이 조건으로, 반도체 기판(1)의 관통 구멍 내벽에는 0.2 내지 0.3㎛ 정도의 금속막이 형성된 것을 확인하였다.
다음으로, 전극 패드(3) 이면과 외부 입출력 단자(8)를 전기적으로 접속하는 재배선 패턴으로 되는 도전층을 전해 구리 도금으로 형성한다. 그를 위해서는, 우선 반도체 기판(1) 이면에 레지스트를 도포한다. 구멍이 개방된 반도체 기판(1)에 액상의 레지스트를 도포하는 것이 곤란한 경우에는 드라이 필름 레지스트 등을 이용해도 된다. 상기 레지스트에서, 재배선 패턴을 노광·현상 등의 통상의 포토 스텝에 의해 형성하고, 상기 시드 메탈층을 음극으로 하여 전해 구리 도금을 행하여, 도전층을 형성한다. 이 시드 메탈층 및 도전층에 의해 도전부(7)가 형성된다. 후 스텝에서, 입출력 단자로서 땜납볼을 탑재하기 위해, 도전층의 두께는 10㎛로 하였다. 전해 도금이 종료되면, 레지스트를 제거하고, 불필요한 시드 메탈층을 에칭 제거함으로써 도 10의 (a)의 상태가 얻어진다.
재배선 패턴으로 되는 도전층은, 이것을 전해 도금으로 형성하는 것 이외에도, 도전성 페이스트를 패턴 인쇄함으로써 배선을 형성하는 것도 가능하고, 금속을 증착이나 스퍼터에 의해 형성하고, 패턴 에칭함으로써 형성하는 등, 다른 방법을 이용하는 것도 가능하다. 예를 들면, Ti를 0.2㎛, CuNi 합금을 0.6㎛ 스퍼터하고, 레지스트 패턴을 형성한 후에 웨트 에칭함으로써도 도전층을 형성할 수 있었다.
다음으로, 도 10의 (b)에 도시한 바와 같이, 반도체 기판(1) 이면 전체에 감광성 절연 수지를 도포하고, 외부 입출력 단자(8)인 땜납볼 탑재부를 개구함으로 써, 보호막(9)을 형성하였다. 또한, 상기 개구부에 외부 입출력 단자(8)인 땜납볼을 탑재하고, 개별의 반도체 칩으로 다이싱함으로써 도 8에 도시한 CCD 패키지가 완성된다.
상기 CCD 패키지는, 그 표면에 센서부를 구비하기 때문에, 표면측의 오염이나 손상 등의 데미지를 극력 주지 않도록 할 필요가 있다. 본 발명에서는, 관통 전극 형성을 반도체 기판의 이면측으로부터 행하기 때문에, 표면측의 데미지를 주는 경우가 없다. 또한, 이와 같이 하여 제작한 CCD 패키지는, 도면에 도시한 바와 같이 센서부를 상측으로 하여 리플로우 땜납 접속할 수 있기 때문에, 지금까지와 같이 와이어 본딩 등이 불필요하게 되어, 소형·박형의 카메라 모듈을 실현하는 것이 가능하다.
또한, 상기 반도체 장치의 제조 방법에서는, 상기 제2 스텝에서, 제2 절연막을 마스크로 하여 반도체 기판을 이방성 에칭하고, 또한, 반도체 기판을 등방성 에칭함으로써, 상기 관통 구멍을 제2 절연막의 개구연보다 후퇴시키도록 형성할 수 있다.
또한, 상기 반도체 장치의 제조 방법에서는, 상기 제2 스텝에서는, 제2 절연막을 마스크로 하여 반도체 기판을 웨트 에칭함으로써, 상기 관통 구멍을 제2 절연막의 개구연보다 후퇴시키도록 형성할 수 있다.
또한, 상기 반도체 장치의 제조 방법에서는, 상기 제2 절연막은, 상기 제2 스텝에서의 반도체 기판의 에칭 시에 대하여, 마스크 효과가 있는 에칭 선택비를 갖는 것이 바람직하다.
또한, 상기 반도체 장치의 제조 방법에서는, 상기 제3 스텝에서는, 반도체 기판을 음극으로 하는 전착에 의해 상기 제3 절연막을 형성할 수 있다.
상기의 구성에 따르면, 상기 제3 절연막의 형성에서, 반도체 기판을 음극으로 하는 전착을 사용함으로써, 상기 제3 절연막은, 반도체 기판의 표면(즉, 상기 반도체 기판에 형성된 관통 구멍의 내벽)에만 형성되며, 전극 패드의 이면에는 제3 절연막이 형성되지 않는다. 따라서, 전극 패드 이면에 형성된 제3 절연막을 제거하는 스텝이 불필요하게 되어, 신뢰성이 높은 관통 전극의 형성이 가능하게 됨과 함께, 제조 코스트를 저감할 수 있다.
또한, 상기 반도체 장치의 제조 방법에서는, 상기 제3 스텝에서는, 인쇄법에 의해 유기 절연 재료를 상기 관통 구멍에 매립하고, 또한, 제2 절연막을 마스크로 하여 이방성 에칭을 행함으로써 상기 제3 절연막을 형성할 수 있다.
또한, 상기 반도체 장치의 제조 방법에서는, 상기 제3 스텝에서는, 진공 인쇄법에 의해 유기 절연 재료를 상기 관통 구멍에 매립하는 것이 바람직하다.
또한, 상기 반도체 장치의 제조 방법에서는, 상기 제3 절연막이 폴리이미드 혹은 에폭시인 것이 바람직하다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상기 과제를 해결하기 위해, 반도체 기판의 제1 면에 무기 재료로 이루어지는 제1 절연막을 개재하여 형성된 전극 패드를 갖고, 상기 전극 패드와 상기 반도체 기판의 제2 면에 존재하는 외부 접속용 단자를 접속하는 관통 전극을 갖는 반도체 장치에 있어서, 제1 면에 상기 제1 절연막과 상기 전극 패드가 형성된 상기 반도체 기판에 대하여, 상기 전극 패드의 바로 아래에, 상기 반도체 기판에 관통 구멍이 형성되어 있고, 상기 반도체 기판의 제2 면에는 제2 절연막이 형성되어 있으며, 상기 관통 구멍의 내벽에는 제3 절연막이 형성되어 있음과 함께, 상기 제2 절연막의 개구연과 상기 제3 절연막의 내주면은, 반도체 기판의 제2 면측에서 봐서 일치하도록 형성되는 것을 특징으로 한다.
상기의 구성에 따르면, 상기 제2 절연막의 개구연과 상기 제3 절연막의 내주면은, 반도체 기판의 제2 면측에서 봐서 일치하도록 형성되기 때문에, 전극 패드 이면에 형성되게 되는 제1 절연막을 제거하기 위해 에칭에서, 상기 제2 절연막을 마스크로 할 수 있어, 종래 기술에서 문제로 되었던, 미세한 구멍 내부에의 레지스트 도포·현상 등의 포토 스텝은 불필요하게 되며, 코스트 업 요인으로 되는 복수회의 CVD 등의 진공 프로세스도 불필요하게 된다.
또한, 상기 반도체 장치는, 이것을 복수개 적층하여 배치할 수 있다.
또한, 상기 반도체 장치에서는, 상기 반도체 기판의 파손을 방지하기 위한 보강판이, 상기 반도체 기판의 제1 면측에 접착층을 개재하여 접합되어 있는 구성으로 할 수 있다.
또한, 상기 반도체 장치에서는, 상기 반도체 장치는, 상기 보강판이 광 투과성 부재이고, 상기 반도체 기판과 상기 보강판 사이에는 CCD 센서가 배치된 고체 촬상 소자인 구성으로 할 수 있다.
발명의 상세한 설명의 항에서 이루어진 구체적인 실시 형태 또는 실시예는, 어디까지나, 본 발명의 기술 내용을 명백하게 하는 것으로서, 그와 같은 구체예에 만 한정하여 협의로 해석되어서는 안되며, 본 발명의 정신과 다음에 기재하는 특허 청구 사항의 범위 내에서, 다양하게 변경하여 실시할 수 있는 것이다.
본 발명에 따르면, 신뢰성이 높은 관통 전극을, 용이하게 저코스트로 형성할 수 있다.

Claims (13)

  1. 반도체 기판의 제1 면에 무기 재료로 이루어지는 제1 절연막을 개재하여 형성된 전극 패드를 갖고, 상기 전극 패드와 상기 반도체 기판의 제2 면에 존재하는 외부 접속용 단자를 접속하는 관통 전극을 갖는 반도체 장치의 제조 방법으로서,
    제1 면에 상기 제1 절연막과 상기 전극 패드가 형성된 상기 반도체 기판에 대하여, 그 제2 면에 무기 재료로 이루어지는 제2 절연막을 형성하고, 상기 전극 패드의 바로 아래에서 상기 제2 절연막을 개구하는 제1 스텝과,
    상기 제2 절연막을 마스크로 하여, 상기 반도체 기판에 제1 절연막에 도달하는 관통 구멍을, 제2 절연막의 개구연(opening edge)보다 그 관통 구멍을 후퇴시키도록 형성하는 제2 스텝과,
    상기 관통 구멍의 내벽에 유기 재료로 이루어지는 제3 절연막을 형성하는 제3 스텝과,
    상기 제2 절연막을 마스크로 하여, 상기 제1 절연막을 에칭하고, 상기 전극 패드 이면을 상기 반도체 기판의 제2 면측에 노출시키는 제4 스텝과,
    상기 관통 구멍 내에서 상기 관통 전극으로 됨과 함께, 상기 전극 패드와 상기 외부 접속용 단자를 접속하는 도전부를 형성하는 제5 스텝
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 스텝에서는, 제2 절연막을 마스크로 하여 반도체 기판을 이방성 에칭하고, 또한, 반도체 기판을 등방성 에칭함으로써, 상기 관통 구멍을 제2 절연막의 개구연보다 후퇴시키도록 형성하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제2 스텝에서는, 제2 절연막을 마스크로 하여 반도체 기판을 웨트 에칭(wet etching)함으로써, 상기 관통 구멍을 제2 절연막의 개구연보다 후퇴시키도록 형성하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제2 절연막은, 상기 제2 스텝에서의 반도체 기판의 에칭 시에 대하여, 마스크 효과가 있는 에칭 선택비를 갖는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제3 스텝에서는, 반도체 기판을 음극으로 하는 전착에 의해 상기 제3 절연막을 형성하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 제3 스텝에서는, 인쇄법에 의해 유기 절연 재료를 상기 관통 구멍에 매립하고, 또한, 제2 절연막을 마스크로 하여 이방성 에칭을 행함으로써 상기 제3 절 연막을 형성하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제3 스텝에서는, 진공 인쇄법에 의해 유기 절연 재료를 상기 관통 구멍에 매립하는 반도체 장치의 제조 방법.
  8. 제5항에 있어서,
    상기 제3 절연막이 폴리이미드 혹은 에폭시인 반도체 장치의 제조 방법.
  9. 제6항에 있어서,
    상기 제3 절연막이 폴리이미드 혹은 에폭시인 반도체 장치의 제조 방법.
  10. 반도체 기판의 제1 면에 무기 재료로 이루어지는 제1 절연막을 개재하여 형성된 전극 패드와,
    상기 전극 패드와 상기 반도체 기판의 제2 면에 존재하는 외부 접속용 단자를 접속하는 관통 전극을 포함하고,
    제1 면에 상기 제1 절연막과 상기 전극 패드가 형성된 상기 반도체 기판에 대하여, 상기 전극 패드의 바로 아래에, 상기 반도체 기판에 관통 구멍이 형성되어 있고, 상기 반도체 기판의 제2 면에는 제2 절연막이 형성되어 있으며, 상기 관통 구멍의 내벽에는 제3 절연막이 형성되어 있는 것과 함께,
    상기 제2 절연막의 개구연과 상기 제3 절연막의 내주면은, 반도체 기판의 제2 면측에서 봐서 일치하도록 형성되는 반도체 장치.
  11. 제10항의 반도체 장치를 복수개 적층하여 이루어지는 반도체 장치.
  12. 제10항에 있어서,
    상기 반도체 기판의 파손을 방지하기 위한 보강판이, 상기 반도체 기판의 제1 면측에 접착층을 개재하여 접합되어 있는 반도체 장치.
  13. 제11항에 있어서,
    상기 반도체 장치는, 상기 보강판이 광 투과성 부재이고, 상기 반도체 기판과 상기 보강판 사이에는 CCD 센서가 배치된 고체 촬상 소자인 반도체 장치.
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Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8084866B2 (en) * 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
US7083425B2 (en) 2004-08-27 2006-08-01 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US8278738B2 (en) * 2005-02-17 2012-10-02 Sharp Kabushiki Kaisha Method of producing semiconductor device and semiconductor device
JP4097660B2 (ja) * 2005-04-06 2008-06-11 シャープ株式会社 半導体装置
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
TWI311357B (en) * 2006-01-05 2009-06-21 Advanced Semiconductor Eng Wafer-level chip packaging process and chip package structure
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
JP2008103387A (ja) * 2006-10-17 2008-05-01 Murata Mfg Co Ltd 半導体装置
US8569876B2 (en) 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7791199B2 (en) 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
JP4403424B2 (ja) * 2006-11-30 2010-01-27 ソニー株式会社 固体撮像装置
US7598163B2 (en) * 2007-02-15 2009-10-06 John Callahan Post-seed deposition process
EP2575166A3 (en) * 2007-03-05 2014-04-09 Invensas Corporation Chips having rear contacts connected by through vias to front contacts
US7723159B2 (en) * 2007-05-04 2010-05-25 Stats Chippac, Ltd. Package-on-package using through-hole via die on saw streets
US8445325B2 (en) 2007-05-04 2013-05-21 Stats Chippac, Ltd. Package-in-package using through-hole via die on saw streets
US7829998B2 (en) 2007-05-04 2010-11-09 Stats Chippac, Ltd. Semiconductor wafer having through-hole vias on saw streets with backside redistribution layer
CN101679721A (zh) 2007-06-12 2010-03-24 住友电木株式会社 树脂组合物、填埋材料、绝缘层以及半导体装置
CN101802990B (zh) 2007-07-31 2013-03-13 数字光学欧洲有限公司 使用穿透硅通道的半导体封装方法
SG150410A1 (en) * 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
JP5311609B2 (ja) * 2007-10-30 2013-10-09 新光電気工業株式会社 シリコンインターポーザの製造方法およびシリコンインターポーザと、これを用いた半導体装置用パッケージおよび半導体装置
JP5197219B2 (ja) * 2007-11-22 2013-05-15 パナソニック株式会社 半導体装置およびその製造方法
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
JP2009283503A (ja) * 2008-05-19 2009-12-03 Panasonic Corp 半導体装置及びその製造方法
JP2010010324A (ja) * 2008-06-26 2010-01-14 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP5262350B2 (ja) * 2008-06-27 2013-08-14 Ｊｓｒ株式会社 絶縁性被膜を有する構造体及びその製造方法並びに電子部品
JP2010040862A (ja) * 2008-08-06 2010-02-18 Fujikura Ltd 半導体装置
CN102132409A (zh) * 2008-11-21 2011-07-20 松下电器产业株式会社 半导体装置及其制造方法
JP5596919B2 (ja) * 2008-11-26 2014-09-24 キヤノン株式会社 半導体装置の製造方法
JP2010129952A (ja) * 2008-12-01 2010-06-10 Nippon Telegr & Teleph Corp <Ntt> 貫通電極配線の製造方法
US8759949B2 (en) * 2009-04-30 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside structures having copper pillars
KR101026489B1 (ko) * 2009-08-10 2011-04-01 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
WO2012001848A1 (ja) * 2010-07-01 2012-01-05 東京エレクトロン株式会社 半導体装置の製造方法
US8269316B2 (en) * 2010-07-07 2012-09-18 Victory Gain Group Corporation Silicon based substrate and manufacturing method thereof
CN102339810B (zh) * 2010-07-20 2015-07-22 因厄费博斯由勒有限责任公司 硅基基板及其制作方法
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
KR101732975B1 (ko) 2010-12-03 2017-05-08 삼성전자주식회사 반도체 장치의 제조 방법
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
JP5357241B2 (ja) * 2011-08-10 2013-12-04 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
JP5385471B2 (ja) * 2011-08-10 2014-01-08 新光電気工業株式会社 半導体装置の製造方法
KR101594270B1 (ko) * 2011-10-28 2016-02-15 인텔 코포레이션 듀얼 다마신 유형 접근법을 이용하여 제조된 미세 피치 백사이드 금속 재배선 라인들과 결합된 스루-실리콘 비아들을 포함하는 ３ｄ 상호연결 구조체
JP6099192B2 (ja) * 2012-12-13 2017-03-22 国立研究開発法人産業技術総合研究所 積層ｌｓｉチップ
KR102031908B1 (ko) 2013-02-06 2019-10-14 삼성전자주식회사 관통 전극을 갖는 반도체 소자 및 그 형성 방법
JP6235785B2 (ja) * 2013-03-18 2017-11-22 日本電子材料株式会社 プローブカード用ガイド板およびプローブカード用ガイド板の製造方法
KR102142366B1 (ko) 2013-11-14 2020-08-07 삼성전자 주식회사 반도체 집적 회로 소자 및 그 제조 방법, 반도체 패키지
TWI645483B (zh) * 2017-06-30 2018-12-21 同泰電子科技股份有限公司 適於形成包括通孔的基板結構的製作方法
CN109634458B (zh) * 2018-12-04 2022-04-15 业成科技（成都）有限公司 触控面板及其制造方法
TWI726375B (zh) * 2019-08-01 2021-05-01 睿明科技股份有限公司 基板形成通孔的製作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3186941B2 (ja) 1995-02-07 2001-07-11 シャープ株式会社 半導体チップおよびマルチチップ半導体モジュール
US6620731B1 (en) * 1997-12-18 2003-09-16 Micron Technology, Inc. Method for fabricating semiconductor components and interconnects with contacts on opposing sides
JP3597754B2 (ja) * 2000-04-24 2004-12-08 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
TW552694B (en) 2001-08-31 2003-09-11 Hitachi Chemical Co Ltd Wiring substrate, semiconductor device and the manufacturing method thereof
JP2003289073A (ja) * 2002-01-22 2003-10-10 Canon Inc 半導体装置および半導体装置の製造方法
TW558823B (en) * 2002-04-10 2003-10-21 Via Tech Inc Through-hole process of integrated circuit substrate
JP4212293B2 (ja) 2002-04-15 2009-01-21 三洋電機株式会社 半導体装置の製造方法
TW530344B (en) 2002-05-10 2003-05-01 Walsin Advanced Electronics Conductive ball for electrical connection and applications thereof
TWI229435B (en) * 2002-06-18 2005-03-11 Sanyo Electric Co Manufacture of semiconductor device
TW569416B (en) * 2002-12-19 2004-01-01 Via Tech Inc High density multi-chip module structure and manufacturing method thereof

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