JP2010010324A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】基板に発生する応力を低減できる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置は、半導体素子が形成される素子領域を有する基板と、素子領域の隣接部分の基板に形成されるビアホールと、ビアホール内に絶縁層を介して設けられる導通部と、基板と絶縁層との間に設けられる緩衝層とを備え、緩衝層は、基板の熱膨張係数と緩衝層の熱膨張係数との差が、基板の熱膨張係数と絶縁層の熱膨張係数との差より小さい材料から形成される。
【選択図】図１

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
従来の貫通穴を有する回路基板として、貫通孔が形成されたシリコン基板と、貫通孔の内壁に形成された導電膜と、シリコン基板の少なくとも一側の面に形成され、貫通孔の少なくとも一部を覆う有機樹脂膜とを有する回路基板が知られている（例えば、特許文献１参照）。
特開２００３−１９８０６９号公報
本発明の目的は、基板に発生する応力を低減できる半導体装置及び半導体装置の製造方法を提供することにある。
本発明の一態様は、半導体素子が形成される素子領域を有する基板と、素子領域の隣接部分の基板に形成されるビアホールと、ビアホール内に絶縁層を介して設けられる導通部と、基板と絶縁層との間に設けられる緩衝層とを備え、緩衝層は、基板の熱膨張係数と緩衝層の熱膨張係数との差が、基板の熱膨張係数と絶縁層の熱膨張係数との差よりも小さい材料から形成される半導体装置を提供する。
また、本発明の他の一態様は、半導体素子が形成される素子領域を有する基板の素子領域の隣接部分にビアホールを形成する工程と、ビアホールの側壁に緩衝層を形成する工程と、緩衝層の側壁の反対側に絶縁層を形成する工程と、絶縁層の緩衝層側の反対側の空孔に導通材料を充填する工程とを備え、緩衝層を形成する工程は、基板の熱膨張係数と緩衝層の熱膨張係数との差が、基板の熱膨張係数と絶縁層の熱膨張係数との差よりも小さい材料から緩衝層を形成する半導体装置の製造方法を提供する。
本発明によれば、基板に発生する応力を低減できる半導体装置及び半導体装置の製造方法を提供することができる。
［第１の実施の形態］
（半導体装置１の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図の一例である。
第１の実施の形態に係る半導体装置１は、基板１０と、トランジスタ（一例として、Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）等の半導体素子が形成される素子領域３８と、素子領域３８の隣接部分に基板１０を貫通して形成されるビアホールと、ビアホール内に絶縁層２２を介して設けられる導電性を有する導通部２０と、基板１０と絶縁層２２との間に設けられ、基板１０に対する応力を緩和する緩衝層２４とを備える。なお、半導体素子は、一例として、基板１０の表面にゲート絶縁膜３２を介して形成されるゲート電極３０と、ゲート絶縁膜３２及びゲート電極３０の両側面に形成されるゲート側壁３４と、ゲート側壁３４の直下近傍から基板１０内の所定の領域に形成されるソースドレイン領域３６とを有する。なお、ゲート電極３０の上面及びソースドレイン領域３６上にシリサイド層を形成することもできる。
更に、半導体装置１は、半導体素子が設けられる側の基板の表面に接すると共に半導体素子を覆う表面層としての層間絶縁膜１４と、層間絶縁膜１４の上に形成される配線４０と、少なくとも導通部２０の上に形成される配線４２と、配線４０間、及び配線４０と配線４２との間を電気的に絶縁する配線間絶縁膜４４と、層間絶縁膜１４を貫通して形成され、配線４０と素子領域３８のソースドレイン領域３６とを電気的に接続するコンタクトプラグ１６と、複数の半導体素子間を電気的に分離する素子分離領域１２とを備える。なお、配線４２は、導通部２０と電気的に接続すると共に、導通部２０の上面にだけ形成することもできる。また、基板１０と層間絶縁膜１４との間に基板１０の表面に接して形成されるエッチングストップ層を形成することもできる。この場合、エッチングストップ層が表面層となる。
基板１０は、所定の導電型を有する半導体材料から所定の厚さを有して形成される。基板１０は、一例として、熱膨張係数が２．６ｐｐｍ／℃であるシリコン（Ｓｉ）から形成される。また、基板１０は、シリコンゲルマニウム（ＳｉＧｅ）から形成することもできる。素子分離領域１２は、一例として、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有して形成され、二酸化シリコン（ＳｉＯ２）等の絶縁性材料から形成される。
層間絶縁膜１４は、一例として、熱膨張係数が０．５ｐｐｍ／℃であるＳｉＯ２等の絶縁性材料から形成される。層間絶縁膜１４は、ＳｉＯ２にカーボン（Ｃ）を添加したＳｉＯＣ、窒素（Ｎ）を添加したＳｉＯＮ、フッ素（Ｆ）を添加したＳｉＯＦ、ホウ素（Ｂ）及びリン（Ｐ）を添加したＢＰＳＧ等のシリコン酸化物、ＳｉＯＣＨ、ポリメチルシロキサン、ポリアリーレン、ベンゾオキサボール等の有機絶縁材料から形成することもできる。また、配線間絶縁膜４４は、層間絶縁膜１４と同様の材料から形成することができる。なお、配線間絶縁膜４４は、配線４０間、及び配線４０と配線４２との間の電気容量を低減させることを目的として、誘電率の低い絶縁性材料（Ｌｏｗ−ｋ材）から形成することができる。
配線４０及び配線４２はそれぞれ、電気導電性材料から所定のパターンを有して形成される。配線４０及び配線４２はそれぞれ、一例として、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、又はタングステン（Ｗ）等の金属材料を含んで形成される。また、コンタクトプラグ１６は、Ｃｕ、Ａｌ、Ａｕ、Ａｇ、Ｗ、モリブデン（Ｍｏ）、亜鉛（Ｚｎ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、ロジウム（Ｒｈ）、又は鉄（Ｆｅ）等の金属材料を含んで形成される。
ゲート電極３０は、一例として、所定の導電型の不純物を含む多結晶シリコン又は多結晶シリコンゲルマニウムから形成される。例えば、半導体素子がＦＥＴの場合、ｎ型ＦＥＴにおけるゲート電極３０は、不純物としてヒ素（Ａｓ）又はＰ等のｎ型不純物を含む。一方、ｐ型ＦＥＴにおけるゲート電極３０は、Ｂ又は二フッ化ホウ素（ＢＦ２）等のｐ型不純物を含む。
また、ゲート電極３０は、Ｗ、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、Ｍｏ、又はＡｌ等の金属材料、若しくはこれら金属材料の化合物等からなるメタルゲート電極から形成することもできる。
ゲート絶縁膜３２は、一例として、ＳｉＯ２、窒化ケイ素（ＳｉＮ）、ＳｉＯＮ、又は高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）等の絶縁性材料から形成される。また、ゲート側壁３４は、一例として、ＳｉＮ等の絶縁性材料からなる。なお、シリサイド層を形成する場合、シリサイド層は、例えば、Ｎｉ、Ｐｔ、Ｃｏ、エルビウム（Ｅｒ）、イットリウム（Ｙ）、イッテルビウム（Ｙｂ）、Ｔｉ、ＮｉＰｔ、又はＣｏＮｉ等の金属とシリコンとの化合物から形成される。
ビアホール内に設けられる導通部２０は、基板１０の厚さに応じて決定される断面寸法を有して設けられる。例えば、導通部２０の断面が円形に形成される場合、その径は、一例として、１μｍから２０μｍ程度で形成される。導通部２０は、一例として、熱膨張係数が１６．５ｐｐｍ／℃であるＣｕ、又は熱膨張係数が２３．１ｐｐｍ／℃であるＡｌ等の金属材料から形成される。
絶縁層２２は、基板１０と導通部２０との間を電気的に絶縁する絶縁性材料から形成される。絶縁層２２は、一例として、熱膨張係数が０．５ｐｐｍ／℃であるＳｉＯ２から形成される。
緩衝層２４は、基板１０の熱膨張係数と絶縁層２２及び導通部２０の熱膨張係数との差に起因して発生する応力が、基板１０と緩衝層２４との間に集中することを抑制する。すなわち、基板１０と絶縁層２２との間に所定の熱膨張係数を有する材料から形成される緩衝層２４を設けることにより、緩衝層２４は、基板１０の熱膨張係数と絶縁層２２及び導通部２０の熱膨張係数との差に起因して発生する応力を、基板１０と緩衝層２４との間ではなく、絶縁層２２と緩衝層２４との界面に実質的に集中させる。
具体的に、緩衝層２４は、基板１０の熱膨張係数と緩衝層２４の熱膨張係数との差が、基板１０の熱膨張係数と絶縁層２２の熱膨張係数との差よりも小さい材料から形成される。ここで、基板１０の熱膨張係数と緩衝層２４の熱膨張係数との差は、絶対値を示す。より具体的に、緩衝層２４は、絶縁層２２の熱膨張係数より基板１０の熱膨張係数に近い熱膨張係数を有する材料から形成される。
例えば、基板１０がＳｉ（熱膨張係数：２．６ｐｐｍ／℃）から形成され、絶縁層２２がＳｉＯ２（熱膨張係数：０．５ｐｐｍ／℃）から形成される場合、緩衝層２４は、熱膨張係数が３．１ｐｐｍ／℃であるカーボン（Ｃ）から形成できる。また、緩衝層２４は、熱膨張係数が約４ｐｐｍ／℃である窒化ケイ素（ＳｉＮ）、熱膨張係数が３．７ｐｐｍ／℃である炭化タングステン（Ｗ−Ｃ）、又は熱膨張係数を約３ｐｐｍ／℃に調製されたポリイミド等の材料から形成される。なお、緩衝層２４の厚さが増加することにより、導通部２０の断面積が低下するので、導通部２０の電気抵抗が増加するが、半導体装置１のインダクタンスは低下する。したがって、緩衝層２４は、本実施の形態に係る半導体装置１に要求される特性に応じて、その厚さが決定される。
また、緩衝層２４と基板１０とが接することにより、界面１０ａが形成される。基板１０の熱膨張係数と緩衝層２４の熱膨張係数との差は、基板１０の熱膨張係数と絶縁層１４の熱膨張係数との差よりも小さいので、半導体装置１に熱を加えた場合に、界面１０ａ近傍への応力の集中が低減される。なお、緩衝層２４と基板１０とは界面１０ａにおいて面接触しているので、基板１０に発生する一部の応力は、界面１０ａにおいて分散される。
更に、緩衝層２４は、基板１０と基板１０上に設けられるＳｉＮからなるエッチングストップ層との境界の端部１０ｂの所定の領域、又は基板１０と層間絶縁膜１４との境界の端部１０ｂの所定の領域を含み、境界の端部１０ｂと絶縁層２２との間に設けられる。すなわち、緩衝層２４は、少なくともビアホール内の層間絶縁膜１４（又は、表面層としてのエッチングストップ層）と基板１０との境界の端部１０ｂを含む領域に設けられる。少なくとも境界の端部１０ｂを含む領域に緩衝層２４を設けることにより、半導体装置１に熱を加えた場合に発生する応力が、境界の端部１０ｂへ集中することを抑制できる。
（半導体装置１の製造方法）
図２Ａから図２Ｈは、本発明の第１の実施の形態に係る半導体装置の製造工程の断面図の一例である。
まず、所定の間隔をおいて素子分離領域１２を基板１０に形成することにより、所定の複数の半導体素子（例えば、ＦＥＴ）及びビアホールが形成される領域をそれぞれ分離する。続いて、基板１０の素子領域３８の所定の位置に、ゲート絶縁膜３２と、ゲート電極３０と、ゲート側壁３４と、ソースドレイン領域３６とを形成して、所定の半導体素子を形成する。次に、化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法等により、表面層としての層間絶縁膜１４を形成する。なお、層間絶縁膜１４を形成する前に、ＳｉＮ等からなるエッチングストップ層を形成することもできる。この場合、当該エッチングストップ層が表面層となる。
なお、ゲート絶縁膜３２と、ゲート電極３０と、ゲート側壁３４とは、熱酸化法及びＣＶＤ法、並びにフォトリソグラフィ法を用いて形成することができる。また、シリサイド層を形成する場合は、スパッタリング法等により所定の金属膜をゲート電極３０の上面に形成した後、高速熱アニール（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ：ＲＴＡ）等による所定の熱処理を形成した金属膜に施して、金属膜とゲート電極３０との間でシリサイド化反応をさせることにより形成できる。以上の工程を経ることにより、図２Ａに示した構造が形成される。
次に、図２Ｂに示すように、層間絶縁膜１４の所定の領域にフォトリソグラフィ法及び反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）法等を用いて所定の溝を形成した後、スパッタリング法等を用いて、コンタクトプラグ１６を構成する材料からなるプラグ材料膜１６ａを、層間絶縁膜１４に形成した溝に充填させつつ層間絶縁膜１４上に堆積させる。
次に、図２Ｃに示すように、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法等により層間絶縁膜１４の上面をストッパとしてプラグ材料膜１６ａに平坦化処理を施して、コンタクトプラグ１６に加工する。
次に、図２Ｄに示すように、フォトリソグラフィ法等により、層間絶縁膜１４上にビアホールを形成すべき領域に所定形状の開口６０ａを有するレジストパターン６０を形成する。そして、図２Ｅに示すように、レジストパターン６０をマスクとして、層間絶縁膜１４及び基板１０にＲＩＥ法等を用いたエッチング処理を施すことにより、ビアホールの一部として所定の深さを有する加工穴７０を形成する。この場合において、基板１０を貫通しない深さでエッチング処理を施すことにより、底部７０ａを有する加工穴７０を形成する。具体的に、基板１０と層間絶縁膜１４（又は、表面層としてのエッチングストップ層）との境界を超える深さの凹部形状を有する凹部としての加工穴７０を形成する。
これにより、基板１０と層間絶縁膜１４（又は、表面層としてのエッチングストップ層）との境界の端部１０ｂが露出する。なお、第１の実施の形態の変形例においては、エッチング処理により基板１０を貫通させて、スルーホール形状を有するビアホールとしての加工孔を形成することもできる。
次に、図２Ｆに示すように、レジストパターン６０を除去した後、緩衝層２４を構成する材料からなる緩衝材料膜２４ａを、加工穴７０の底部７０ａ及び加工穴７０の側面と層間絶縁膜１４上とにＣＶＤ法等を用いて所定の厚さで形成する。この場合において、緩衝材料膜２４ａは、少なくとも基板１０と層間絶縁膜１４（又は、表面層としてのエッチングストップ層）との境界の端部１０ｂを覆って形成される。続いて、ＣＶＤ法等を用いて、緩衝材料膜２４ａの表面に、絶縁膜１４を構成する材料からなる絶縁材料膜２２ａを所定の厚さで形成する。
なお、絶縁材料膜２２ａを形成する際において、ＣＶＤ法に用いる所定のガス原料により緩衝材料膜２４ａの表面近傍が化学的に変質した変質層が、緩衝材料膜２４ａと絶縁材料膜２２ａとの間に形成され得る。本実施の形態においては、この不可避的に形成される変質層を除外するものではない。
更に、めっき法等を用いて、絶縁材料膜２２ａの表面に、導通部２０を構成する材料からなる導通材料２０ａを形成する。この場合に、導通材料２０ａは、加工穴７０を充填して形成される。なお、第１の実施の形態の変形例においては、レジストパターン６０を残存させたまま緩衝材料膜２４ａと絶縁材料膜２２ａと導通材料２０ａとを形成することもできる。また、第１の実施の形態の変形例においては、導通材料２０ａ中に空隙が生じることを抑制することを目的として、基板１０を貫通するビアホールとしての加工孔を形成して、加工孔内にめっき液を流通させながら加工孔中にめっき処理を施すことができる。
次に、図２Ｇに示すように、ＣＭＰ法等により層間絶縁膜１４の上面をストッパとして緩衝材料膜２４ａと絶縁材料膜２２ａと導通材料２０ａとに平坦化処理を施す。これにより、加工穴７０に形成された緩衝材料膜２４ａと絶縁材料膜２２ａと導通材料２０ａとを除く部分が除去されて、研磨面１４ａが形成される。
続いて、ＣＶＤ法等を用いて、研磨面１４ａの上に配線間絶縁膜４４を形成する。そして、フォトリソグラフィ法及びＲＩＥ法等を用いて配線間絶縁膜４４の所定の領域に配線用の溝を形成した後、スパッタリング法等により、配線４０及び配線４２を構成する材料を少なくとも配線溝に形成する。次に、ＣＭＰ法等の平坦化処理を研磨面１４ａ側に形成した配線４０及び配線４２を構成する材料からなる膜に施すにより、配線間絶縁膜４４により電気的にそれぞれ隔離された配線４０及び配線４２をそれぞれ形成する。
更に、基板１０の裏面側に研削及び／又は研磨処理を施すことにより、基板１０を所定の厚さまで薄膜化して研磨面１０ｃを形成することにより、導通部２０と絶縁層２２と緩衝層２４とを形成する。これにより、図２Ｈに示すような第１の実施の形態に係る半導体装置１が得られる。
（第１の実施の形態の効果）
この第１の実施の形態によれば、基板１０の熱膨張係数と緩衝層２４の熱膨張係数との差が、基板１０の熱膨張係数と絶縁層２２の熱膨張係数との差よりも小さい材料からなる緩衝層２４を基板１０と絶縁層２２との間に形成するので、半導体装置１に熱を加えた場合に、界面１０ａへの応力の集中を低減することができる。これにより、本実施の形態に係る半導体装置１に所定の熱を繰り返し加えた場合であっても、基板１０の側に伝わる応力が低減され、基板１０中に結晶欠陥が発生することを抑制でき、信頼性の高い半導体装置１を提供できる。
なお、本実施の形態に係る半導体装置１は、一例として、複数の半導体装置１が積層され、各半導体装置１が導通部２０により電気的に接続されるＳｉＰ（Ｓｙｓｔｅｍ−ｉｎ−ａ−Ｐａｃｋａｇｅ）に適用することができる。
［第２の実施の形態］
（半導体装置１の製造方法）
図３Ａから図３Ｉは、本発明の第２の実施の形態に係る半導体装置の製造工程の断面図の一例である。
第２の実施の形態においては、基板１０の厚さを薄くする工程が導通部２０等を形成する工程より先に実施される点を除き、第１の実施の形態に係る半導体装置１の製造方法と略同一の工程を備える。したがって、第１の実施の形態と略同一の工程についての詳細は省略する。
まず、図２Ａから図２Ｃに係る第１の実施の形態に係る半導体装置１の製造方法において説明した工程と同様の工程を経ることにより、図２Ｃに示したようなコンタクトプラグ１６を備える構造を形成する。
そして、ＣＶＤ法、フォトリソグラフィ法、ＲＩＥ法、及びスパッタリング法等を用いて、図３Ａに示すように、配線間絶縁膜４４によって各々電気的に隔離された配線４０及び配線４２をそれぞれ形成する。この場合において、配線４０は、コンタクトプラグ１６と電気的に接続する領域に形成され、配線４２は、少なくとも導通部２０が形成されるべき領域に該当する層間絶縁膜１４上の所定の領域に形成される。次に、図３Ｂに示すように、基板１０の裏面側に研削及び／又は研磨処理を施すことにより、基板１０を所定の厚さまで薄膜化して研磨面１０ｃを形成する。
次に、図３Ｃに示すように、フォトリソグラフィ法等により、研磨面１０ｃの表面のビアホールを形成すべき領域に所定形状の開口６２ａを有するレジストパターン６２を形成する。続いて、図３Ｄに示すように、レジストパターン６２をマスクとして、基板１０及び層間絶縁膜１４にＲＩＥ法等を用いたエッチング処理を施すことにより、ビアホールとしての加工穴７２を形成する。これにより、基板１０と層間絶縁膜１４（又は、表面層としてのエッチングストップ層）との境界の端部１０ｂが露出する。この場合において、配線４２の層間絶縁膜１４（又は、表面層としてのエッチングストップ層）と接していた側の面が露出した段階でエッチング処理を終了させる。なお、第２の実施の形態の変形例においては、配線４２の加工穴７２に対応する領域を除去して、スルーホールとしての加工孔を形成することもできる。
次に、図３Ｅに示すように、ＣＶＤ法等を用いて、緩衝層２４を構成する材料からなる緩衝材料膜２４ａを、加工穴７２の側面及び配線４２が露出した領域と、基板１０の研磨面１０ｃの上とに所定の厚さで形成する。この場合において、緩衝材料膜２４ａは、少なくとも基板１０と層間絶縁膜１４（又は、表面層としてのエッチングストップ層）との境界の端部１０ｂを覆って形成される。
そして、図３Ｆに示すように、ＲＩＥ法等を用いて異方性エッチング処理を施すことにより、加工穴７２により露出した基板１０の側面と層間絶縁膜１４の側面とに形成された緩衝材料膜２４ａを残存させて、緩衝層２４を形成する。
次に、図３Ｇに示すように、ＣＶＤ法等を用いて、絶縁層２２を構成する材料からなる絶縁材料膜２２ａを、緩衝層２４の表面及び配線４２が露出した領域と、基板１０の研磨面１０ｃの上とに所定の厚さで形成する。そして、図３Ｈに示すように、ＲＩＥ法等を用いて異方性エッチング処理を施すことにより、緩衝層２４の表面に形成された絶縁材料膜２２ａを残存させて、絶縁層２２を形成する。
次に、めっき法等を用いて、絶縁層２２及び緩衝層２４が形成された加工穴７２に導通材料を充填して、ＣＭＰ法等により基板１０の研磨面１０ｃをストッパとして平坦化処理を施す。この平坦化処理により、加工穴７２に形成された導通材料２０ａを除く部分の導通材料２０ａが除去されて、導通部２０が形成される。これにより、第２の実施の形態に係る半導体装置の製造方法を経て、図３Ｉに示したような半導体装置１が得られる。
［第３の実施の形態］
（半導体装置１ａの構造）
図４は、本発明の第３の実施の形態に係る半導体装置の部分断面図の一例である。
第３の実施の形態に係る半導体装置１ａは、第１の実施の形態に係る半導体装置１とは、緩衝層２４と絶縁層２２との間に中間層２３を更に備える点を除き、半導体装置１と略同一の構成を備える。したがって、相違点を除き詳細な説明は省略する。
第３の実施の形態に係る半導体装置１ａは、緩衝層２４と絶縁層２２との間に所定の熱膨張係数を有する絶縁性材料又は導電性材料から形成される中間層２３を更に備える。中間層２３は、緩衝層２４の熱膨張係数と中間層２３の熱膨張係数との差が、緩衝層２４の熱膨張係数と絶縁層２２の熱膨張係数との差より小さい材料から形成される。具体的に、中間層２３は、絶縁層２２の熱膨張係数より緩衝層２４の熱膨張係数に近い熱膨張係数を有する材料から形成される。
例えば、緩衝層２４がＣ（熱膨張係数：３．１ｐｐｍ／℃）から形成され、絶縁層２２がＳｉＯ２（熱膨張係数：０．５ｐｐｍ／℃）から形成される場合、中間層２３は、窒化ケイ素（熱膨張係数：約４ｐｐｍ／℃）、炭化タングステン（熱膨張係数：３．７ｐｐｍ／℃）等から形成することができる。なお、第３の実施の形態の変形例においては、中間層２３は、熱膨張係数が互いに異なる複数の層から形成することができ、例えば、緩衝層２４の側から絶縁層２２の側に向かって熱膨張係数が徐々に変化する積層構造を有して形成することもできる。
例えば、中間層２３は、緩衝層２４の側から絶縁層２２の側に向かって第１の中間薄膜と第ｎの中間薄膜（ｎ：２以上の正の整数）とのｎ層の中間薄膜が積層した積層構造を含んで形成することができる。そして、第１の中間薄膜から第ｎの中間薄膜に向かって各中間薄膜の熱膨張係数が徐々に基板１０の熱膨張係数から遠ざかるように、積層構造を形成することができる。
［第４の実施の形態］
（半導体装置１ｂの構造）
図５は、本発明の第４の実施の形態に係る半導体装置の部分断面図の一例である。
第４の実施の形態に係る半導体装置１ｂは、第１の実施の形態に係る半導体装置１とは、緩衝層２４が配線４２と接していない点を除き、半導体装置１と略同一の構成を備える。したがって、相違点を除き詳細な説明は省略する。
第４の実施の形態に係る半導体装置１ｂは、絶縁層２２の配線４２側の端部における断面形状が略Ｌ字型の隔離領域２２ｂを有して形成される。すなわち、半導体装置１ｂの緩衝層２４の端部２４ｂは、隔離領域２２ｂにより配線４２と絶縁される。これにより、緩衝層２４がＣ等の導電性材料から形成される場合、緩衝層２４と配線４２とが導通することを防止できる。
［第５の実施の形態］
図６は、本発明の第５の実施の形態に係る半導体装置の部分断面図の一例である。
第５の実施の形態に係る半導体装置１ｃは、第１の実施の形態に係る半導体装置１とは、緩衝層２４が形成される領域が異なる点を除き、半導体装置１と略同一の構成を備える。したがって、相違点を除き詳細な説明は省略する。
第５の実施の形態に係る半導体装置１ｃは、緩衝層２４が境界の端部１０ｂを含む所定の領域にのみ形成される。具体的に、緩衝層２４は、境界の端部１０ｂに接すると共に、その端部２４ｃ及び端部２４ｄの双方が絶縁層２２に接して設けられる。これは、半導体装置１ｃに所定の熱が加わった場合、基板１０の熱膨張係数と絶縁層２２の熱膨張係数との差により生ずる応力は、基板１０と層間絶縁膜１４（又は、表面層としてのエッチングストップ層）との境界の端部１０に集中しやすいことによる。すなわち、この境界の端部１０ｂを含む所定の領域であって、基板１０及び層間絶縁膜１４と絶縁層２２との間の領域に緩衝層２４を部分的に設けることにより、基板１０に発生する応力を低減できる。
以上、本発明の実施の形態を説明したが、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない。
本発明の第１の実施の形態に係る半導体装置の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造工程の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程の断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程の断面図である。 本発明の第３の実施の形態に係る半導体装置の部分断面図である。 本発明の第４の実施の形態に係る半導体装置の部分断面図である。 本発明の第５の実施の形態に係る半導体装置の部分断面図である。
符号の説明
１、１ａ、１ｂ、１ｃ 半導体装置、１０ 基板、２０ 導通部、２２ 絶縁層、２４ 緩衝層、３８ 素子領域

Claims (5)

  1. 半導体素子が形成される素子領域を有する基板と、
    前記素子領域の隣接部分の前記基板に形成されるビアホールと、
    前記ビアホール内に絶縁層を介して設けられる導通部と、
    前記基板と前記絶縁層との間に設けられる緩衝層と
    を備え、
    前記緩衝層は、前記基板の熱膨張係数と前記緩衝層の熱膨張係数との差が、前記基板の熱膨張係数と前記絶縁層の熱膨張係数との差よりも小さい材料から形成される半導体装置。
  2. 前記緩衝層は、前記絶縁層の熱膨張係数より前記基板の熱膨張係数に近い熱膨張係数を有する材料から形成される請求項１に記載の半導体装置。
  3. 前記基板は、前記半導体素子が形成された表面に接して形成される表面層を有し、
    前記緩衝層は、少なくとも前記ビアホール内の前記表面層と前記基板との境界の端部を含む領域に接して設けられる請求項１に記載の半導体装置。
  4. 前記緩衝層は、カーボン、窒化ケイ素、ポリイミド、及び炭化タングステンの群から選ばれる少なくとも１つを含む材料から形成される請求項１に記載の半導体装置。
  5. 半導体素子が形成される素子領域を有する基板の前記素子領域の隣接部分にビアホールを形成する工程と、
    前記ビアホールの側壁に緩衝層を形成する工程と、
    前記緩衝層の前記側壁の反対側に絶縁層を形成する工程と、
    前記絶縁層の前記緩衝層側の反対側の空孔に導通材料を充填する工程と
    を備え、
    前記緩衝層を形成する工程は、前記基板の熱膨張係数と前記緩衝層の熱膨張係数との差が、前記基板の熱膨張係数と前記絶縁層の熱膨張係数との差よりも小さい材料から前記緩衝層を形成する半導体装置の製造方法。
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