WO2013160976A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
WO2013160976A1
WO2013160976A1 PCT/JP2012/007841 JP2012007841W WO2013160976A1 WO 2013160976 A1 WO2013160976 A1 WO 2013160976A1 JP 2012007841 W JP2012007841 W JP 2012007841W WO 2013160976 A1 WO2013160976 A1 WO 2013160976A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
semiconductor substrate
insulating film
semiconductor device
film
Prior art date
Application number
PCT/JP2012/007841
Other languages
English (en)
French (fr)
Inventor
弘樹 宮島
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to JP2013535173A priority Critical patent/JP6035520B2/ja
Priority to US13/959,744 priority patent/US9024390B2/en
Publication of WO2013160976A1 publication Critical patent/WO2013160976A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a three-dimensional stacked semiconductor device having a through electrode and a manufacturing method thereof.
  • FIG. 8A is a cross-sectional view showing a multilayer chip including a conventional silicon through electrode for three-dimensional lamination.
  • FIG. 8B, FIG. 9A, and FIG. 9B are cross-sectional views showing a conventional method for forming a multilayer chip including through silicon vias for three-dimensional lamination.
  • FIG. 8A shows a cross-sectional view after stacking when a logic chip having a memory and a through electrode is stacked.
  • the memory chip 23, the logic chip 24, the through electrode 25, the micro bump 26, and the interchip filler 27 are configured.
  • elements such as transistors and resistors are formed on the semiconductor substrate 11, and a first interlayer insulating film 12 made of a silicon oxide film including the elements and a wiring layer is formed. Then, a contact plug 13 is formed in the first interlayer insulating film 12.
  • through electrode holes 14 penetrating the first interlayer insulating film 12 and the semiconductor substrate 11 are formed by using a lithography technique and a dry etching technique. However, in the drawing, the through electrode hole 14 does not reach the back surface side of the semiconductor substrate. Thereafter, an insulating film 15 such as a silicon oxide film is formed on the first interlayer insulating film 12 along the inner wall surface of the through electrode hole 14, and subsequently a barrier film serving as a diffusion barrier for copper (Cu) as a filling material For example, a tantalum (Ta) film is formed as 16. Next, copper is filled into the through-electrode hole 14 as the through-electrode-embedded conductive film 17 using a plating technique, followed by annealing.
  • the conductive film 17 for burying the through electrode, the barrier film 16, and the insulating film remaining on the first interlayer insulating film 12 on the semiconductor substrate 11 by using a CMP (Chemical Mechanical Polishing) technique is removed, and the through electrode 18 is formed.
  • the through electrode 18 generally has a diameter of several ⁇ m to several tens of ⁇ m and a depth of several tens of ⁇ m to several hundreds of ⁇ m.
  • the bottom surface side of the semiconductor substrate 11 is etched or polished to expose the back surface of the through electrode 18 to form a bump connected to the through electrode 18.
  • the through electrode 18 when the through electrode 18 is formed and annealed, the thick copper in the through electrode 18 expands and contracts due to the annealing process. At this time, a stress is generated in the semiconductor substrate 11 due to a difference in thermal expansion coefficient between copper and silicon constituting the semiconductor substrate 11, thereby causing a problem of changing the characteristics of the transistor adjacent to the through electrode 18 (for example, non Patent Document 1).
  • the stress relaxation method described above requires additional steps such as providing a relaxation layer and a metal layer, and there are problems such as restrictions on characteristics of the added material and complicated processes. Therefore, a simpler stress relaxation method is required.
  • the present invention provides a highly reliable semiconductor device that relaxes stress on a semiconductor substrate caused by a through electrode and suppresses variation in characteristics of adjacent transistors, and a method for manufacturing the same. To do.
  • a semiconductor device of the present invention includes a semiconductor substrate, a through electrode formed in the semiconductor substrate, and an insulating film formed so as to be interposed between the semiconductor substrate and the through electrode. And a transistor formed on the semiconductor substrate at a predetermined distance from the through electrode. A space is formed in the vicinity of the surface of the semiconductor substrate between the semiconductor substrate and the through electrode and on the insulating film.
  • the through electrode is formed so as to penetrate through the first interlayer insulating film formed on the semiconductor substrate, and the void is also formed in the first interlayer insulating film. It is preferable.
  • the predetermined distance and the depth of the gap from the surface of the semiconductor substrate are substantially equal.
  • a second interlayer insulating film is further provided on the through electrode, and the second interlayer insulating film is embedded in a part of the gap.
  • the insulating film is preferably made of a silicon nitride film.
  • a stress liner film for applying stress to the transistor is formed on the semiconductor substrate excluding the through electrode and its peripheral portion.
  • the through electrode is preferably composed of an outer barrier film and an inner conductive film.
  • the method for manufacturing a semiconductor device includes a step (a) of forming a first interlayer insulating film including a transistor on a semiconductor substrate, a first interlayer insulating film separated from the transistor by a predetermined distance, and a semiconductor substrate.
  • step (f) it is preferable to remove the upper portion of the insulating film so that the predetermined distance and the depth of the void from the surface of the semiconductor substrate are substantially equal.
  • the method for manufacturing a semiconductor device of the present invention further includes, after the step (f), a step (g) of forming a second interlayer insulating film on the first interlayer insulating film including the through electrode.
  • a step (g) of forming a second interlayer insulating film on the first interlayer insulating film including the through electrode it is preferable that the second interlayer insulating film is embedded in a part of the gap.
  • the insulating film is preferably made of a silicon nitride film.
  • the through electrode is composed of an outer barrier film and an inner conductive film.
  • the stress on the semiconductor substrate caused by the through electrode is reduced by releasing the stress by the gap formed between the through electrode and the substrate in the upper portion of the semiconductor substrate. It is possible to alleviate and suppress characteristic fluctuations of adjacent transistors. For this reason, a highly reliable semiconductor device can be obtained.
  • FIG. 1A is a process sectional view showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 1B is a process sectional view showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 2A is a process sectional view showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 2B is a process sectional view showing the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a process cross-sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIG. 4 is a graph showing the relationship between the gap formation depth and the stress reduction effect from the through electrode in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 5A is a process sectional view showing the method for manufacturing the semiconductor device according to the second embodiment of the present invention.
  • FIG. 5B is a process sectional view showing the method for manufacturing the semiconductor device according to the second embodiment of the present invention.
  • FIG. 6A is a process sectional view showing the method for manufacturing the semiconductor device according to the second embodiment of the present invention.
  • FIG. 6B is a process sectional view showing the method for manufacturing the semiconductor device according to the second embodiment of the present invention.
  • FIG. 7 is a process cross-sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment of the present invention.
  • FIG. 8A is a cross-sectional view showing a conventional semiconductor device.
  • FIG. 8B is a process cross-sectional view illustrating a conventional method for manufacturing a through electrode.
  • FIG. 9A is a process cross-sectional view illustrating a conventional method for manufacturing a through electrode.
  • FIG. 9B is a process cross-sectional view illustrating a conventional method for
  • 1A to 3 are process cross-sectional views illustrating a method for manufacturing a semiconductor device according to the present embodiment.
  • an element such as a transistor and a resistor is formed on a semiconductor substrate 11, and a first interlayer insulating film 12 made of a silicon oxide film including the element and a wiring layer is formed. Then, a contact plug 13 is formed in the first interlayer insulating film 12. At this time, the thickness of the first interlayer insulating film 12 is, for example, 500 nm.
  • a film 15 is formed.
  • a barrier film 16 made of a tantalum (Ta) film having a thickness of 20 nm is formed.
  • copper is filled into the through-electrode hole 14 as the through-electrode-embedded conductive film 17 using a plating technique, followed by annealing.
  • the conductive film 17, the barrier film 16, and the insulating film 15 for burying the through electrodes remaining on the first interlayer insulating film 12 on the semiconductor substrate are removed using CMP technology,
  • the through electrode 18 is formed.
  • silicon is used as the material of the semiconductor substrate 11
  • the thermal expansion coefficient of silicon is about 3 ppm / ° C.
  • the thermal expansion coefficient of copper (Cu) of the through electrode is about 17 ppm / ° C.
  • stress due to the annealing process or the cooling process is generated in the semiconductor substrate 11 due to a mismatch between the thermal expansion coefficients of the two.
  • an insulating film 15 made of a silicon nitride film formed between the conductive film 17 of the through electrode 18 and the first interlayer insulating film 12 and the semiconductor substrate 11 around the conductive film 17 is formed on, for example, a semiconductor.
  • the substrate 11 is removed by wet etching from the surface of the substrate 11 to a depth of 500 nm.
  • a gap 19 is formed between the side surface of the through electrode 18 and the surrounding semiconductor substrate 11.
  • wet etching is performed, for example, with hot phosphoric acid, and only the silicon nitride film is selectively etched with respect to the first interlayer insulating film 12 made of a silicon oxide film.
  • the stress generated by the insulating film 15 made of the silicon nitride film is released by the formation of the gap 19.
  • FIG. 4 is a graph showing the relationship between the gap formation depth from the semiconductor substrate 11 and the stress reduction effect from the through electrode (1 ⁇ stress during gap formation / stress when there is no gap ⁇ 100). The stress reduction effect is shown in the transistors formed at positions where the distance from the through electrode is 1, 2, and 5 ⁇ m.
  • the gap formation depth is set to 2 ⁇ m, there is an effect of reducing stress by about 60%.
  • the first wiring layer 20 and the second interlayer insulating film 21 filling the periphery thereof are formed on the through electrode 18 in the first interlayer insulating film 12.
  • the gap 19 may have a structure in which a part thereof is backfilled by the first wiring layer 20.
  • the bottom surface side of the semiconductor substrate 11 is etched or polished to expose the back surface of the through electrode 18 to form a bump connected to the through electrode 18.
  • the stress is released by the gap formed between the through electrode and the substrate in the upper portion of the semiconductor substrate, so that the stress on the semiconductor substrate caused by the through electrode is relieved, and the proximity Variations in characteristics of the transistor to be performed can be suppressed.
  • the through electrode 18 is formed, and thereafter, the air gap 19 is formed to reduce the stress.
  • the present invention is not limited to this process, and the through electrode 18 may be formed after forming a plurality of wiring layers, and then the air gap 19 may be formed to relieve stress.
  • the gap 19 is left as it is.
  • the stress is released by forming the air gap 19 between the side surface of the through electrode and the surrounding semiconductor substrate 11 after the annealing treatment, fluctuations in element characteristics due to the stress can be prevented. Therefore, once the stress is released, another insulator may be buried in a part of the gap 19 again.
  • 5A to 7 are process cross-sectional views illustrating a method for manufacturing a semiconductor device according to the present embodiment.
  • an element such as a transistor or a resistor is formed on a semiconductor substrate 11, and a first interlayer insulating film 12 made of a silicon oxide film including the element and a wiring layer is formed. Then, a contact plug 13 is formed in the first interlayer insulating film 12. At this time, the thickness of the first interlayer insulating film 12 is, for example, 500 nm.
  • a stress liner film 22 mainly made of a silicon nitride film is formed at a position close to the semiconductor substrate 11 in the first interlayer insulating film in order to give stress to the channel of the transistor and improve the driving force. is doing.
  • the stress liner film 22 has previously removed the arrangement region of the through electrode 18 formed in a later process and the surrounding region thereof using a lithography technique and an etching technique.
  • this embodiment when this embodiment is applied to a dual stress liner film process in which a stress liner film is separately formed in an Nch transistor formation region and a Pch transistor formation region, when the Nch transistor formation region and the Pch transistor formation region are separately formed.
  • the liner film formed in the arrangement region of the through electrode 18 and the surrounding region can be removed at the same time. Therefore, an increase in the number of processes can be prevented.
  • a film 15 is formed.
  • a barrier film 16 made of a tantalum (Ta) film having a thickness of 20 nm is formed.
  • copper is filled into the through-electrode hole 14 as the through-electrode-embedded conductive film 17 using a plating technique, followed by annealing.
  • the conductive film 17, the barrier film 16, and the insulating film 15 for burying the through electrode remaining on the first interlayer insulating film 12 on the semiconductor substrate are removed,
  • the through electrode 18 is formed.
  • silicon is used as the material of the semiconductor substrate 11
  • the thermal expansion coefficient of silicon is about 3 ppm / ° C.
  • the thermal expansion coefficient of copper (Cu) of the through electrode is about 17 ppm / ° C.
  • an insulating film 15 made of a silicon nitride film formed between the conductive film 17 of the through electrode 18 and the first interlayer insulating film 12 and the semiconductor substrate 11 around the conductive film 17 is formed on, for example, a semiconductor.
  • the substrate 11 is removed by wet etching to a depth of 500 nm. Thereby, a gap 19 is formed between the side surface of the through electrode and the surrounding semiconductor substrate 11.
  • wet etching is performed, for example, with hot phosphoric acid, and only the silicon nitride film is selectively etched with respect to the first interlayer insulating film 12 made of a silicon oxide film.
  • the stress generated by the insulating film 15 made of the silicon nitride film is released by the formation of the gap 19.
  • the stress liner film 22 has previously removed the arrangement region of the through electrode 18 formed in a later step and the surrounding region thereof using a lithography technique and an etching technique. Therefore, the stress liner film 22 in a region necessary for applying stress to the transistor is not etched. Therefore, only the insulating film 15 made of a silicon nitride film between the side surface of the through electrode 18 and the surrounding semiconductor substrate 11 can be selectively removed by wet etching.
  • the first wiring layer 20 and the second interlayer insulating film 21 filling the periphery thereof are formed on the through electrode 18 in the first interlayer insulating film 12.
  • the gap 19 may have a structure in which a part thereof is backfilled by the first wiring layer 20.
  • the bottom surface side of the semiconductor substrate 11 is etched or polished to expose the back surface of the through electrode 18 to form a bump connected to the through electrode 18.
  • the stress is released by the gap formed between the through electrode and the substrate in the upper portion of the semiconductor substrate, so that the stress on the semiconductor substrate caused by the through electrode is relieved, and the proximity Variations in characteristics of the transistor to be performed can be suppressed.
  • the stress liner film of the through electrode 18 is selectively removed even in the semiconductor device in which the stress liner film 22 mainly made of a silicon nitride film is formed. Therefore, only the insulating film 15 made of a silicon nitride film between the side surface of the through electrode 18 and the surrounding semiconductor substrate 11 is selectively selected without damaging the stress liner film 22 in a region necessary for applying stress to the transistor. It can be removed by wet etching.
  • the through electrode 18 is formed, and thereafter, the air gap 19 is formed to reduce the stress.
  • the present invention is not limited to this process, and the through electrode 18 may be formed after forming a plurality of wiring layers, and then the air gap 19 may be formed to relieve stress.
  • the gap 19 is left as it is.
  • the stress is released by forming the air gap 19 between the side surface of the through electrode and the surrounding semiconductor substrate 11 after the annealing treatment, fluctuations in element characteristics due to the stress can be prevented. Therefore, once the stress is released, another insulator may be buried in a part of the gap 19 again.
  • the semiconductor device and the manufacturing method thereof according to the present invention can relieve the stress on the semiconductor substrate caused by the through electrode and suppress the characteristic variation of adjacent transistors.
  • it is useful in a three-dimensional stacked semiconductor device having a through electrode that requires miniaturization, high integration, high performance, improved yield, and the like, and a manufacturing method thereof.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

　半導体基板（１１）に形成した貫通電極（１８）に起因する応力を緩和し、トランジスタの特性変動を防止する。半導体基板（１１）と、半導体基板（１１）内に形成された貫通電極（１８）と、半導体基板（１１）と貫通電極（１８）との間に介在するように形成された絶縁膜（１５）と、半導体基板（１１）上に、貫通電極（１８）と所定距離だけ離間して形成されたトランジスタとを備える。半導体基板（１１）と貫通電極（１８）との間における半導体基板（１１）の表面近傍領域であって、かつ、絶縁膜（１５）上には、空隙（１９）が形成されている。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法、特に、貫通電極を有する３次元積層半導体装置およびその製造方法に関するものである。
　近年の電子機器の高機能化、高性能化に伴い、用いられる半導体デバイスの高性能化、高集積化を図る様々な開発が進められている。特に、貫通電極を有する３次元半導体チップ積層技術が提案されており、活発に開発が行われている。この３次元積層技術は、積層する一方の半導体チップに、半導体基板を貫通する貫通電極および貫通電極に接続されたバンプを設け、積層するもう一方の半導体チップにもバンプを設け、両者のバンプ間の接合によりチップを積層する技術である。
　図８Ａは、従来の３次元積層向けのシリコン貫通電極を含む積層チップを示す断面図である。図８Ｂ、図９Ａ、図９Ｂは、従来の３次元積層向けのシリコン貫通電極を含む積層チップの形成方法を示す断面図である。
　まず、図８Ａに、メモリと貫通電極を有するロジックチップを積層した場合の積層後の断面図を示す。ここで、メモリチップ２３、ロジックチップ２４、貫通電極２５、マイクロバンプ２６、チップ間充填材２７で構成されている。
　次に、貫通電極とその周辺部に関するチップの工程断面図を示す。
　まず、図８Ｂに示すように、半導体基板１１上にトランジスタ、抵抗等の素子（図示せず）を形成し、素子と配線層とを含むシリコン酸化膜からなる第１層間絶縁膜１２を形成し、第１層間絶縁膜１２中にコンタクトプラグ１３を形成する。
　次に、図９Ａに示すように、リソグラフィ技術およびドライエッチング技術を用いて、第１層間絶縁膜１２および半導体基板１１を貫通する貫通電極孔１４を形成する。但し、図面では、貫通電極孔１４は半導体基板の裏面側まで到達させていない。その後、貫通電極孔１４の内壁面に沿うように第１層間絶縁膜１２上にシリコン酸化膜等の絶縁膜１５を形成し、続いて埋め込み材料である銅（Ｃｕ）の拡散バリアとなるバリア膜１６として、例えばタンタル（Ｔａ）膜を成膜する。次に、めっき技術を用いて、貫通電極埋め込み用の導電膜１７として銅を貫通電極孔１４内に充填し、続いてアニール処理を行う。
　次に、図９Ｂに示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）技術を用いて、半導体基板１１上の第１層間絶縁膜１２上に残存する貫通電極埋め込み用の導電膜１７、バリア膜１６、絶縁膜１５を除去し、貫通電極１８を形成する。ここで、貫通電極１８の大きさは、一般的に、直径が数μｍ～数十μｍ、深さが数十μｍ～数百μｍである。最後に、図示しないが、半導体基板１１の底面側をエッチングまたは研磨することによって貫通電極１８の裏面を露出し、貫通電極１８に接続されたバンプを形成する。
　さて、貫通電極１８を形成してアニール処理した時、貫通電極１８内の厚膜の銅にはアニール処理による膨張と収縮が発生する。このとき、銅と半導体基板１１を構成するシリコンとの熱膨張係数の差から半導体基板１１に応力が発生し、貫通電極１８に近接するトランジスタの特性を変動させるという問題が発生する（例えば、非特許文献１参照）。
　このような貫通電極に起因する応力を緩和するために、従来、いくつかの提案がなされている。例えば、貫通電極内の金属による半導体基板への応力を緩和するために、貫通電極内の金属と半導体基板との間に応力を緩和する新たな層を設ける方法（例えば、特許文献１参照）がある。さらに、貫通電極内の金属を２層以上に分けて成膜し、少なくとも半導体基板に近い第１層目の成膜後に応力緩和のための熱処理を行う方法（例えば、特許文献２参照）などがある。
特開平１１－１６３２２８号公報 特開２００８－０８５１２６号公報
Ａ．　Ｍｅｒｃｈａ　ｅｔ　ａｌ．，　Ｃｏｍｐｒｅｈｅｎｓｉｖｅ　Ａｎａｌｙｓｉｓ　ｏｆ　ｔｈｅ　Ｉｍｐａｃｔ　ｏｆ　Ｓｉｎｇｌｅ　ａｎｄ　Ａｒｒａｙｓ　ｏｆ　Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａｓ　Ｉｎｄｕｃｅｄ　ｓｔｒｅｓｓ　ｏｎ　Ｈｉｇｈ－ｋ／Ｍｅｔａｌ　Ｇａｔｅ　ＣＭＯＳ　ｐｅｒｆｏｒｍａｎｃｅ，　ＩＥＤＭ　，　２０１０
　しかしながら、上記に示す応力緩和方法では、緩和層や金属層を設ける等の追加の工程が必要となり、追加する材料の特性上の制約やプロセスが複雑化する等の課題がある。そのため、より簡便な応力緩和方法が求められている。
　本発明は、上記の従来技術における課題に鑑みて、貫通電極に起因する半導体基板への応力を緩和し、近接するトランジスタの特性変動等を抑制した信頼性の高い半導体装置およびその製造方法を提供する。
　上記の課題を解決するために、本発明の半導体装置は、半導体基板と、半導体基板内に形成された貫通電極と、半導体基板と貫通電極との間に介在するように形成された絶縁膜と、半導体基板上に、貫通電極と所定距離だけ離間して形成されたトランジスタとを有する。半導体基板と貫通電極との間における半導体基板の表面近傍領域であって、かつ、絶縁膜上には、空隙が形成されている。
　また、本発明の半導体装置において、貫通電極は、半導体基板上に形成された第１層間絶縁膜中を貫通するように形成されており、空隙は第１層間絶縁膜中にも形成されていることが好ましい。
　また、本発明の半導体装置において、所定距離と空隙の半導体基板表面からの深さとは実質的に同等であることが好ましい。
　また、本発明の半導体装置において、貫通電極上にさらに第２層間絶縁膜を有し、空隙内の一部には、第２層間絶縁膜が埋め込まれていることが好ましい。
　また、本発明の半導体装置において、絶縁膜はシリコン窒化膜からなることが好ましい。
　また、本発明の半導体装置において、貫通電極上およびその周辺部を除く半導体基板上に、トランジスタに応力を印加するストレスライナー膜が形成されていることが好ましい。
　また、本発明の半導体装置において、貫通電極は外側のバリア膜と内側の導電膜とからなることが好ましい。
　また、本発明の半導体装置の製造方法は、半導体基板上にトランジスタを含む第１層間絶縁膜を形成する工程（ａ）と、トランジスタから所定距離だけ離れた第１層間絶縁膜内および半導体基板内に貫通孔を形成する工程（ｂ）と、貫通孔の内壁面上に絶縁膜を形成する工程（ｃ）とを有する。さらに、工程（ｃ）の後に、貫通孔内に導電膜を埋め込んで貫通電極を形成する工程（ｄ）と、工程（ｄ）の後に、半導体基板をアニール処理する工程（ｅ）とを有する。さらに、第１層間絶縁膜および半導体基板と、貫通電極との間に介在する絶縁膜の上部を除去し、半導体基板の表面近傍領域において、半導体基板と貫通電極との間に空隙を形成する工程（ｆ）とを有する。
　また、本発明の半導体装置の製造方法において、工程（ｆ）では、所定距離と空隙の半導体基板表面からの深さとが実質的に同等になるように、絶縁膜の上部を除去することが好ましい。
　また、本発明の半導体装置の製造方法において、工程（ｆ）の後に、貫通電極上を含む第１層間絶縁膜上に第２層間絶縁膜を形成する工程（ｇ）をさらに有し、工程（ｇ）では空隙内の一部に、第２層間絶縁膜が埋め込まれることが好ましい。
　また、本発明の半導体装置の製造方法において、工程（ａ）と工程（ｂ）との間に、半導体基板上に、トランジスタに応力を印加するストレスライナー膜を形成する工程（ｉ）と、ストレスライナー膜における貫通電極上およびその周辺部を除去する工程（ｊ）と、をさらに有することが好ましい。
　また、本発明の半導体装置の製造方法において、絶縁膜はシリコン窒化膜からなることが好ましい。
　また、本発明の半導体装置の製造方法において、貫通電極は外側のバリア膜と内側の導電膜とからなることが好ましい。
　本発明の半導体装置およびその製造方法によれば、半導体基板上部において、貫通電極と基板との間に形成された空隙によって応力が開放されることにより、貫通電極に起因する半導体基板への応力を緩和し、近接するトランジスタの特性変動等を抑制することができる。このため、信頼性の高い半導体装置を得ることができる。
図１Ａは、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図１Ｂは、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図２Ａは、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図２Ｂは、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図３は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図４は、本発明の第１の実施形態に係る半導体装置における、空隙形成深さと貫通電極からのストレス低減効果の関係を示すグラフである。 図５Ａは、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図５Ｂは、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図６Ａは、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図６Ｂは、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図７は、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。 図８Ａは、従来の半導体装置を示す断面図である。 図８Ｂは、従来の貫通電極の製造方法を示す工程断面図である。 図９Ａは、従来の貫通電極の製造方法を示す工程断面図である。 図９Ｂは、従来の貫通電極の製造方法を示す工程断面図である。
　以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、本発明の実施の形態では、ビアミドルプロセスの貫通電極形成を想定しているが、これに限定されるものではない。
　（第１の実施形態）
　以下、本発明の第１の実施形態について図面を参照しながら説明する。
　図１Ａ～３は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。
　まず、図１Ａに示すように、半導体基板１１上にトランジスタ、抵抗等の素子（図示せず）を形成し、素子と配線層とを含むシリコン酸化膜からなる第１層間絶縁膜１２を形成し、第１層間絶縁膜１２中にコンタクトプラグ１３を形成する。この時、第１層間絶縁膜１２の厚さは例えば５００ｎｍである。
　次に、図１Ｂに示すように、リソグラフィ技術およびドライエッチング技術を用いて、例えば、直径５μｍ、深さ５０μｍの貫通電極孔１４を形成した後、例えば、膜厚２００ｎｍのシリコン窒化膜からなる絶縁膜１５を形成する。続いて、例えば、膜厚２０ｎｍのタンタル（Ｔａ）膜からなるバリア膜１６を形成する。次に、めっき技術を用いて、貫通電極埋め込み用の導電膜１７として銅を貫通電極孔１４内に充填し、続いてアニール処理を行う。
　次に、図２Ａに示すように、ＣＭＰ技術を用いて、半導体基板上の第１層間絶縁膜１２上に残存する貫通電極埋め込み用の導電膜１７、バリア膜１６、絶縁膜１５を除去し、貫通電極１８を形成する。ここで、半導体基板１１の材料として例えばシリコンを用いた場合、シリコンの熱膨張係数は３ｐｐｍ／℃程度であり、貫通電極の銅（Ｃｕ）の熱膨張係数は１７ｐｐｍ／℃程度である。このため、両者の熱膨張係数のミスマッチによって、半導体基板１１にアニール処理や冷却処理による応力が発生する。
　次に、図２Ｂに示すように、貫通電極１８の導電膜１７とその周囲の第１層間絶縁膜１２および半導体基板１１との間に形成されたシリコン窒化膜からなる絶縁膜１５を、例えば半導体基板１１の表面から５００ｎｍの深さまでウエットエッチングで除去する。これにより、貫通電極１８側面とその周囲の半導体基板１１との間に空隙１９を形成する。ここで、ウエットエッチングは例えば熱燐酸で行い、シリコン酸化膜からなる第１層間絶縁膜１２に対して選択的にシリコン窒化膜のみをエッチングする。このとき、シリコン窒化膜からなる絶縁膜１５によって生じていた応力は、この空隙１９の形成により開放される。
　図４は、半導体基板１１からの空隙形成深さと貫通電極からのストレス低減効果（１－空隙形成時のストレス/空隙がない場合のストレス×１００）の関係を示すグラフである。貫通電極からの距離が１、２、５μｍの位置に形成されたトランジスタにおけるストレス低減効果がそれぞれ示されている。
　例えば、貫通電極から２μｍ離間した位置にあるトランジスタの場合、空隙形成深さを２μｍの深さに設定すれば、約６０％のストレス低減効果がある。
　次に、図３に示すように、第１層間絶縁膜１２における貫通電極１８上に第１配線層２０とその周囲を埋め込む第２層間絶縁膜２１を形成する。このとき、空隙１９は第１配線層２０により、その一部が埋め戻された構造になっても構わない。最後に、図示しないが、半導体基板１１の底面側をエッチングまたは研磨することによって貫通電極１８の裏面を露出し、貫通電極１８に接続されたバンプを形成する。
　本実施形態の構成によれば、半導体基板上部において、貫通電極と基板との間に形成された空隙によって応力が開放されることにより、貫通電極に起因する半導体基板への応力を緩和し、近接するトランジスタの特性変動等を抑制することができる。
　なお、本実施形態では、第１層間絶縁膜１２にコンタクトプラグ１３を形成した後に貫通電極１８を形成し、その後、空隙１９を形成してストレス緩和を行っている。しかし、この工程に限るものではなく、複数の配線層を形成した後に貫通電極１８を形成し、その後、空隙１９を形成してストレス緩和を行っても構わない。
　また、本実施形態では、貫通電極１８を形成した後は空隙１９をそのまま残している。しかし、アニール処理後に、貫通電極側面とその周囲の半導体基板１１との間に空隙１９を形成して一旦応力を開放すれば、応力による素子の特性変動を防止することができる。したがって、一旦応力を開放した後に、あらためてこの空隙１９内の一部に他の絶縁物を埋め込んでも構わない。
　（第２の実施形態）
　以下、本発明の第２の実施形態について図面を参照しながら説明する。
　図５Ａ～７は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。
　まず、図５Ａに示すように、半導体基板１１上にトランジスタ、抵抗等の素子（図示せず）を形成し、素子と配線層とを含むシリコン酸化膜からなる第１層間絶縁膜１２を形成し、第１層間絶縁膜１２中にコンタクトプラグ１３を形成する。この時、第１層間絶縁膜１２の厚さは例えば５００ｎｍである。ここで、本実施形態では、トランジスタのチャネルにストレスを与え、駆動力を向上させるための、主にシリコン窒化膜からなるストレスライナー膜２２を第１層間絶縁膜における半導体基板１１に近い位置に形成している。
　ストレスライナー膜２２は、リソグラフィ技術およびエッチング技術を用いて、予め、後の工程で形成する貫通電極１８の配置領域およびその周囲領域を除去している。特に、Ｎｃｈトランジスタ形成領域とＰｃｈトランジスタ形成領域とで、ストレスライナー膜を作り分けるデュアルストレスライナー膜プロセスに本実施形態を適用する場合は、Ｎｃｈトランジスタ形成領域とＰｃｈトランジスタ形成領域とを作り分ける際に、貫通電極１８の配置領域およびその周囲領域に形成されたライナー膜も同時に除去することができる。そのため、工程数の増加を防止することができる。
　次に、図５Ｂに示すように、リソグラフィ技術およびドライエッチング技術を用いて、例えば、直径５μｍ、深さ５０μｍの貫通電極孔１４を形成した後、例えば、膜厚２００ｎｍのシリコン窒化膜からなる絶縁膜１５を形成する。続いて、例えば、膜厚２０ｎｍのタンタル（Ｔａ）膜からなるバリア膜１６を形成する。次に、めっき技術を用いて、貫通電極埋め込み用の導電膜１７として銅を貫通電極孔１４内に充填し、続いてアニール処理を行う。
　次に、図６Ａに示すように、ＣＭＰ技術を用いて、半導体基板上の第１層間絶縁膜１２上に残存する貫通電極埋め込み用の導電膜１７、バリア膜１６、絶縁膜１５を除去し、貫通電極１８を形成する。ここで、半導体基板１１の材料として例えばシリコンを用いた場合、シリコンの熱膨張係数は３ｐｐｍ／℃程度であり、貫通電極の銅（Ｃｕ）の熱膨張係数は１７ｐｐｍ／℃程度である。そのため、両者の熱膨張係数のミスマッチによって、半導体基板１１にアニール処理や冷却処理による応力が発生する。
　次に、図６Ｂに示すように、貫通電極１８の導電膜１７とその周囲の第１層間絶縁膜１２および半導体基板１１との間に形成されたシリコン窒化膜からなる絶縁膜１５を、例えば半導体基板１１から５００ｎｍの深さまでウエットエッチングで除去する。これにより、貫通電極側面とその周囲の半導体基板１１との間に空隙１９を形成する。ここで、ウエットエッチングは例えば熱燐酸で行い、シリコン酸化膜からなる第１層間絶縁膜１２に対して選択的にシリコン窒化膜のみをエッチングする。このとき、シリコン窒化膜からなる絶縁膜１５によって生じていた応力は、この空隙１９の形成により開放される。
　また、本実施形態では、ストレスライナー膜２２は、リソグラフィ技術およびエッチング技術を用いて、予め、後の工程で形成する貫通電極１８の配置領域およびその周囲領域を除去している。そのため、トランジスタにストレスを与えるために必要な領域のストレスライナー膜２２はエッチングされることがない。したがって、貫通電極１８側面とその周囲の半導体基板１１との間のシリコン窒化膜からなる絶縁膜１５のみを選択的にウエットエッチングで除去することができる。
　次に、図７に示すように、第１層間絶縁膜１２における貫通電極１８上に第１配線層２０とその周囲を埋め込む第２層間絶縁膜２１を形成する。このとき、空隙１９は第１配線層２０により、その一部が埋め戻された構造になっても構わない。最後に、図示しないが、半導体基板１１の底面側をエッチングまたは研磨することによって貫通電極１８の裏面を露出し、貫通電極１８に接続されたバンプを形成する。
　本実施形態の構成によれば、半導体基板上部において、貫通電極と基板との間に形成された空隙によって応力が開放されることにより、貫通電極に起因する半導体基板への応力を緩和し、近接するトランジスタの特性変動等を抑制することができる。
　また、本実施形態の構成によれば、主にシリコン窒化膜からなるストレスライナー膜２２が形成された半導体装置であっても、貫通電極１８のストレスライナー膜を選択的に除去している。そのため、トランジスタにストレスを与えるために必要な領域のストレスライナー膜２２を損なうことなく、貫通電極１８側面とその周囲の半導体基板１１との間のシリコン窒化膜からなる絶縁膜１５のみを選択的にウエットエッチングで除去することができる。
　なお、本実施形態では、第１層間絶縁膜１２にコンタクトプラグ１３を形成した後に貫通電極１８を形成し、その後、空隙１９を形成してストレス緩和を行っている。しかし、この工程に限るものではなく、複数の配線層を形成した後に貫通電極１８を形成し、その後、空隙１９を形成してストレス緩和を行っても構わない。
　また、本実施形態では、貫通電極１８を形成した後は空隙１９をそのまま残している。しかし、アニール処理後に、貫通電極側面とその周囲の半導体基板１１との間に空隙１９を形成して一旦応力を開放すれば、応力による素子の特性変動を防止することができる。したがって、一旦応力を開放した後に、あらためてこの空隙１９内の一部に他の絶縁物を埋め込んでも構わない。
　本発明の半導体装置およびその製造方法は、貫通電極に起因する半導体基板への応力を緩和し、近接するトランジスタの特性変動等を抑制することができるものである。特に、微細化、高集積化、高性能化、歩留まり向上等が求められる貫通電極を有する３次元積層半導体装置およびその製造方法において有用である。
１１　半導体基板
１２　第１層間絶縁膜
１３　コンタクトプラグ
１４　貫通電極孔
１５　絶縁膜
１６　バリア膜
１７　導電膜
１８　貫通電極
１９　（貫通電極側面の）空隙
２０　第１配線層
２１　第２層間絶縁膜
２２　ストレスライナー膜
２３　メモリチップ
２４　ロジックチップ
２５　貫通電極
２６　マイクロバンプ
２７　チップ間充填材

Claims (13)

  1. 　半導体基板と、
    　前記半導体基板内に形成された貫通電極と、
    　前記半導体基板と前記貫通電極との間に介在するように形成された絶縁膜と、
    　前記半導体基板上に、前記貫通電極と所定距離だけ離間して形成されたトランジスタとを備え、
    　前記半導体基板と前記貫通電極との間における前記半導体基板の表面近傍領域であって、かつ、前記絶縁膜上には、空隙が形成されている半導体装置。
  2. 　前記貫通電極は、前記半導体基板上に形成された第１層間絶縁膜中を貫通するように形成されており、
    　前記空隙は前記第１層間絶縁膜中にも形成されている請求項１に記載の半導体装置。
  3. 　前記所定距離と前記空隙の前記半導体基板表面からの深さとは実質的に同等である請求項１または２に記載の半導体装置。
  4. 　前記貫通電極上にさらに第２層間絶縁膜を有し、
    　前記空隙内の一部には、前記第２層間絶縁膜が埋め込まれている請求項１～３のうちのいずれか１項に記載の半導体装置。
  5. 　前記絶縁膜はシリコン窒化膜からなる請求項１～４のうちのいずれか１項に記載の半導体装置。
  6. 　前記貫通電極上およびその周辺部を除く前記半導体基板上に、前記トランジスタに応力を印加するストレスライナー膜が形成されている請求項１～５のうちのいずれか１項に記載の半導体装置。
  7. 　前記貫通電極は外側のバリア膜と内側の導電膜とからなる請求項１～６のうちのいずれか１項に記載の半導体装置。
  8. 　半導体基板上にトランジスタを含む第１層間絶縁膜を形成する工程（ａ）と、
    　前記トランジスタから所定距離だけ離れた前記第１層間絶縁膜内および前記半導体基板内に貫通孔を形成する工程（ｂ）と、
    　前記貫通孔の内壁面上に絶縁膜を形成する工程（ｃ）と、
    　前記工程（ｃ）の後に、前記貫通孔内に導電膜を埋め込んで貫通電極を形成する工程（ｄ）と、
    　前記工程（ｄ）の後に、前記半導体基板をアニール処理する工程（ｅ）と、
    　前記第１層間絶縁膜および前記半導体基板と、前記貫通電極との間に介在する前記絶縁膜の上部を除去し、前記半導体基板の表面近傍領域において、前記半導体基板と前記貫通電極との間に空隙を形成する工程（ｆ）とを備えた半導体装置の製造方法。
  9. 　前記工程（ｆ）では、前記所定距離と前記空隙の前記半導体基板表面からの深さとが実質的に同等になるように、前記絶縁膜の上部を除去する請求項８に記載の半導体装置の製造方法。
  10. 　前記工程（ｆ）の後に、前記貫通電極上を含む前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程（ｇ）をさらに備え、
    　前記工程（ｇ）では前記空隙内の一部に、前記第２層間絶縁膜が埋め込まれる請求項８または９に記載の半導体装置の製造方法。
  11. 　前記工程（ａ）と前記工程（ｂ）との間に、
    　前記半導体基板上に、前記トランジスタに応力を印加するストレスライナー膜を形成する工程（ｉ）と、
    　前記ストレスライナー膜における前記貫通電極上およびその周辺部を除去する工程（ｊ）と、をさらに備えた請求項８～１０のうちのいずれか１項に記載の半導体装置の製造方法。
  12. 　前記絶縁膜はシリコン窒化膜からなる請求項８～１１のうちのいずれか１項に記載の半導体装置の製造方法。
  13. 　前記貫通電極は外側のバリア膜と内側の導電膜とからなる請求項８～１２のうちのいずれか１項に記載の半導体装置の製造方法。
PCT/JP2012/007841 2012-04-26 2012-12-07 半導体装置およびその製造方法 WO2013160976A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2013535173A JP6035520B2 (ja) 2012-04-26 2012-12-07 半導体装置およびその製造方法
US13/959,744 US9024390B2 (en) 2012-04-26 2013-08-06 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012101097 2012-04-26
JP2012-101097 2012-04-26

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/959,744 Continuation US9024390B2 (en) 2012-04-26 2013-08-06 Semiconductor device

Publications (1)

Publication Number Publication Date
WO2013160976A1 true WO2013160976A1 (ja) 2013-10-31

Family

ID=49482349

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/007841 WO2013160976A1 (ja) 2012-04-26 2012-12-07 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US9024390B2 (ja)
JP (1) JP6035520B2 (ja)
WO (1) WO2013160976A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015177008A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置
JP2020077855A (ja) * 2018-09-25 2020-05-21 精材科技股▲ふん▼有限公司 チップパッケージおよびその製造方法
JP2020102656A (ja) * 2020-04-06 2020-07-02 キヤノン株式会社 半導体装置および半導体装置の製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9337225B2 (en) * 2013-09-13 2016-05-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US10847442B2 (en) * 2014-02-24 2020-11-24 Micron Technology, Inc. Interconnect assemblies with through-silicon vias and stress-relief features
US9455220B2 (en) 2014-05-31 2016-09-27 Freescale Semiconductor, Inc. Apparatus and method for placing stressors on interconnects within an integrated circuit device to manage electromigration failures
US9466569B2 (en) 2014-11-12 2016-10-11 Freescale Semiconductor, Inc. Though-substrate vias (TSVs) and method therefor
JP2020145293A (ja) 2019-03-05 2020-09-10 キオクシア株式会社 半導体装置
US10896848B1 (en) * 2019-10-15 2021-01-19 Nanya Technology Corporation Method of manufacturing a semiconductor device
CN115172326A (zh) * 2021-04-01 2022-10-11 长鑫存储技术有限公司 半导体结构及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010010324A (ja) * 2008-06-26 2010-01-14 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2010135348A (ja) * 2008-12-02 2010-06-17 Panasonic Corp 貫通電極形成方法
JP2010267805A (ja) * 2009-05-14 2010-11-25 Shinko Electric Ind Co Ltd 半導体パッケージ及びその製造方法
EP2408006A2 (en) * 2010-07-16 2012-01-18 Imec Method for forming 3D-interconnect structures with airgaps

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2868008B1 (ja) 1997-11-21 1999-03-10 日本電気株式会社 半導体装置及びその製造方法
JP2002289623A (ja) 2001-03-28 2002-10-04 Toshiba Corp 半導体装置及びその製造方法
JP5026025B2 (ja) 2006-08-24 2012-09-12 株式会社フジクラ 半導体装置
JP4961185B2 (ja) 2006-09-28 2012-06-27 株式会社日立製作所 半導体装置の製造方法
US7973409B2 (en) * 2007-01-22 2011-07-05 International Business Machines Corporation Hybrid interconnect structure for performance improvement and reliability enhancement
JP5242070B2 (ja) 2007-03-29 2013-07-24 株式会社フジクラ 貫通配線基板
US8049310B2 (en) * 2008-04-01 2011-11-01 Qimonda Ag Semiconductor device with an interconnect element and method for manufacture
DE102008059499A1 (de) * 2008-11-28 2010-07-01 Advanced Micro Devices, Inc., Sunnyvale Mikrostrukturbauelement mit einer Metallisierungsstruktur mit Luftspalten, die zusammen mit Kontaktdurchführungen hergestellt sind
US7910473B2 (en) * 2008-12-31 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via with air gap
US8399354B2 (en) * 2009-01-13 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via with low-K dielectric liner
US7960282B2 (en) * 2009-05-21 2011-06-14 Globalfoundries Singapore Pte. Ltd. Method of manufacture an integrated circuit system with through silicon via
US8432038B2 (en) * 2009-06-12 2013-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via structure and a process for forming the same
US20110241185A1 (en) * 2010-04-05 2011-10-06 International Business Machines Corporation Signal shielding through-substrate vias for 3d integration
JP5672819B2 (ja) * 2010-07-27 2015-02-18 富士通セミコンダクター株式会社 半導体装置の製造方法
KR20120067525A (ko) * 2010-12-16 2012-06-26 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR101767654B1 (ko) * 2011-05-19 2017-08-14 삼성전자주식회사 에어 갭 절연 구조를 갖는 관통전극을 구비한 반도체 소자 및 그 제조방법
US8822137B2 (en) * 2011-08-03 2014-09-02 International Business Machines Corporation Self-aligned fine pitch permanent on-chip interconnect structures and method of fabrication
US8962474B2 (en) * 2011-11-07 2015-02-24 Globalfoundries Singapore Pte. Ltd. Method for forming an air gap around a through-silicon via

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010010324A (ja) * 2008-06-26 2010-01-14 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2010135348A (ja) * 2008-12-02 2010-06-17 Panasonic Corp 貫通電極形成方法
JP2010267805A (ja) * 2009-05-14 2010-11-25 Shinko Electric Ind Co Ltd 半導体パッケージ及びその製造方法
EP2408006A2 (en) * 2010-07-16 2012-01-18 Imec Method for forming 3D-interconnect structures with airgaps

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015177008A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置
JP2020077855A (ja) * 2018-09-25 2020-05-21 精材科技股▲ふん▼有限公司 チップパッケージおよびその製造方法
US11450697B2 (en) 2018-09-25 2022-09-20 Xintec Inc. Chip package with substrate having first opening surrounded by second opening and method for forming the same
JP2020102656A (ja) * 2020-04-06 2020-07-02 キヤノン株式会社 半導体装置および半導体装置の製造方法
JP2021121043A (ja) * 2020-04-06 2021-08-19 キヤノン株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
US20130320562A1 (en) 2013-12-05
US9024390B2 (en) 2015-05-05
JPWO2013160976A1 (ja) 2015-12-21
JP6035520B2 (ja) 2016-11-30

Similar Documents

Publication Publication Date Title
JP6035520B2 (ja) 半導体装置およびその製造方法
US20200168584A1 (en) Methods of forming bonded semiconductor structures, and semiconductor structures formed by such methods
JP4869664B2 (ja) 半導体装置の製造方法
US8519515B2 (en) TSV structure and method for forming the same
JP4979320B2 (ja) 半導体ウェハおよびその製造方法、ならびに半導体装置の製造方法
CN102468247B (zh) 附着聚酰亚胺层的密封环结构
JP5426417B2 (ja) 半導体装置およびその製造方法
JP5096278B2 (ja) 半導体装置及び半導体装置の製造方法
JP2020145233A (ja) 半導体装置およびその製造方法
JP2013115382A (ja) 半導体装置及びその製造方法
WO2010035375A1 (ja) 半導体装置及びその製造方法
JP4961185B2 (ja) 半導体装置の製造方法
JP4945545B2 (ja) 半導体装置の製造方法
JP2007059826A (ja) 半導体集積回路装置およびその製造方法
US8822336B2 (en) Through-silicon via forming method
JP5078823B2 (ja) 半導体装置
JP2013046006A (ja) 半導体装置及びその製造方法
WO2011148444A1 (ja) 半導体装置及びその製造方法
KR100975332B1 (ko) 반도체 장치 및 그 제조 방법
JP5261926B2 (ja) 半導体装置およびその製造方法
TW201635432A (zh) 半導體結構與其製備方法
TWI559414B (zh) 基底穿孔製程
KR100962229B1 (ko) 반도체 장치 및 그 제조 방법
WO2014002154A1 (ja) 半導体装置及びその製造方法
JP2015228473A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2013535173

Country of ref document: JP

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12875587

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12875587

Country of ref document: EP

Kind code of ref document: A1