JP5261926B2

JP5261926B2 - 半導体装置およびその製造方法

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Publication number: JP5261926B2
Application number: JP2006331901A
Authority: JP
Inventors: 孝好成瀬; 篤小邑; 葛原　　剛
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2006-12-08
Filing date: 2006-12-08
Publication date: 2013-08-14
Anticipated expiration: 2026-12-08
Also published as: JP2008147352A

Description

本発明は、細い配線とボンディングが為されるパッドとして用いられる太い配線を同時にダマシン法にて形成する半導体装置およびその製造方法に関するものである。

半導体分野では、年々微細化が進み、高性能化・低コスト化が図られている。例えば、ＳＯＩ（Silicon on insulator）基板を用い、トレンチ絶縁分離技術を用いて抵抗・ロジック回路・アナログ回路・電源などを１チップ化し、部品点数の削減・小型化することで低コスト化する複合ＩＣプロセスが進められている。このように機能統合することにより、多ピン化が進み、年々チップ中のパッド領域が占める割合が高くなっている。このような状況では、今後、パッド配置でチップサイズが決まるようになる。これを回避する技術として、ＰＯＡ（Pad on Active）と呼ばれる構造がある。

具体的には、能動素子が形成された領域の直上にパッドを配置する。例えば、デュアルダマシン法にて、能動素子が形成された領域の直上のパッドをロジック回路などにおける制御回路用の配線と同時に形成することができる。
特許第３５１５３６３号公報

しかしながら、能動素子が形成された領域の直上のパッドと制御回路用の配線とをデュアルダマシンプロセスにより同時に形成する場合、制御回路用の配線が深くまで形成され過ぎ、リークが発生したり、下層配線とショートしてしまう可能性があることが確認された。また、パッド上にボンディングを行った際に、パッドの下部の絶縁膜にクラックが入り、能動素子がリーク不良になるという問題が発生することが確認された。この問題について、図６および図７を参照して説明する。

図６は、パッドと制御回路用の配線をダマシンプロセスにより同時に形成する場合の製造工程を示した断面図である。

まず、図６（ａ）に示すように、能動素子が形成されたシリコン基板１０１の表面にＢＰＳＧなどで構成された絶縁膜１０２を形成したのち、この絶縁膜１０２上に下層配線１０３をパターニングした構造に対して、下層配線１０３を覆うようにＴＥＯＳ等の絶縁膜１０４を形成する。

次に、図６（ｂ）に示すように、絶縁膜１０４の表面にレジスト１０５を積み、レジスト１０５のうち下層配線１０３とコンタクトを取る位置を開口させたのち、レジスト１０５をマスクとして絶縁膜１０４を所定深さまでエッチングして溝１０６ａを形成するというフォトリソグラフィ・エッチング工程を行う。

続いて、図６（ｃ）に示すように、レジスト１０７を積み直したのち、レジスト１０７のうち、後述するパッド用のＣｕ層１１０（図６（ｄ）参照）を形成する位置を開口させると共に制御回路用の上部配線１０８（図６（ｄ）参照）を形成する位置を開口させたのち、再度、レジスト１０７をマスクとして絶縁膜１０４をエッチングして溝１０６ｂを形成し、溝１０６ａおよび溝１０６ｂによる溝１０６を下層配線１０３に到達させると共に、所定深さの溝１０９を形成するというフォトリソグラフィ・エッチング工程を行う。

その後、図６（ｄ）に示すように、Ｃｕを積んだ後、ＣＭＰ（Chemical Mechanical Polishing）などにより絶縁膜１０４が露出するまでＣｕを平坦化することで、Ｃｕ層１１０と共に制御回路用の上部配線１０８を形成する。

このような製造プロセスにおいて、パッド部のＣｕ層１１０を配置するための溝１０６と制御回路用の上部配線１０８を配置するために形成する溝１０９との幅が異なるために、それらの溝１０６、１０９を形成する際のエッチングレートが変わり、図中（１）の線よりも制御回路用の上部配線１０８を配置するための溝１０９が深く掘られ過ぎることがある。このため、図中（２）に示したように、上部配線１０８と下層配線１０３との距離が近くなり過ぎ、絶縁分離が不十分となってリークが発生したり、これらの配線１０８、１０３がショートしてしまう可能性が生じる。このような問題は、製品の歩留まりの低下を招くことになり、好ましくない。

また、このようなダマシンプロセスにより形成されたパッドに対してボンディングワイヤ１１１を接続する場合、図７に示すボンディング時の断面図に示すように、ボンディングワイヤ１１１におけるボンディングボール１１１ａの押し付け力によって絶縁膜１０４にクラック１１２が入り、このクラック１１２を通じてリークが発生し、能動素子がリーク不良になるという問題が発生する。

本発明は上記点に鑑みて、下層配線と上部配線とのリークを防ぎつつ、かつ、ボンディングによるクラック発生も防止できる半導体装置およびその製造方法を提供することを目的とする。

上記目的を達成するため、本発明では、下層配線（３）および第１絶縁膜（２）の上層に、第２絶縁膜（４）を形成すると共に、該第２絶縁膜（４）と異なる材質、かつ、硬い材質で構成された第３絶縁膜（５）を積層する工程と、第３絶縁膜（５）の上層に、第４絶縁膜（８）と第３絶縁膜（５）と同じ材質で構成された第５絶縁膜（９）を積層する工程と、第５絶縁膜（９）のうち、パッド部において下層配線（３）に繋げるための複数の第１溝（６ａ〜６ｃ）と対応する領域を開口させると共に、配線部において下層配線（３）に繋げるための第２溝（７）と対応する領域を開口させる工程と、第５絶縁膜（９）をマスクとした異方性エッチングを行うことで、第３絶縁膜（５）をエッチングストッパーとしつつ、第４絶縁膜（８）のうち、パッド部において複数の第１溝（６ａ〜６ｃ）と対応する領域を除去すると共に、配線部において第２溝（７）と対応する領域を除去する工程と、第５絶縁膜（９）のうち、パッド部において複数の第１溝（６ａ〜６ｃ）に繋げるための第３溝（１０）と対応する領域を開口させると共に、配線部において部分的に第２溝（７）と繋げるための第４溝（１１）と対応する領域を開口させ、かつ、第３絶縁膜（９）のうち、パッド部において複数の第１溝（６ａ〜６ｃ）と対応する領域を開口させると共に、配線部において第２溝（７）と対応する領域を開口させる工程と、第５絶縁膜（９）をマスクとし、かつ、第３絶縁膜（５）をエッチングストッパーとした異方性エッチングを再び行い、第２絶縁膜（４）のうち、パッド部に複数の溝（６ａ〜６ｃ）を形成すると共に配線部に第２溝（７）を形成し、かつ、第４絶縁膜（８）のうち、パッド部に第３溝（１０）を形成すると共に配線部に第３絶縁膜（５）をストッパーとして下層配線（３）まで達しない深さとされた部分と第２溝（７）と繋がる部分とを有する第４溝（１１）を形成する工程と、第１溝（５）および第３溝（１０）を埋設するように、下層配線（３）と電気的に接続され、パッド部を構成する１金属層（１２、１３）を形成すると共に、第２溝（７）および第４溝（１１）に埋設するように、配線部を構成する第２金属層（１４、１５）を形成する工程と、を含んでいることを特徴としている。

このように、第３絶縁膜（５）を第２絶縁膜（４）および第４絶縁膜（８）とは異なる材質で構成すれば、第３絶縁膜（５）をエッチングストッパーとして用いて第４絶縁膜（８）のエッチングが行えるため、第３溝（１０）と第４溝（１１）の幅が異なっているためにエッチングレートが異なっていても、エッチングされる深さを均一にすることができる。また、第３絶縁膜（５）を第２絶縁膜（４）および第４絶縁膜（８）より硬い材質としているため、ボンディング時の衝撃による応力を緩和する効果も得ることが可能となる。

この場合、パッド部において形成された複数の第１溝（６ａ〜６ｃ）は、ボンディングワイヤ（１７）のボンディングボール部（１７ａ）が接合される領域から外に離れるほどサイズが大きくされるようにすると好ましい。

このように、ボンディングワイヤ（１７）のボンディングボール部（１７ａ）の下の第１溝（６ａ）をそれよりも外のもの（６ｂ、６ｃ）より小さいサイズにすることで、第２絶縁膜（４）より硬い第３絶縁膜（５）の面積を広くし、ボンディング時の衝撃に対して強い構造となるようにできる。また、外に離れるほどサイズが大きくされるようにすることで、パッド部内を均一に電流が流れるようにすることが可能となる。

このような構成において、ボンディングワイヤ（１７）のボンディングボール部（１７ａ）が接合される領域の外にのみパッド部において形成された複数の第１溝（６ａ〜６ｃ）を形成しても良い。この場合には、パッド部内を均一に電流が流れるという効果は得られなくなるが、複数の第１溝（６ａ〜６ｃ）のうちボンディング時の衝撃による応力が加えられる溝（６ａ）がなくなるため、よりボンディングによるクラックの発生などを抑制することが可能となる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。

（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態に係る半導体装置を示した図であり、図１（ａ）が半導体装置におけるパッド部と配線部を抽出した概略断面図、図１（ｂ）がパッド部の上面レイアウト図である。なお、図１（ａ）のうちのパッド部を示した断面図は、図１（ｂ）が図１（ａ）のＡ−Ａ断面と対応している。以下、この図を参照して、本実施形態の半導体装置について説明する。

図１（ａ）に示すシリコン基板１には、図示しない能動素子が予め形成されており、この能動素子が形成されたシリコン基板１の表面にＢＰＳＧ等で構成された第１絶縁膜に相当する絶縁膜２が形成されている。この絶縁膜２の上には、Ａｌ等により構成された下層配線３がパターニングされており、絶縁膜２に形成されたコンタクトホール２ａを通じて能動素子の所望位置と電気的に接続されている。

また、下層配線３を含め、絶縁膜２を覆うようにさらにＴＥＯＳ等で構成された第２絶縁膜に相当する酸化膜４および第３絶縁膜に相当するＳｉＮ膜５が形成されている。この酸化膜４およびＳｉＮ膜５のうち、パッド部に位置する場所には、下層配線３まで達する第１の溝としての複数のビアホール６（６ａ〜６ｃ）が形成されており、配線部に位置する場所には、下層配線３まで達する深さとされた第２溝としてのビアホール７が形成されている。なお、パッド部は、図示しない能動素子の上に配置されている。このような構造の場合、パッド部にボンディングを行ったときに、その影響が下層に伝達され易いため、後述する構造、製造方法が特に有効となる。

また、ＳｉＮ膜５の上層にはＴＥＯＳ等で構成された第４絶縁膜に相当する酸化膜８が形成されている共に、さらにその上層に第５絶縁膜に相当するＳｉＮ膜９が形成されている。これら酸化膜８およびＳｉＮ膜９のうち、パッド部に位置する場所には、ＳｉＮ膜５まで達する第３の溝としての溝１０が形成され、配線部に位置する場所には、ＳｉＮ膜５まで達する第４の溝としての溝１１が形成されている。この溝１１のうちの一部は、ビアホール７と繋がるため、下層配線３まで達することになるが、残りはビアホール７とは繋がらず、下層配線３まで達しないものとされる。

パッド部に位置する場所に形成されたビアホール６および溝１０内には、バリアメタル１２を介して第１金属層としてのＣｕ層１３が形成されている。また、配線部に位置する場所に形成されたビアホール７および溝１１内にも、バリアメタル１４を介してＣｕ層１３と同一階層として構成された第２金属層としてのＣｕ層１５が形成されており、これらにより配線部が構成されている。

バリアメタル１２、１４は、Ｃｕ層１３、１５から下層配線３内へのＣｕの拡散を防止するために設けられている。バリアメタル１２、１４は、後述する製造方法の説明において記載するが、同時に形成されるものである。

Ｃｕ層１３は、パッド部の一部を構成するものであり、Ａｌよりも硬く、ボンディング時のＡｌの塑性変形による影響が下層に伝搬されることを抑制すべく、できるだけ厚膜とされている。

さらに、ＳｉＮ膜９等の上層には、パッド部を露出させ、その他の部分を覆うように構成された保護膜１６が形成されている。そして、図示しないが、Ｃｕ層１３の上層に必要に応じてバリアメタルやＡｌ層が形成され、これらによって構成されたパッド部にボンディングワイヤ１７のボンディングボール部１７ａが接続されている。

このように構成された半導体装置では、図１（ｂ）に示す上面レイアウトから分かるように、パッド部の上面形状が四角形とされ、このパッド部内に複数のビアホール６ａ〜６ｃをパッド部の中心位置に対して点対称に配置すると共に、その中心位置から離れるにつれて徐々にビアホール６ａ〜６ｃのサイズが大きくなるようにしている。そして、図中二点鎖線で示したボンディングワイヤ１７におけるボンディングボール部１７ａよりも外側にビアホール６ｂ、６ｃを配置してある。

続いて、本実施形態の半導体装置の製造方法について説明する。図２〜図４は、本実施形態の半導体装置の製造工程を示した断面図である。以下、これらの図を参照して説明する。

図２（ａ）に示す工程では、能動素子が形成されたシリコン基板１の表面にＢＰＳＧなどで構成される第１絶縁膜に相当する絶縁膜２を形成する。そして、フォトリソグラフィ・エッチング工程により、絶縁膜２に対してコンタクトホール２ａを形成したのち、絶縁膜２の上にＡｌ等で構成される金属膜を成膜し、この金属膜をパターニングすることで下層配線３を形成する。

次に、図２（ｂ）に示す工程では、下層配線３を覆うようにＴＥＯＳ等で構成される第２絶縁膜に相当する酸化膜４を例えば２μｍ程度の厚みで成膜したのち、ＣＭＰなどにより酸化膜４を平坦化し、下層配線３の上の酸化膜４の膜厚が例えば１μｍ程度となるようにする。その後、図２（ｃ）に示す工程では、第３絶縁膜に相当するＳｉＮ膜５を例えば０．２μｍ程度成膜する。

図２（ｄ）に示す工程では、ＳｉＮ膜５の上層にＴＥＯＳ等で構成される第４絶縁膜に相当する酸化膜８を例えば５μｍ程度の厚みで成膜したのち、さらにこの酸化膜８の上層に第５絶縁膜に相当するＳｉＮ膜９を例えば０．２μｍ程度の厚みで成膜する。図２（ｅ）に示す工程では、ＳｉＮ膜９の上にレジスト２０を成膜したのち、レジスト２０における複数のビアホール６ａ〜６ｃやビアホール７と対応する領域を開口させる。

図３（ａ）に示す工程では、レジスト２０をマスクとしたエッチングを行い、ＳｉＮ膜９における複数のビアホール６ａ〜６ｃやビアホール７と対応する領域を開口させる。その後、レジスト２０を除去する。そして、図３（ｂ）に示す工程では、ＳｉＮ膜９をマスクとしたドライエッチング（異方性エッチング）により、酸化膜８における複数のビアホール６ａ〜６ｃやビアホール７と対応する領域を開口させる。このとき、ＳｉＮ膜５がドライエッチングのストッパーとなり、それ以上エッチングが進まないようにできる。このため、酸化膜８における複数のビアホール６ａ〜６ｃやビアホール７と対応する領域の幅が異なっているために、エッチングレートが異なったとしても、エッチングされる深さを均一にすることができる。

図３（ｃ）に示す工程では、ＳｉＮ膜９の上にレジスト２１を成膜したのち、レジスト２１におけるパッド部の溝１０および配線部の溝１１と対応する領域を開口させる。そして、図３（ｄ）に示す工程では、レジスト２１をマスクとしたエッチングにより、ＳｉＮ膜９におけるパッド部の溝１０および配線部の溝１１と対応する領域に加え、ＳｉＮ膜５における複数のビアホール６ａ〜６ｃやビアホール７と対応する領域を開口させる。その後、レジスト２１を除去する。

図３（ｅ）に示す工程では、ＳｉＮ膜９をマスクとしたドライエッチング（異方性エッチング）を行う。これにより、酸化膜８のうちＳｉＮ膜９で覆われていない部分が除去されてパッド部の溝１０および配線部の溝１１が形成されると共に、酸化膜４のうちＳｉＮ膜５で覆われていない部分が除去されて複数のビアホール６ａ〜６ｃやビアホール７が形成あれる。このとき、ＳｉＮ膜５および下層配線３がエッチングストッパーとして機能するため、溝１０および溝１１よりも下方や複数のビアホール６ａ〜６ｃやビアホール７よりも下方はエッチングされないようにできる。このため、溝１０と溝１１の幅が異なっているためにエッチングレートが異なっていたとしても、エッチングされる深さを均一にすることができる。

図４（ａ）に示す工程では、下層配線３、酸化膜４、ＳｉＮ膜５、酸化膜８およびＳｉＮ膜９の表面に例えばＴｉＮ、Ｔａ、ＴａＮ等により構成されるバリアメタル２２を例えば５０〜３００ｎｍの厚さで形成する。さらに、バリアメタル２２の表面に図示しないＣｕシード層を例えば０．２μｍ程度の膜厚で形成したのち、Ｃｕシード層を電極とした電解メッキによりＣｕメッキを施し、Ｃｕ膜２３を例えば８μｍ程度の厚みで成膜する。

図４（ｂ）に示す工程では、Ｃｕ膜２３をＣＭＰ等により平坦化する。このとき、ＳｉＮ膜９をストッパ膜として平坦化を行い、ビアホール６ａ〜６ｃおよびビアホール７や溝１０および溝１１内にのみＣｕ膜２３を残す。これにより、Ｃｕ膜２３にてＣｕ層１３およびＣｕ層１５が形成されると共に、バリアメタル２２がビアホール６ａ〜６ｃおよびビアホール７や溝１０および溝１１の内壁にのみ残り、バリアメタル１２、１４が形成される。

図４（ｃ）に示す工程では、Ｐ−ＳｉＮなどで構成された保護膜１６を例えば１．６μｍの厚みで成膜下の地、フォトリソグラフィ・エッチング技術により、図示しないレジストをマスクとしたエッチングを行い、パッド部のみ保護膜１６を開口させる。

そして、必要に応じて保護膜１６から露出したＣｕ層１３にバリアメタルやＡｌ層を形成したのち、パッド部にボンディングワイヤ１６を超音波接続することにより、図１に示す半導体装置が完成する。

以上説明したように、本実施形態の半導体装置では、パッド部の溝１０および配線部の溝１１を形成する際のエッチングストッパーとして第３絶縁膜に相当するＳｉＮ膜５を第２絶縁膜に相当する酸化膜４と第４絶縁膜に相当する酸化膜８の間に配置している。このため、パッド部の溝１０と配線部の溝１１の幅が異なっているためにエッチングレートが異なったとしても、パッド部の溝１０と配線部の溝１１の深さを均一にすることが可能となる。このため、配線部の溝１１が深く形成され過ぎることにより下層配線３とバリアメタル１４およびＣｕ層１５で構成される上部配線とのリークを防ぐことが可能となる。

また、このように第３絶縁膜となるＳｉＮ膜５を第２絶縁膜に相当する酸化膜４と第４絶縁膜に相当する酸化膜８の間に配置すると、これらよりもＳｉＮ膜５が硬いため、ボンディング時にボンディングボール部１７と能動素子と間の絶縁膜に掛かる応力を緩和する効果を得ることができ、ボンディングによるクラック発生も防止することが可能となる。

さらに、本実施形態では、パッド部内に複数のビアホール６ａ〜６ｃをパッド部の中心位置に対して点対称に配置すると共に、その中心位置から離れるにつれて徐々にビアホール６ａ〜６ｃのサイズが大きくなるようにしている。そして、ボンディングワイヤ１７におけるボンディングボール部１７ａよりも外側にビアホール６ｂ、６ｃを配置している。

ボンディング時にかかる衝撃は、上述したようにボンディングボール部１７ａと能動素子との間の絶縁膜にも及ぶ。図１中の丸印で示したように、ボンディングボール部１７ａの直下にはサイズの小さなビアホール６ａのみを配置することで、ボンディングボール部１７ａより外側と比較して、第３絶縁膜に相当するＳｉＮ膜５の面積を多くとることができるため、ボンディング時の衝撃に強い構造となり、この衝撃に耐えることができる。また、このような構成とすれば、ボンディングワイヤ１７から能動素子までの電流経路が長くなる（ボンディングボール部１７ａからの距離が遠い）ビアホール６ｂ、６ｃの配線抵抗を小さくできるため、パッド部内を均一に電流が流れるようにすることが可能となる。

（他の実施形態）
上記実施形態では、ボンディング時の衝撃を抑制できるように、硬い材質であるＣｕにてパッド部を構成したが、Ａｌ等の他の金属により構成しても構わないし、純粋なＣｕでなく、他の金属を含んだＣｕであっても構わない。

また、上記実施形態では、ボンディングボール部１７ａの直下にビアホール６ａを形成しているが、ボンディングボール部１７ａの直下はボンディング時の衝撃が大きいことから、図５に示す半導体装置の上面レイアウト図のように、ボンディングボール部１７ａの直下にはビアホールを形成せず、ボンディングボール部１７ａの外側にのみビアホール６ｂ、６ｃを配置するようにしても構わない。この場合には、パッド部内を均一に電流が流れるという効果は得られなくなるが、ボンディング時の衝撃による応力が加えられるビアホール６ａがなくなるため、よりボンディングによるクラックの発生などを抑制することが可能となる。

また、上記第２、第４絶縁膜として酸化膜、第３、第５絶縁膜としてＳｉＮ膜を例に挙げて説明したが、他の材質の膜であっても構わない。つまり、第３絶縁膜を第２絶縁膜および第４絶縁膜とは異なる材質、かつ、硬い材質で構成すれば良い。

本発明の第１実施形態における半導体装置を示した図であり、（ａ）が半導体装置におけるパッド部と配線部を抽出した概略断面図、（ｂ）がパッド部の上面レイアウト図である。図１に示す半導体装置の製造工程を示した断面図である。図２に続く半導体装置の製造工程を示した断面図である。図３に続く半導体装置の製造工程を示した断面図である。他の実施形態で示す半導体装置の上面レイアウト図である。パッドと制御回路用の配線をダマシンプロセスにより同時に形成する場合の製造工程を示した断面図である。ボンディング時の断面図である。

符号の説明

１…シリコン基板、２…絶縁膜、２ａ…コンタクトホール、３…下層配線、４…酸化膜、５…ＳｉＮ膜、６、６ａ〜６ｃ、７…ビアホール、８…酸化膜、９…ＳｉＮ膜、１０、１１…溝、１２、１４…バリアメタル、１３、１５…Ｃｕ層、１６…保護膜、１７…ボンディングワイヤ、１７ａ…ボンディングボール部、２０、２１…レジスト、２２…バリアメタル、２３…Ｃｕ膜。

Claims

能動素子が形成された領域の上部がパッド部とされ、かつ、該パッド部とは異なる領域が制御回路用の配線部とされる半導体装置の製造方法であって、
前記能動素子が形成された半導体基板（１）を用意する工程と、
前記半導体基板（１）上に第１絶縁膜（２）を配置すると共に、該第１絶縁膜（２）に対して前記能動素子に繋がるコンタクトホール（２ａ）を形成する工程と、
前記第１絶縁膜（２）上に、前記コンタクトホール（２ａ）を通じて前記能動素子と電気的に接続される下層配線（３）を形成する工程と、
前記下層配線（３）および前記第１絶縁膜（２）の上層に、第２絶縁膜（４）を形成すると共に、該第２絶縁膜（４）と異なる材質、かつ、硬い材質で構成された第３絶縁膜（５）を積層する工程と、
前記第３絶縁膜（５）の上層に、第４絶縁膜（８）と前記第３絶縁膜（５）と同じ材質で構成された第５絶縁膜（９）を積層する工程と、
前記第５絶縁膜（９）のうち、前記パッド部において前記下層配線（３）に繋げるための複数の第１溝（６ａ〜６ｃ）と対応する領域を開口させると共に、前記配線部において前記下層配線（３）に繋げるための第２溝（７）と対応する領域を開口させる工程と、
前記第５絶縁膜（９）をマスクとした異方性エッチングを行うことで、前記第３絶縁膜（５）をエッチングストッパーとしつつ、前記第４絶縁膜（８）のうち、前記パッド部において前記複数の第１溝（６ａ〜６ｃ）と対応する領域を除去すると共に、前記配線部において前記第２溝（７）と対応する領域を除去する工程と、
前記第５絶縁膜（９）のうち、前記パッド部において前記複数の第１溝（６ａ〜６ｃ）に繋げるための第３溝（１０）と対応する領域を開口させると共に、前記配線部において部分的に前記第２溝（７）と繋げるための第４溝（１１）と対応する領域を開口させ、かつ、前記第３絶縁膜（９）のうち、前記パッド部において前記複数の第１溝（６ａ〜６ｃ）と対応する領域を開口させると共に、前記配線部において前記第２溝（７）と対応する領域を開口させる工程と、
前記第５絶縁膜（９）をマスクとし、かつ、前記第３絶縁膜（５）をエッチングストッパーとした異方性エッチングを行い、前記第２絶縁膜（４）のうち、前記パッド部に前記複数の溝（６ａ〜６ｃ）を形成すると共に前記配線部に前記第２溝（７）を形成し、かつ、第４絶縁膜（８）のうち、前記パッド部に前記第３溝（１０）を形成すると共に前記配線部に前記第３絶縁膜（５）をストッパーとして前記下層配線（３）まで達しない深さとされた部分と前記第２溝（７）と繋がる部分とを有する前記第４溝（１１）を形成する工程と、
前記第１溝（５）および前記第３溝（１０）を埋設するように、前記下層配線（３）と電気的に接続され、前記パッド部を構成する１金属層（１２、１３）を形成すると共に、前記第２溝（７）および前記第４溝（１１）に埋設するように、前記配線部を構成する第２金属層（１４、１５）を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。
前記複数の第１溝（６ａ〜６ｃ）を形成する工程では、ボンディングワイヤ（１７）のボンディングボール部（１７ａ）が接合される領域から外に離れるほどサイズが大きくなるように、前記複数の第１溝（６ａ〜６ｃ）を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
前記複数の第１溝（６ａ〜６ｃ）を形成する工程では、ボンディングワイヤ（１７）のボンディングボール部（１７ａ）が接合される領域の外にのみ前記複数の第１溝（６ａ〜６ｃ）を形成することを特徴とする請求項１に記載の半導体装置の製造方法。