JP6327079B2

JP6327079B2 - 半導体装置の製造方法

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Publication number: JP6327079B2
Application number: JP2014185369A
Authority: JP
Inventors: 剛一澤田; 理崇野田; 優輝稲垣
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2014-09-11
Filing date: 2014-09-11
Publication date: 2018-05-23
Anticipated expiration: 2034-09-11
Also published as: JP2016058630A

Description

本発明は、半導体素子と電気的に接続されるパッド層を有する半導体装置の製造方法に関するものである。

従来より、半導体素子が形成された基板を有する半導体装置において、半導体素子と電気的に接続されるパッド層を有するものが知られている。具体的には、このような半導体装置は、基板上に、半導体素子と電気的に接続される配線部と、層間絶縁膜とが交互に積層された配線層を有している。そして、配線層（層間絶縁膜）には、配線部を露出させるビアホールが形成されており、当該ビアホールに配線部と電気的に接続されることで半導体素子と電気的に接続されるパッド層が配置されている。

このような半導体装置では、パッド層にプローブ針を接触させて特性検査を行ったり、パッド層にワイヤボンディングが行われることによって当該パッド層と外部回路とが電気的に接続される。

しかしながら、上記半導体装置では、パッド層へのプローブ針を接触させる際や、パッド層に対してワイヤボンディングを行う際、パッド層に応力が印加される。この場合、パッド層にクラックが発生する可能性があり、ひいてはパッド層が破壊されてしまうことがある。

この問題を解決するため、例えば、特許文献１には、パッド層の面積を大きくし、プローブ針を接触させる領域と、ワイヤボンディングを行う領域とを異なる領域にした半導体装置が提案されている。これによれば、プローブ針を接触させる領域とワイヤボンディングを行う領域とが異なっているため、プローブ針を接触させる際の応力とワイヤボンディングを行う際の応力とが同じ領域に印加されることを抑制でき、パッド層が破壊されることを抑制できる。

特開２０１０−１５３９０１号公報

しかしながら、上記特許文献１の半導体装置においても、プローブ針を接触させる際やワイヤボンディングを行う際に一度に印加される応力が大きいと、当該応力によってパッド層が破壊されてしまう可能性がある。

このため、本出願人らは、特願２０１３−２２９５０２号において、下層パッド層、硬質層、上層パッド層を順に積層してパッド層を構成した半導体装置を提案している。具体的には、下層パッド層および上層パッド層は、Ｃｕを含むＡｌ系合金にて構成され、硬質層は、下層パッド層および上層パッド層より硬いＴｉ系合金やＷ系合金等の遷移金属にて構成されている。

これによれば、プローブ針を接触させる際や、ワイヤボンディングを行う際に一度に大きな応力が印加されて上層パッド層にクラックが発生したとしても、硬質層によって当該クラックが下層パッド層に伝播されることを抑制できる。つまり、パッド層が全体として破壊されることを抑制できる。

このような半導体装置は、次のように製造される。すなわち、まず、半導体素子が形成された基板を用意し、基板上に、配線部および層間絶縁膜を有する配線層を形成する。そして、配線層にビアホールを形成した後、当該ビアホールに埋め込まれるように、下層パッド層を構成する第１金属膜、硬質層を構成する第２金属膜、上層パッド層を構成する第３金属膜を順に成膜する。その後、第１〜第３金属膜を流動させてビアホールへの埋め込み性を向上させる熱処理工程を行う。そして、第３金属膜上にレジストを配置して当該レジストをパターニングし、パターニングしたレジストをマスクとしてエッチングを行って第１〜第３金属膜をパターニングすることにより、下層パッド層、硬質層、上層パッド層を有するパッド層を形成する工程を行う。これにより、上記半導体装置が製造される。

しかしながら、このような製造方法では、硬質層を構成する第２金属膜が遷移金属で構成されているため、熱処理工程を行った際、第１、第３金属膜と第２金属膜との界面において、第１、第３金属膜に含まれるＡｌと第２金属膜とが反応して合金層を形成すると共に、第１、第３金属膜に含まれるＣｕが析出する。

この場合、パッド層を形成する工程では、図５に示されるように、レジストＪ１０５をマスクとして等方性エッチングで金属膜Ｊ１０１ａをパターニングすると、Ｃｌラジカルが主成分のエッチングとなるためにスパッタ成分が弱い。このため、金属膜Ｊ１０１ａから析出したＣｕＪ１０４が除去されずに残存してしまう。

この問題を解決するためには、パッド層を形成する工程では、Ａｒイオンが主成分のエッチングとなる異方性エッチングを行ってスパッタ成分を強くすることにより、析出したＣｕＪ１０４を除去することが考えられる。しかしながら、異方性エッチングは、レジストとの選択比が小さいため、レジストも除去され易く、パッド層を構成する第３金属膜が露出する可能性がある。このため、単純には、レジストを厚く形成することが考えられる。

ところで、上記のような半導体装置において、パッド層の厚さを厚くし、パッド層の配線抵抗を小さくすることも望まれている。この場合、パッド層を形成する工程において異方性エッチングを行う場合には、パッド層の厚さより厚いレジストを配置すればよいが、レジストをパッド層の厚さより厚くした場合、レジストをパターニングする際、露光装置による露光を十分に行うことができずにフォトリソグラフィーの加工精度が著しく低下してしまう可能性がある。

本発明は上記点に鑑みて、下層パッド層、硬質層、上層パッド層を構成する金属膜上にこれらの各金属膜の合計の厚さよりも薄いレジストをマスクとしてパターニングを行う半導体装置の製造方法において、レジストを残しつつ、析出したＣｕを除去できる半導体装置の製造方法を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、一面（１０ａ）を有し、半導体素子（２０）が形成された基板（１０）と、半導体素子と電気的に接続される配線部（３１〜３３）および層間絶縁膜（４１〜４３）が順に積層された配線層（５０）と、配線層に形成されたビアホール（８０）に配置されて配線部と電気的に接続されるパッド層（１００）と、を備え、パッド層は、基板側から下層パッド層（１０１）、硬質層（１０２）、上層パッド層（１０３）が順に積層され、下層パッド層および上層パッド層は、Ｃｕを含むＡｌ系合金で構成され、硬質層は、下層パッド層および上層パッド層よりも硬度が高く、かつ遷移金属で構成されている半導体装置の製造方法において、以下の点を特徴としている。

すなわち、基板を用意する工程と、基板の一面上に配線層を形成する工程と、配線層に配線部を露出させるビアホールを形成する工程と、配線層上に、ビアホールに埋め込まれるように、下層パッド層を構成する第１金属膜（１０１ａ）、硬質層を構成する第２金属膜（１０２ａ）、上層パッド層を構成する第３金属膜（１０３ａ）を順に成膜する工程と、熱処理して第１〜第３金属膜を流動させる熱処理工程と、第３金属膜上に、第１〜第３金属膜の合計の厚さよりも薄いレジスト（１０５）を配置する工程と、第１〜第３金属膜のうちのパッド層を構成する部分上にレジストが残るように当該レジストをパターニングする工程と、レジストをマスクとして第１〜第３金属膜をパターニングすることでパッド層を形成する工程と、を行い、パッド層を形成する工程では、第２、第３金属膜が除去されると共に、熱処理工程の際に第１金属膜と第２金属膜との界面に析出するＣｕ（１０４）が除去され、かつレジストおよび第１金属膜のうちの基板側の部分が残るように異方性エッチングを行う工程と、レジストを残しつつ、レジストから露出している第１金属膜を除去する等方性エッチングを行う工程と、を行うことを特徴としている。

これによれば、第１金属膜と第２金属膜との界面に析出したＣｕを異方性エッチングで除去していると共に、異方性エッチングで残っている第１金属膜をレジストが残るように等方性エッチングで除去している。このため、レジストが完全に除去されることを抑制しつつ、析出したＣｕを除去できる。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態における半導体装置の断面図である。図１に示す半導体装置の製造工程を示す断面図である。図２に続く半導体装置の製造工程を示す断面図である。図３に続く半導体装置の製造工程を示す断面図である。等方性エッチングを行った際のＣｕが残存する状態を示す模式図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。本実施形態の半導体装置は、図１に示されるように、基板１０として、支持基板１１、絶縁膜１２、半導体層１３が順に積層されたＳＯＩ（Silicon on Insulator）基板が用いられている。そして、半導体層１３は、トレンチ１４に絶縁膜１５が埋め込まれることによって複数の形成領域に区画され、各形成領域にゲート電極１６やＬＯＣＯＳ酸化膜１７を有するＭＯＳやＩＧＢＴ等の半導体素子２０が形成されている。

また、基板１０の一面１０ａ上には、ゲート電極１６やＬＯＣＯＳ酸化膜１７等を覆う保護膜１８、および第１〜第３配線部３１〜３３および第１〜第３層間絶縁膜４１〜４３が交互に積層された多層配線層５０が形成されている。第１〜第３配線部３１〜３３は、第１、第２層間絶縁膜４１、４２に形成されたビアホール４１ａ、４２ａに埋め込まれている接続ビア４１ｂ、４２ｂを介して互いに電気的に接続されており、第１配線部３１は、保護膜１８に形成されたコンタクトホール１８ａを介して半導体層１３と電気的に接続されている。

なお、保護膜１８としては、ＢＰＳＧが用いられ、第１〜第３層間絶縁膜４１〜４３としては、ＴＥＯＳが用いられ、第１〜第３配線部３１〜３３としてはＡｌが用いられる。また、図１とは別断面において、第１配線部３１は、適宜ゲート電極１６とも電気的に接続されている。

そして、多層配線層５０上には、パッシベーション膜６０が形成されている。このパッシベーション膜６０は、例えば、ヤング率が２４０ＧＰａ程度であり、第１〜第３層間絶縁膜４１〜４３よりも硬い窒化膜等が用いられる。なお、第１〜第３層間絶縁膜４１〜４３として用いられるＴＥＯＳのヤング率は、７０ＧＰａ程度である。

パッシベーション膜６０上には、後述するバリアメタル膜９０との密着性を向上させる密着膜７０が配置されている。この密着膜７０としては、例えば、ＴＥＯＳ等が用いられる。

そして、密着膜７０、パッシベーション膜６０、第３層間絶縁膜４３を貫通して第３配線部３３の一部を露出させるビアホール８０が形成されており、ビアホール８０の壁面に沿うと共に、密着膜７０上にバリアメタル膜９０が形成されている。なお、バリアメタル膜９０は、例えば、ＴｉＮ等で構成されている。

そして、バリアメタル膜９０上にパッド層１００が形成されている。このパッド層１００は、下層パッド層１０１、硬質層１０２、上層パッド層１０３が順に積層されて構成されており、硬質層１０２を介して下層パッド層１０１と上層パッド層１０３とが電気的に接続されている。

本実施形態では、下層パッド層１０１および上層パッド層１０３は、Ｃｕを含むＡｌ系合金としてのＡｌＣｕで構成されており、ヤング率が８０ＧＰａ未満とされている。また、硬質層１０２は、下層パッド層１０１および上層パッド層１０３より硬度が高く、かつ、遷移金属で構成されている。具体的には、硬質層１０２は、ＴｉやＴｉ系合金、ＷやＷ系合金等で構成されており、ヤング率が８０ＧＰａ以上とされている。

また、本実施形態では、下層パッド層１０１は、上層パッド層１０３に印加される応力を吸収できるように、上層パッド層１０３よりも厚く形成されている。言い換えると、硬質層１０２は、基板１０の平面方向と直交する断面において、パッド層１００の中央よりも上方（基板１０側と反対側）に配置されている。

以上が本実施形態における半導体装置の構成である。次に、上記半導体装置の製造方法について説明する。

まず、図２（ａ）に示されるように、半導体素子２０が形成された基板１０を用意し、当該基板１０上に多層配線層５０を形成する。この多層配線層５０は、周知のように、スパッタ法やＣＶＤ（Chemical Vapor Deposition）法等によって金属膜や絶縁膜を成膜し、適宜エッチング等によってパターニングしたり、ＣＭＰ（Chemical Mechanical Polishing）法によって平坦化したりすることによって形成される。

次に、図２（ｂ）に示されるように、プラズマＣＶＤ法等によってパッシベーション膜６０を成膜すると共に、ＣＶＤ法等によって密着膜７０を構成する膜７０ａを成膜する。そして、図２（ｃ）に示されるように、エッチング等により、密着膜７０を構成する膜７０ａ、パッシベーション膜６０、第３層間絶縁膜４３を貫通して第３配線部３３の一部を露出させるビアホール８０を形成する。

続いて、図３（ａ）に示されるように、密着膜７０を構成する膜７０ａ上に、スパッタ法などにより、バリアメタル膜９０を構成する金属膜９０ａ、下層パッド層１０１を構成する金属膜１０１ａ、硬質層１０２を構成する金属膜１０２ａ、上層パッド層１０３を構成する金属膜１０３ａを順に成膜する。

次に、図３（ｂ）に示されるように、熱処理を行い、各金属膜９０ａ、１０１ａ〜１０３ａを流動させてビアホール８０への埋め込み性を向上させる。このとき、硬質層１０２を構成する金属膜１０２ａが遷移金属で構成されているため、金属膜１０２ａと金属膜１０１ａ、１０３ａとの界面にＡｌと金属膜１０２ａとの合金層（図示せず）が形成されると共に、金属膜１０１ａ、１０３ａに含まれるＣｕ１０４が析出する。

続いて、図３（ｃ）に示されるように、金属膜１０２ａ上にレジスト１０５を配置する。具体的には、各金属膜１０１ａ〜１０３ａの合計の厚さよりも薄くなるようにレジスト１０５を配置する。本実施形態では、各金属膜１０１ａ〜１０３ａの合計の厚さは４μｍ程度とされており、レジスト１０５の厚さは３．８μｍ程度とされている。そして、パッド層１００を構成する部分上にレジスト１０５が残るように、当該レジスト１０５をフォトリソグラフィーによってパターニングする。

なお、レジスト１０５は、周知のように、厚さが３．８μｍ程度であれば、高精度にパターニングを行うことができる。また、ここでの厚さとは、膜厚のことであり、言い換えると、基板１０の一面１０ａに対する法線方向の長さのことである。

その後、図４（ａ）に示されるように、レジスト１０５をマスクとし、スパッタ成分が強い異方性エッチングを行う。このとき、異方性エッチングは、金属膜１０３ａ側から金属膜１０２ａと金属膜１０１ａとの界面に析出したＣｕ１０４が除去されると共に、レジスト１０５および金属膜１０１ａのうちの基板１０側の部分が残るように行う。これにより、硬質層１０２および上層パッド層１０３が形成される。

つまり、異方性エッチングは、スパッタ成分が強いために析出したＣｕ１０４を除去することができるが、レジスト１０５との選択比が小さいためにレジスト１０５も除去される。そして、レジスト１０５は、金属膜１０１ａ〜１０３の合計の厚さよりも薄いため、異方性エッチングで金属膜１０１ａ〜１０３ａを全て除去しようとすると、レジスト１０５も完全に除去されてしまう。このため、レジスト１０５および金属膜１０１ａのうちの基板１０側の部分が残るように異方性エッチングを行い、この工程では、硬質層１０２および上層パッド層１０３のみを形成する。なお、異方性エッチングの終了条件は、例えば、予め複数の実験データを取得しておき、当該実験データに基づいて、析出したＣｕ１０４が確実に除去されるように行えばよい。

続いて、図４（ｂ）に示されるように、再びレジスト１０５をマスクとし、スパッタ成分が弱い等方性エッチングを行うことにより、図４（ａ）の工程にて残っている金属膜１０１ａを除去してバリアメタル膜９０を構成する金属膜９０ａを露出させる。これにより、下層パッド層１０１、硬質層１０２、上層パッド層１０３を有するパッド層１００が形成される。なお、等方性エッチングは、スパッタ成分が弱いが、レジスト１０５との選択比が大きいため、レジスト１０５を残存させつつ、金属膜１０１ａを除去することができる。

次に、図４（ｃ）に示されるように、レジスト１０５をマスクとし、レジスト１０５から露出するバリアメタル膜９０を構成する金属膜９０ａおよび密着膜７０を構成する膜７０ａが除去されるようにオーバーエッチングを行うことにより、バリアメタル膜９０および密着膜７０を形成する。その後は特に図示しないが、レジスト１０５を除去することにより、図１に示す半導体装置が製造される。

以上説明したように、本実施形態では、金属膜１０１ａと金属膜１０２ａとの界面に析出するＣｕ１０４が除去されるまで異方性エッチングを行った後、レジスト１０５が残るように等方性エッチングを行っている。このため、レジスト１０５が完全に除去されることを抑制しつつ、析出したＣｕ１０４も除去できる。

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、上記第１実施形態では、多層配線層５０として第１〜第３配線部３１〜３３を有するものを説明したが、さらに複数の配線部を有していてもよいし、１つの配線部のみを有するようにしてもよい。

また、上記第１実施形態において、下層パッド層１０１が上層パッド層１０３より厚く形成されていてもよいし、下層パッド層１０１と上層パッド層１０３との厚さが等しくされていてもよい。

１０基板
１０ａ一面
３１〜３３配線部
４１〜４３層間絶縁膜
５０配線層
１００パッド層
１０１下層パッド層
１０２硬質層
１０３上層パッド層

Claims

一面（１０ａ）を有し、半導体素子（２０）が形成された基板（１０）と、
前記半導体素子と電気的に接続される配線部（３１〜３３）および層間絶縁膜（４１〜４３）が順に積層された配線層（５０）と、
前記配線層に形成されたビアホール（８０）に配置されて前記配線部と電気的に接続されるパッド層（１００）と、を備え、
前記パッド層は、前記基板側から下層パッド層（１０１）、硬質層（１０２）、上層パッド層（１０３）が順に積層され、前記下層パッド層および前記上層パッド層は、Ｃｕを含むＡｌ系合金で構成され、前記硬質層は、前記下層パッド層および前記上層パッド層よりも硬度が高く、かつ遷移金属で構成されている半導体装置の製造方法において、
前記基板を用意する工程と、
前記基板の一面上に前記配線層を形成する工程と、
前記配線層に前記配線部を露出させる前記ビアホールを形成する工程と、
前記配線層上に、前記ビアホールに埋め込まれるように、前記下層パッド層を構成する第１金属膜（１０１ａ）、前記硬質層を構成する第２金属膜（１０２ａ）、前記上層パッド層を構成する第３金属膜（１０３ａ）を順に成膜する工程と、
熱処理して前記第１〜第３金属膜を流動させる熱処理工程と、
前記第３金属膜上に、前記第１〜第３金属膜の合計の厚さよりも薄いレジスト（１０５）を配置する工程と、
前記第１〜第３金属膜のうちの前記パッド層を構成する部分上に前記レジストが残るように当該レジストをパターニングする工程と、
前記レジストをマスクとして前記第１〜第３金属膜をパターニングすることで前記パッド層を形成する工程と、を行い、
前記パッド層を形成する工程では、前記第２、第３金属膜が除去されると共に、前記熱処理工程の際に前記第１金属膜と前記第２金属膜との界面に析出するＣｕ（１０４）が除去され、かつ前記レジストおよび前記第１金属膜のうちの前記基板側の部分が残るように異方性エッチングを行う工程と、前記レジストを残しつつ、前記レジストから露出している前記第１金属膜を除去する等方性エッチングを行う工程と、を行うことを特徴とする半導体装置の製造方法。
前記硬質層は、Ｔｉ、Ｔｉ系合金、ＷまたはＷ系合金にて構成されていることを特徴とする請求項１に記載の半導体装置の製造方法。