KR100929424B1 - 반도체 소자의 패드 형성방법 - Google Patents
반도체 소자의 패드 형성방법 Download PDFInfo
- Publication number
- KR100929424B1 KR100929424B1 KR1020020083698A KR20020083698A KR100929424B1 KR 100929424 B1 KR100929424 B1 KR 100929424B1 KR 1020020083698 A KR1020020083698 A KR 1020020083698A KR 20020083698 A KR20020083698 A KR 20020083698A KR 100929424 B1 KR100929424 B1 KR 100929424B1
- Authority
- KR
- South Korea
- Prior art keywords
- pad
- forming
- film
- interlayer insulating
- metal film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 23
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 239000010410 layer Substances 0.000 claims abstract description 23
- 229910052751 metal Inorganic materials 0.000 claims abstract description 15
- 239000002184 metal Substances 0.000 claims abstract description 15
- 239000011229 interlayer Substances 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 230000004888 barrier function Effects 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 229910052782 aluminium Inorganic materials 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 10
- 238000007796 conventional method Methods 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
패드용 금속막을 식각할 때 잔류물이 발생하는 것을 방지하고 배선층에서 발생하는 열을 효과적으로 제거하여 소자의 특성을 향상시킬 수 있는 반도체 소자의 패드 형성방법이 개시된다. 그 방법은, 소정의 소자가 형성되어 있는 반도체기판 상에 상부 도전층을 형성하는 단계와, 상부 도전층이 형성된 반도체기판 상에 층간절연막을 형성하는 단계와,층간절연막을 식각하여 패드가 형성될 영역만을 오픈시키는 단계와, 결과물 상에 패드용 금속막을 형성하는 단계, 및 패드용 금속막을 식각하여 패드와 더미 패턴을 형성하는 단계로 이루어진다.
Description
도 1은 종래의 방법으로 형성된 패드를 보여주는 단면도이다.
도 2는 본 발명에 의한 반도체 소자의 패드 형성방법을 설명하기 위한 레이아웃이다.
도 3은 본 발명의 일 실시예에 의한 반도체 소자의 패드 형성방법을 설명하기 위한 단면도이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 패드 형성방법에 관한 것이다.
반도체 제조공정의 최종 단계에서 형성되는 패드(pad)는 비교적 낮은 비저항(3∼4㎛/㎝)을 가지면서 가공 공정이 용이한 알루미늄(Al)으로 형성된다. 도 1은 종래의 방법으로 형성된 패드를 보여주는 단면도로서, 이를 참조하여 종래의 패드 형성방법을 간략히 설명한다.
먼저, 트랜지스터 및 캐패시터 등으로 이루어진 소자의 하부 소자(도시되지 않음)들이 형성된 반도체기판(도시되지 않음) 상에, 하부 소자들을 상부 도전층들과 절연시키고 상기 소자들을 보호하는 패시베이션막의 역할을 하는 층간절연막(2)을 형성한다. 사진식각 공정을 실시하여 상기 층간절연막(2)을 식각하고, 전면에 구리(Cu)와 같은 배선용 금속막을 증착한 다음 에치백하여 상부 도전층(4)을 형성한다. 다음에, 상부 도전층이 형성된 결과물 상에 질화막(6)과 산화막(8)을 차례로 증착하여 패시베이션막을 형성한다. 사진식각 공정으로 패드가 형성될 영역의 상기 산화막과 질화막을 차례로 식각한다. 패드영역이 오픈된 결과물 상에, 탄탈륨 나이트라이드(TaN) 막을 증착하여 장벽층(10)을 형성하고, 이어 알루미늄(Al)을 전면에 증착한 다음, 상기 알루미늄막과 장벽층을 패터닝하여 알루미늄 패드(12)를 형성한다.
이와 같은 종래의 패드 형성방법에 따르면, 알루미늄막을 전면에 증착한 다음 패드 패턴을 형성하기 위하여 알루미늄막과 장벽층을 식각한다. 그런데, 패드 패턴의 밀도가 낮기 때문에 패드와 패드 사이에 알루미늄 또는 장벽물질이 완전히 제거되지 않아 잔류물(14)이 존재하게 된다. 이 잔류물들(14)은 패드 사이에 누설전류를 유발하여 소자의 신뢰성을 저하시키는 원인이 된다. 또한, 소자가 고집적화됨에 따라 금속 배선수가 증가하면서 소자의 동작 중에 발생하는 열에너지로 인해 소자의 특성이 더욱 열화되는 문제가 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명이 이루고자 하는 기술적 과제는, 패드용 금속막을 식각할 때 잔류물이 발생하는 것을 방지할 수 있는 반도체 소자의 패드 형성방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 배선층에서 발생하는 열을 효과적으로 제거하여 소자의 특성을 향상시킬 수 있는 반도체 소자의 패드 형성방법을 제공하는 데 있다.
상기 과제를 이루기 위하여 본 발명에 의한 반도체 소자의 패드 형성방법은, 소정의 소자가 형성되어 있는 반도체기판 상에 상부 도전층을 형성하는 단계와, 상부 도전층이 형성된 상기 반도체기판 상에 층간절연막을 형성하는 단계와,상기 층간절연막을 식각하여 패드가 형성될 영역만을 오픈시키는 단계와, 결과물 상에 패드용 금속막을 형성하는 단계, 및 상기 패드용 금속막을 식각하여 패드와 더미 패턴을 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명한다.
도 2는 본 발명에 의한 반도체 소자의 패드 형성방법을 설명하기 위한 레이아웃의 일 예로서, 도면 참조부호 "22"는 반도체 소자의 패드를 형성하기 위한 패 드 패턴을, "24"는 본 발명에서 삽입된 더미 패턴(dummy pattern)을 나타낸다.
상기 더미 패턴(24)은 소자 또는 모듈(module)별로 배열된 패드 패턴(22)을 감싸는 모양으로 배치되어 있다. 상기 패드 패턴(22)으로부터 소정 간격, 바람직하게는 100㎛ 정도의 간격을 두고 배치되어 소자의 동작에 영향을 미치지 않고 전기적으로 독립된다.
도 3은 본 발명의 일 실시예에 의한 반도체 소자의 패드 형성방법을 설명하기 위한 것으로, 도 2의 X-X' 방향의 단면도이다.
도 3을 참조하면, 트랜지스터 및 캐패시터 등으로 이루어진 하부 소자(도시되지 않음)들이 형성된 반도체기판(도시되지 않음) 상에, 상기 하부 소자들을 상부 도전층들과 절연시키고 상기 소자들을 보호하는 층간절연막(32)을 형성한다. 다음, 사진식각 공정을 실시하여 상기 층간절연막(32)을 식각하고, 전면에 구리(Cu)와 같은 배선용 금속막을 증착한다. 상기 금속막을 에치백하거나, 또는 상기 금속막에 대해 화학적- 물리적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 상부 도전층(34)을 형성한다. 상부 도전층(34)이 형성된 결과물 상에, 예를 들어 실리콘질화막(36)과 TEOS와 같은 산화막(38)을 차례로 증착하여 층간절연막을 형성한다.
다음에, 사진식각 공정으로 상기 산화막(38)과 실리콘질화막(36)을 차례로 식각하여 제거한다. 이 때 패드가 형성될 영역만 오픈되도록 한다. 다음, 패드영역이 오픈된 결과물 상에, 탄탈륨 나이트라이드(TaN) 또는 탄탈륨(Ta)과 같은 장벽물질을 증착하여 장벽층(40)을 형성하고, 이어 전면에 알루미늄(Al)을 증착한다. 다 음에, 도 2에 도시된 패드 형성용 마스크를 이용하여 상기 알루미늄막과 장벽층을 차례로 식각하여 패드(42)를 형성한다. 이 때, 도시된 것과 같이, 패드 패턴이 형성되는 영역의 외곽에 상기 패드(42)와 소정 간격, 예를 들어 100㎛ 정도의 간격을 두고 더미 패턴(42a)이 형성된다. 이 더미 패턴(42a)에 의해 상기 알루미늄막과 장벽층을 식각하는 공정에서 패드 외곽영역에 식각 잔류물이 발생하지 않는다.
상술한 본 발명에 의한 반도체 소자의 패드 형성방법에 따르면, 패드 패턴과 소정 간격을 두고 소자의 동작에 영향을 미치지 않는 더미 패턴을 삽입함으로써 패드를 형성하기 위하여 금속막을 식각할 때 식각 잔류물이 발생하지 않는다. 또한, 상기 더미 패턴은 금속 배선층에서 발생하는 열을 제거하는 방열판의 역할을 하기 때문에 배선층이 다층화되더라도 소자의 동작 중에 발생하는 열에너지로 인해 소자의 특성이 열화되는 문제를 방지할 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (5)
- 소정의 소자가 형성되어 있는 반도체기판 상에 상부 도전층을 형성하는 단계;상부 도전층이 형성된 상기 반도체기판 상에 층간절연막을 형성하는 단계;상기 층간절연막을 식각하여 패드가 형성될 영역만을 오픈시키는 단계;결과물 상에 패드용 금속막을 형성하는 단계; 및상기 패드용 금속막을 식각하여 패드 패턴 및 상기 패드 패턴이 형성된 영역을 둘러싸는 더미 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패드 형성방법.
- 제 1항에 있어서, 상기 층간절연막은, 질화막과 산화막을 차례로 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 패드 형성방법.
- 제 1항에 있어서, 상기 패드용 금속막을 형성하는 단계 전에,결과물 상에 장벽층을 형성하는 것을 특징으로 하는 반도체 소자의 패드 형성방법.
- 제 1항에 있어서, 상기 더미 패턴은, 상기 패드로부터 100㎛ 정도의 간격을 두고 형성하는 것을 특징으로 하는 반도체 소자의 패드 형성방법.
- 제 1항에 있어서,상기 더미 패턴은 상기 패드용 금속막과 동일한 물질로 이루어진 반도체 소자의 패드 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020083698A KR100929424B1 (ko) | 2002-12-24 | 2002-12-24 | 반도체 소자의 패드 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020083698A KR100929424B1 (ko) | 2002-12-24 | 2002-12-24 | 반도체 소자의 패드 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040056957A KR20040056957A (ko) | 2004-07-01 |
| KR100929424B1 true KR100929424B1 (ko) | 2009-12-03 |
Family
ID=37349584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020083698A KR100929424B1 (ko) | 2002-12-24 | 2002-12-24 | 반도체 소자의 패드 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100929424B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190052648A (ko) * | 2017-11-08 | 2019-05-16 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Cmos 센서 및 그 형성 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990003871A (ko) * | 1997-06-26 | 1999-01-15 | 김영환 | 더미패턴을 갖는 반도체 장치 제조 방법 |
| KR0183853B1 (ko) * | 1996-05-15 | 1999-04-15 | 김광호 | 얕은 트렌치 소자분리방법 |
| KR20020080114A (ko) * | 2001-04-11 | 2002-10-23 | 삼성전자 주식회사 | 플립 칩형 반도체소자 및 그 제조방법 |
-
2002
- 2002-12-24 KR KR1020020083698A patent/KR100929424B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0183853B1 (ko) * | 1996-05-15 | 1999-04-15 | 김광호 | 얕은 트렌치 소자분리방법 |
| KR19990003871A (ko) * | 1997-06-26 | 1999-01-15 | 김영환 | 더미패턴을 갖는 반도체 장치 제조 방법 |
| KR20020080114A (ko) * | 2001-04-11 | 2002-10-23 | 삼성전자 주식회사 | 플립 칩형 반도체소자 및 그 제조방법 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190052648A (ko) * | 2017-11-08 | 2019-05-16 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Cmos 센서 및 그 형성 방법 |
| KR102308481B1 (ko) * | 2017-11-08 | 2021-10-07 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Cmos 센서 및 그 형성 방법 |
| US11177308B2 (en) | 2017-11-08 | 2021-11-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS sensors and methods of forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040056957A (ko) | 2004-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11056450B2 (en) | Semiconductor device | |
| US6921714B2 (en) | Method for manufacturing a semiconductor device | |
| US8093149B2 (en) | Semiconductor wafer and manufacturing method for semiconductor device | |
| KR100691051B1 (ko) | 반도체 디바이스 및 본드 패드 형성 프로세스 | |
| US20090170305A1 (en) | Method for improving electromigration lifetime for cu interconnect systems | |
| KR100853098B1 (ko) | 반도체 소자의 금속 배선 및 이의 제조 방법 | |
| US9059110B2 (en) | Reduction of fluorine contamination of bond pads of semiconductor devices | |
| KR100929424B1 (ko) | 반도체 소자의 패드 형성방법 | |
| US20070057376A1 (en) | Semiconductor device and method for fabricating the same | |
| KR100571407B1 (ko) | 반도체 소자의 배선 제조 방법 | |
| KR101044389B1 (ko) | 반도체 소자의 인덕터 형성방법 | |
| US20010048162A1 (en) | Semiconductor device having a structure of a multilayer interconnection unit and manufacturing method thereof | |
| KR100835442B1 (ko) | 반도체 소자의 패드 구조 및 그 제조 방법 | |
| KR100668960B1 (ko) | 반도체 소자의 금속 배선 및 그의 형성 방법 | |
| KR20010113520A (ko) | 이중 상감 구조 및 커패시터를 가진 집적회로의 제조 공정 | |
| KR100383084B1 (ko) | 반도체 소자의 플러그 형성 방법 | |
| KR100602125B1 (ko) | 반도체 소자의 다층 배선 및 그의 형성 방법 | |
| KR100657757B1 (ko) | 반도체 소자 제조 방법 | |
| KR100678008B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100852603B1 (ko) | 반도체소자 및 그 제조방법 | |
| JP2004253572A (ja) | 半導体装置及びその製造方法 | |
| KR20040022627A (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| JP2004363420A (ja) | 多層配線構造の半導体装置及びその製造方法 | |
| KR20050066838A (ko) | 반도체 소자의 비아 컨택 형성 방법 | |
| JP2005101450A (ja) | 銅配線の形成方法および銅配線の形成された半導体ウエハ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121022 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20131017 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20141020 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20151019 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20161020 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20171020 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20181016 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20191016 Year of fee payment: 11 |