KR100602125B1 - 반도체 소자의 다층 배선 및 그의 형성 방법 - Google Patents

반도체 소자의 다층 배선 및 그의 형성 방법 Download PDF

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Abstract

본 발명에 따른 반도체 소자의 다층 배선은 기판, 기판 위에 형성되어 있으며 복수의 플러그를 포함하는 제1 층간 절연막, 제1 층간 절연막 위에 형성되어 있으며 플러그와 전기적으로 연결되는 복수의 제1 금속 배선, 제1 층간 절연막 위에 형성되어 있으며 기판의 가장자리에 위치하는 정전기 유도 패턴을 포함한다.
배선, EBR, 아킹, 스파크

Description

반도체 소자의 다층 배선 및 그의 형성 방법{MULTILAYER INTERCONNECTION LINE FOR SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1a 내지 도 1c는 종래 반도체 소자의 다층 배선 형성방법을 설명하기 위한 순차적 공정 단면도이다.
도 2는 본 발명의 한 실시예에 따른 반도체 소자의 다층 배선의 단면도이다.
도 3 내지 도 7은 도 2의 반도체 소자의 다층 배선을 형성하는 방법을 공정 순서대로 도시한 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 소자의 다층 배선의 단면도이다.
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 다층 배선을 가지는 반도체소자 및 그의 제조 방법에 관한 것이다.
일반적으로, 배선 기술은 집적회로(Integrated Circuit; IC)에서 트랜지스터의 상호 연결회로, 전원공급 및 신호전달의 통로를 구현하는 기술을 말한다. 최근에는 반도체 소자의 고집적화에 따라 디자인룰(desigh rule)이 감소하면서 배선을 다층으로 형성하고 있다. 이에 따라, 층간 배선들을 전기적으로 연결시키기 위한 콘택공정이 요구된다. 여기서, 콘택공정은 통상적으로 층간절연막을 식각하여 콘택홀을 형성하고, 콘택홀에 도전물질을 매립하여 콘택 플러그를 형성하는 과정으로 이루어진다.
이러한 종래의 반도체 소자의 다층 배선 형성방법을 도 1a 내지 도 1c를 참조하여 설명한다.
도 1a에 도시한 바와 같이, 반도체 기판(10) 상에 제 1 층간절연막(11)을 형성하고, 선택적 식각 공정으로 제 1 층간절연막(11)에 기판(10)을 일부 노출시키는 제 1 접촉구(contact hall)을 형성한다. 그 다음, 제 1 접촉구을 매립하도록 제 1 층간절연막(11) 상에 텅스텐으로 제 1 도전막을 증착한 후, 화학적 기계 연마(Chemical Mechanical Polishing; CMP) 또는 에치백(etch back) 공정에 의해 제 1 도전막을 일부 제거하여 하부 콘택 플러그(12)를 형성한다.
그 후, 기판 전면 상에 제 2 도전막을 증착하고, 선택적 식각 공정에 의해 하부 콘택 플러그(12)를 통해 기판(10)과 전기적으로 연결되는 하부배선(13)을 형성한다. 그 다음, 하부배선(13)을 덮도록 제 1 층간절연막(11) 상에 제 2 층간절연막(14)을 형성하고, 제2 층간 절연막(14) 상부에 감광막 패턴(15)을 형성한다.
이때, 기판(10) 가장자리 부분(E)에서 상대적으로 막 두께가 두꺼워지는 것을 방지함과 동시에 가장자리 부분(100)의 오염을 방지하는 이른 바 에지비드제거(Edge Bead Removal; EBR) 처리를 수행하여, 기판(10) 가장자리 부분(E)의 감광막(15)도 제거하여 가장자리 부분(E)의 제2 층간 절연막(14)도 노출 시킨다.
도 1b에 도시한 바와 같이, 감광막 패턴(15)을 마스크로하여 제2 층간 절연막(14)을 식각하여 하부배선(13)을 일부 노출시키는 제 2 접촉구(17)를 형성한다.
다음 도 1c에 도시한 바와 같이, 감광막 패턴(15)을 제거하고, 제2 접촉구(17)를 매립하도록 제 2 층간 절연막(14) 상부에 텅스텐으로 제 3 도전막을 증착한다. 그 후, CMP 또는 에치백 공정에 의해 제 3 도전막을 일부 제거하여 상부 콘택 플러그(18)를 형성한다.
이후, 도시하지 않지만 하부의 콘택 플러그 또는 금속 배선과 전기적으로 연결되는 복수의 금속 배선과 플러그를 더 형성할 수 있다.
그런데, 이러한 방법으로 다층 배선을 형성하면 제 2 접촉구(18)를 형성하기 위한 식각 공정시에 기판 가장자리 부분(E)의 EBR 처리에도 불구하도 금속 찌꺼기(metal residue)가 남을 수 있다.
이러한 금속 찌꺼기는 플라즈마를 이용한 후속 식각 공정시 높은 RF 파워에 의해 차징(chraging)을 유발하며, 전기적으로 도통해 있는 도전 물질들의 경로를 따라 이동하고, 기판의 가장자리를 유전시켜 아킹 데미지(Arcing damage)를 유발함으로써, 결국 소자의 수율 및 신뢰성을 저하시키게 된다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로 반도체 소자의 다층 배선 형성 공정시에 발생할 수 있는 아킹을 방지하여 소자의 수율 및 신뢰성을 향상시키는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 다층 배선은 기판, 기판 위에 형성되어 있으며 복수의 플러그를 포함하는 제1 층간 절연막, 제1 층간 절연막 위에 형성되어 있으며 플러그와 전기적으로 연결되는 복수의 제1 금속 배선, 제1 층간 절연막 위에 형성되어 있으며 기판의 가장자리에 위치하는 정전기 유도 패턴을 포함한다.
여기서 정전기 유도 패턴은 플러그와 동일한 물질로 형성되어 있는 것이 바람직하다.
그리고 정전기 유도 패턴은 하부에서 상부로 갈수록 폭이 좁아지는 것이 바람직하다.
또한, 기판 위에 형성되며 제1 층간 절연막 아래에 플러그와 연결되는 하부 금속 배선을 더 포함할 수 있다.
또한, 제1 층간 절연막 위에 제1 금속 배선과 전기적으로 연결되는 복수의 플러그를 가지는 상부 층간 절연막을 더 포함할 수 있다.
또한, 정전기 유도 패턴 위에 형성되어 있는 보조 정전기 유도 패턴을 더 포함할 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 다층 배선 형성 방법은 기판 위에 제1 플러그를 가지는 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 위에 제1 금속 배선을 형성하는 단계, 제1 금속 배선 위에 비아를 가지는 제2 층간 절연막을 형성하는 단계, 비아를 채우도록 텅스텐막을 형성하는 단계, 텅스텐막을 패터닝하여 기판 가장자리의 제2 층간 절연막 위에 정전기 유도 패턴을 형성하는 단계, 정전기 유도 패턴을 보호하는 감광막을 형성한 후 텅스텐막을 에치백하여 비아에 매립된 제2 플러그를 형성하는 단계, 제1 플러그와 연결되는 제2 금속 배선을 형성하는 단계, 제2 층간 절연막 위에 정전기 유도 패턴을 노출하는 제3 층간 절연막을 형성하는 단계, 제3 층간 절연막에 제2 금속 배선을 노출하는 비아를 형성하는 단계를 포함한다.
여기서 비아를 형성하는 매립하여 제3 플러그를 형성하는 단계, 제3 플러그와 연결되는 상부 플러그를 가지는 상부 층간 절연막을 형성하는 단계, 상부 층간 절연막 위에 상부 플러그와 연결되는 상부 금속 배선을 형성하는 단계를 더 포함하고, 상부 층간 절연막을 형성하는 단계와 상부 금속 배선을 형성하는 단계는 반복하는 것이 바람직하다.
그리고 제3 층간 절연막을 형성하는 단계 이후에 정전기 유도 패턴 위에 보조 정전기 유도 패턴을 형성하는 단계를 더 포함할 수 있다.
또한, 정전기 유도 패턴 및 보조 정전기 유도 패턴은 하부에서 상부로 갈수록 폭이 좁아지도록 형성하는 것이 바람직하다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙 였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예를 참조한 도면과 함께 상세히 설명한다.
도 2는 본 발명의 한 실시예에 따른 반도체 소자의 다층 배선을 도시한 단면도이다.
도 2에 도시한 바와 같이, 기판(100) 위에는 제1 층간 절연막(102)이 형성되어 있고, 제1 층간 절연막(102)에는 복수의 제1 플러그(104)를 포함한다. 제1 플러그(104)는 텅스텐 등으로 이루어지며 제1 층간 절연막(102)에 형성되어 있는 비아(V)에 매립되어 있다.
그리고 제1 층간 절연막(102) 및 플러그(104) 위에는 제1 플러그(104)와 연결되는 복수의 금속 배선(106)이 형성되어 있다. 제1 금속 배선(106)은 알루미늄 등으로 이루어진다.
제1 금속 배선(106) 위에는 제2 층간 절연막(108)이 형성되어 있으며 제2 층간 절연막(108)은 비아(V)에 매립된 복수의 제2 플러그(114)를 포함한다.
그리고 제2 층간 절연막(108) 위에는 정전기 유도 패턴(112) 및 제2 금속 배선(116)이 형성되어 있다. 정전기 유도 패턴(112)은 제2 플러그(114)와 동일한 물질로 형성되어 있으며, 상부로 갈수록 점점 좁아지도록 형성되어 있다.
제2 층간 절연막(108) 위에는 비아(V)에 매립되어 있는 제3 플러그(120)를 가지는 제3 층간 절연막(118)이 형성되어 있다.
도시하지 않았으나 제3 층간 절연막(118) 위에는 복수의 층간 절연막이 형성될 수 있으며,각각의 층간 절연막에는 복수의 플러그 및 배선이 형성되어 있을 수 있다.
또한, 정전기 유도 패턴(112)은 도 2에 도시한 바와 같이 보조 정전기 유도 패턴(122)이 더형성되어 있을 수 있다.
그럼 이러한 정전기 유도 패턴을 가지는 반도체 소자의 다층 배선을 형성하는 방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 3 내지 도 8은 도 2에 도시한 정전기 유도 패턴을 가지는 반도체 소자의 다층 배선을 형성하는 방법을 순서대로 도시한 단면도이다.
도 3에 도시한 바와 같이, 반도체 기판(100) 위에 제1 층간 절연막(102)을 형성한다. 제1 층간 절연막(102)은 산화 물질 등을 단층 또는 복수층으로 증착하여 형성할 수 있다.
그리고 제1 층간 절연막(102)에 선택적 식각 공정으로 기판(100)을 노출하는 비아(V)를 형성한다. 이때 비아(V)는 기판(100)의 하부 배선(도시하지 않음) 또는 하부의 반도체 구조물(도시하지 않음)을 노출한다.
다음 비아(V)를 매립하도록 텅스텐 등을 증착한 후 화학적 기계적 연마로 제1 층간 절연막(102)이 노출되도록 연마하여 제1 플러그(104)를 형성한다. 이후 제1 층간 절연막(102) 위에 도전막을 형성한 후 패터닝하여 제1 플러그(104)와 전기적으로 연결되는 제1 금속 배선(106)을 형성한다.
그런 다음 제1 금속 배선(106)을 덮는 제2 층간 절연막(108)을 형성하고 선택적 식각 공정으로 제1 금속 배선(106)을 노출하는 비아(V)를 형성한다. 그리고 비아(V)을 채우도록 제2 층간 절연막(108) 위에 텅스텐을 증착하여 텅스텐막(110)을 형성한다. 이때 텅스텐막(110)은 비아(V) 깊이의 약 두배 정도의 두께로 형성하는 것이 바람직하다.
다음 도 4에 도시한 바와 같이, 텅스텐막(110)을 감광막(PR1)을 이용한 선택적 식각 공정으로 식각하여 기판(100) 가장자리(E)에 정전기 유도 패턴(112)을 형성한다. 이때 기판(100)의 가장자리(E)를 제외한 기판(100)의 대부분은 감광막에 의해서 보호된다.
그리고 정전기 유도 패턴(112)의 식각 각도를 조절하여 정전기 유도 패턴(112)의 하부에서 상부로 갈수록 정전기 유도 패턴(112)의 폭이 좁아지도록 형성한다.
다음 도 5에 도시한 바와 같이, 감광막(PR2)으로 정전기 유도 패턴(112)을 보호하면서 에치백(etch back) 공정을 진행하여 비아(V)에 매립된 제2 플러그(114)를 형성한다.
다음 도 6에 도시한 바와 같이, 감광막(PR2)을 제거한 후 정전기 유도 패턴(112)을 보호하기 위한 감광막(PR3)을 새로 형성한다. 그리고 감광막 및 제2 층간 절연막(108) 위에 도전막을 형성한다. 그리고 도전막을 패터닝하여 제2 금속 배선(116)을 형성한다.
다음 도 7에 도시한 바와 같이, 제2 금속 배선(116) 및 제2 층간 절연막(108) 위에 제3 층간 절연막(118)을 형성한다. 그리고 제3 층간 절연막(118)을 감광막(PR4)을 마스크로 식각하여 비아(V)를 형성한다.
이때 기판(100)의 가장자리(E)의 층간 절연막(118)도 함께 제거하여 정전기 유도 패턴(112)을 노출한다. 그러면 제3 층간 절연막(118)에 비아(V)를 형성할 때 RF 파워로 인해 발생하는 아킹 전류는 정전기 유도 패턴(112)으로 흡수되어 다른 배선으로 아킹 전류가 흘러가지 않는다. 따라서 다른 배선이 아킹으로 인한 손상을 받지 않아 소자의 신뢰성이 향상된다.
다음 도 8에 도시한 바와 같이, 비아를 채우는 제3 플러그(120)를 형성한다.
이후 도 2에서와 같이 제3 플러그(120) 위에 비아를 가지는 층간 절연막 및 플러그를 반복해서 더 형성할 수 있으며, 이때 기판(100)의 가장자리의 층간 절연막을 제거하는 EBR 공정을 진행하여 정전기 유도 패턴(112)을 노출 시킨 후 비아 식각 공정을 진행한다.
그러면 비아 식각 시에 발생하는 아킹 전류로부터 금속 배선을 보호할 수 있다.
또한, EBR 공정시에 완전하게 정전기 유도 패턴이 노출되지 않으면 도 2에 도시한 바와 같이 정전기 유도 패턴(112) 위에 다른 정전기 유도 패턴(122)을 더 형성한 후 비아 식각을 진행할 수 있다.
이상 설명한 바와 같이 비아를 형성하기 전에 정전기 유도 패턴을 형성함으로써 비아 식각시에 발생하는 아킹 전류가 이미 형성되어 있는 금속 배선으로 흘르 지 않고 정전기 유도 패턴으로 흘러들도록 하여 이미 형성되어 있는 금속 배선을 보호할 수 있다.
따라서 금속 배선의 손상을 방지하여 소자의 신뢰성 및 수율이 향상된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (10)

  1. 기판,
    상기 기판 위에 형성되어 있으며 복수의 플러그를 포함하는 제1 층간 절연막,
    상기 제1 층간 절연막 위에 형성되어 있으며 상기 플러그와 전기적으로 연결되는 복수의 제1 금속 배선,
    상기 제1 층간 절연막 위에 형성되어 있으며 상기 기판의 가장자리에 위치하는 정전기 유도 패턴을 포함하는 반도체 소자의 다층 배선.
  2. 제1항에서,
    상기 정전기 유도 패턴은 상기 플러그와 동일한 물질로 형성되어 있는 반도체 소자의 다층배선.
  3. 제1항에서,
    상기 정전기 유도 패턴은 하부에서 상부로 갈수록 폭이 좁아지는 반도체 소자의 다층 배선.
  4. 제1항에서,
    상기 기판 위에 형성되며 상기 제1 층간 절연막 아래에 상기 플러그와 연결 되는 하부 금속 배선을 더 포함하는 반도체 소자의 다층 배선.
  5. 제1항에서,
    상기 제1 층간 절연막 위에 상기 제1 금속 배선과 전기적으로 연결되는 복수의 플러그를 가지는 상부 층간 절연막을 더 포함하는 반도체 소자의 다층 배선.
  6. 제1항에서,
    상기 정전기 유도 패턴 위에 형성되어 있는 보조 정전기 유도 패턴을 더 포함하는 반도체 소자의 다층 배선.
  7. 기판 위에 제1 플러그를 가지는 제1 층간 절연막을 형성하는 단계,
    상기 제1 층간 절연막 위에 제1 금속 배선을 형성하는 단계,
    상기 제1 금속 배선 위에 비아를 가지는 제2 층간 절연막을 형성하는 단계,
    상기 비아를 채우도록 텅스텐막을 형성하는 단계,
    상기 텅스텐막을 패터닝하여 상기 기판 가장자리의 상기 제2 층간 절연막 위에 정전기 유도 패턴을 형성하는 단계,
    상기 정전기 유도 패턴을 보호하는 감광막을 형성한 후 상기 텅스텐막을 에치백하여 비아에 매립된 제2 플러그를 형성하는 단계,
    상기 제1 플러그와 연결되는 제2 금속 배선을 형성하는 단계,
    상기 제2 층간 절연막 위에 상기 정전기 유도 패턴을 노출하는 제3 층간 절 연막을 형성하는 단계,
    상기 제3 층간 절연막에 상기 제2 금속 배선을 노출하는 비아를 형성하는 단계를 포함하는 반도체 소자의 다층 배선 형성 방법.
  8. 제7항에서,
    상기 비아를 형성하는 매립하여 제3 플러그를 형성하는 단계,
    상기 제3 플러그와 연결되는 상부 플러그를 가지는 상부 층간 절연막을 형성하는 단계,
    상기 상부 층간 절연막 위에 상기 상부 플러그와 연결되는 상부 금속 배선을 형성하는 단계를 더 포함하고,
    상기 상부 층간 절연막을 형성하는 단계와 상기 상부 금속 배선을 형성하는 단계는 반복하는 반도체 소자의 다층 배선 형성 방법.
  9. 제7항에서,
    상기 제3 층간 절연막을 형성하는 단계 이후에 상기 정전기 유도 패턴 위에 보조 정전기 유도 패턴을 형성하는 단계를 더 포함하는 반도체 소자의 다층 배선 형성 방법.
  10. 제7항 또는 제9항에서,
    상기 정전기 유도 패턴 및 보조 정전기 유도 패턴은 하부에서 상부로 갈수록 폭이 좁아지도록 형성하는 반도체 소자의 다층 배선 형성 방법.
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KR20040061442A (ko) * 2002-12-31 2004-07-07 엘지.필립스 엘시디 주식회사 기판의 에지 비드 제거장치 및 방법

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