KR100571391B1 - 반도체 소자의 금속 배선 구조의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 금속 배선 구조의 제조 방법은 층간 절연막 위에 하부 금속막을 형성하는 단계, 상기 층간 절연막 및 하부 금속막을 덮는 제1 유기 물질막을 형성하는 단계, 상기 제1 유기 물질막 위에 제1 유기 물질막의 일부 표면을 노출시키는 홀을 갖는 지지막을 형성하는 단계, 상기 지지막 및 제1 유기 물질막의 노출 표면 위에 제2 유기 물질막을 형성하는 단계, 상기 제2 유기 물질막 위에 식각 저지막을 형성하는 단계, 상기 식각 저지막의 일부 표면을 노출시키는 개구부를 갖는 마스크막 패턴을 상기 식각 저지막 위에 형성하는 단계, 상기 마스크막 패턴을 식각 마스크로 식각 저지막의 노출 부분을 제거하는 식각 공정을 수행하는 단계, 상기 제1 식각 공정에 의해 노출되는 제2 유기 물질막 및 제1 유기 물질막을 순차적으로 제거하여 상부 금속막이 배치될 트랜치 및 컨택 플러그가 배치될 비아 홀을 형성하는 단계, 상기 비아 홀 및 트랜치가 채워지도록 금속막을 형성하는 단계, 상기 식각 저지막의 표면이 노출될 때까지 평탄화 공정을 수행하여 상기 비아 홀을 채우는 컨택 플러그 및 상기 트랜치를 채우는 상부 금속막을 형성하는 단계, 상기 식각 저지막을 제거하여 상기 제2 유기 물질막을 노출시키는 단계 및 상기 제2 유기 물질막 및 제1 유기 물질막을 순차적으로 제거하는 단계를 포함한다.
금속 배선, 저유전율의 절연막, 공기층

Description

반도체 소자의 금속 배선 구조의 제조 방법{Method for manufacturing metal interconnection structure in semiconductor device }
도 1은 종래의 금속 배선 구조의 일 예를 나타내 보인 단면도이다.
도 2는 종래의 금속 배선 구조의 다른 예를 나타내 보인 단면도이다.
도 3은 본 발명에 따른 금속 배선 구조의 제조 방법에 의한 금속 배선 구조를 나타내 보인 단면도이다.
도 4 내지 도 8은 발명에 따른 금속 배선 구조의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체 소자의 금속 배선 구조의 제조 방법에 관한 것이다.
최근 반도체 소자의 집적도가 증가함에 따라 금속 배선도 점점 다층화되어 가고 있는 추세이며, 이와 같은 추세에 따라 소자의 성능을 향상시키기 위한 금속 배선 구조와 이를 제조하는 방법에 관한 연구도 활발하게 이루어지고 있다.
도 1은 종래의 금속 배선 구조를 제조하는 방법의 일 예를 설명하기 위하여 나타내 보인 단면도이다.
도 1을 참조하면, 먼저 반도체 기판(101) 위에 층간 절연막(102)을 형성하 고, 이 층간 절연막을 관통하여 반도체 기판(101)의 액티브 영역을 노출시키는 컨택 홀(103)을 형성시키고, 이 컨택 홀(103)을 금속막으로 채워서 금속 컨택(104)을 형성한다. 다음에 금속 컨택(104) 및 층간 절연막(102) 위에 절연막(105)을 형성하고, 이어서 이 절연막(105)을 관통하여 금속 컨택(104)의 상부면을 노출시키는 트랜치를 형성한다. 그리고 이 트랜치 내부를 금속막으로 채워서 하부 금속막(106)을 형성한다. 다음에 금속간 절연막(107), 비아 홀(108), 비아 컨택(109) 및 상부 금속막(110)을 동일한 방법으로 형성한다.
그런데 최근에는 전기적인 특성이 뛰어난 구리(Cu) 배선이 각광받으면서 다마신 공정을 사용하여 금속 배선 구조를 형성하는 기술이 널리 이용되고 있다.
도 2는 이와 같은 다마신 공정을 이용하여 만들어진 금속 배선 구조를 나타내 보인 단면도이다.
도 2를 참조하면, 먼저 하부막(201) 위에 절연막(202)을 형성한다. 다음에 이 절연막(202)의 상부 일부를 제거하여 트랜치(203)를 형성하고, 이어서 이 트랜치(203)보다 좁은 폭의 컨택 홀(204)을 형성한다. 다음에 이 트랜치(203)와 컨택 홀(204)을 하부 금속막(205)으로 채운 후에 평탄화 공정을 수행한다. 다음에 절연막(202) 및 하부 금속막(205) 위에 절연막(206)을 형성한다. 이어서 절연막(206)의 상부 일부를 제거하여 트랜치(207)를 형성하고, 이어서 이 트랜치(207)보다 좁은 폭의 컨택 홀(208)을 형성한다. 다음에 이 트랜치(207)와 컨택 홀(208)을 상부 금속막(209)으로 채운 후에 평탄화 공정을 수행한다.
이와 같이 다마신 공정을 이용한 금속 배선 공정에 의해 전기적 성질이 좋은 구리 배선을 용이하게 형성하게 되었으며, 하부 금속막(205)과 상부 금속막(209)을 절연하는 절연막으로서 저유전율을 갖는 절연막을 사용하여 소자의 특성을 향상시키는 노력도 계속 진행되고 있다.
그러나 현재로서는 대략 2.0-3.0의 유전율을 갖는 절연막에 대한 연구가 이루어지고 있으며, 더욱이 저유전율을 갖는 절연막을 사용하여 금속 배선 구조를 제조하는 과정에서 여러 가지 문제점들이 나타나는 등 그 실용 단계까지는 상당한 시간이 소요할 것으로 예상된다.
본 발명이 이루고자 하는 기술적 과제는, 이상적으로 낮은 유전율을 갖는 절연층에 의해 하부 금속막과 상부 금속막이 절연되는 반도체 소자의 금속 배선 구조를 용이하게 제조하는 방법을 제공하는 것이다.
삭제
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 금속 배선 구조의 제조 방법은, 층간 절연막 위에 하부 금속막을 형성하는 단계; 상기 층간 절연막 및 하부 금속막을 덮는 제1 유기 물질막을 형성하는 단계; 상기 제1 유기 물질막 위에 제1 유기 물질막의 일부 표면을 노출시키는 홀을 갖는 지지막을 형성하는 단계; 상기 지지막 및 제1 유기 물질막의 노출 표면 위에 제2 유기 물질막을 형성하는 단계; 상기 제2 유기 물질막 위에 식각 저지막을 형성하는 단계; 상기 식각 저지막의 일부 표면을 노출시키는 개구부를 갖는 마스크막 패턴을 상기 식각 저지막 위에 형성하는 단계; 상기 마스크막 패턴을 식각 마스크로 식각 저지막의 노출 부분을 제거하는 식각 공정을 수행하는 단계; 상기 제1 식각 공정에 의해 노출되는 제2 유기 물질막 및 제1 유기 물질막을 순차적으로 제거하여 상부 금속막이 배치될 트랜치 및 컨택 플러그가 배치될 비아 홀을 형성하는 단계; 상기 비아 홀 및 트랜치가 채워지도록 금속막을 형성하는 단계; 상기 식각 저지막의 표면이 노출될 때까지 평탄화 공정을 수행하여 상기 비아 홀을 채우는 컨택 플러그 및 상기 트랜치를 채우는 상부 금속막을 형성하는 단계; 상기 식각 저지막을 제거하여 상기 제2 유기 물질막을 노출시키는 단계; 및 상기 제2 유기 물질막 및 제1 유기 물질막을 순차적으로 제거하는 단계를 포함하는 것을 특징으로 한다.
삭제
삭제
상기 제1 유기 물질막 및 제2 유기 물질막은 포토레지스트막으로 형성하는 것이 바람직하다.
이 경우 상기 제2 유기 물질막 및 제1 유기 물질막을 순차적으로 제거하는 단계는 포토리소그리피에 의한 노광 및 현상 공정을 사용하여 수행하는 것이 바람직하다.
상기 지지막은 질화막으로 형성하는 것이 바람직하다.
상기 식각 저지막은 질화막으로 형성하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 3은 본 발명에 따른 금속 배선 구조의 제조 방법에 의한 금속 배선 구조를 나타내 보인 단면도이다.
도 3을 참조하면, 본 발명에 따른 금속 배선 구조의 제조 방법에 의한 금속 배선 구조는, 하부 금속막(303)과 상부 금속막(315)이 컨택 플러그(314)에 의해 연결된다. 하부 금속막(303)은 층간 절연막(302)에 의해 반도체 기판(302)과 분리된다. 그러나 도면에 나타나지는 않지만, 반도체 기판(301)의 액티브 영역과 하부 금속막(303)은 층간 절연막(302)을 관통하는 금속 컨택(미도시)에 의해 상호 전기적으로 연결된다. 경우에 따라서는 복수개의 금속 배선이 개재될 수도 있다. 컨택 플러그(314)와 상부 금속막(315)은 동일한 금속막으로 형성되며, 상부 금속막(315)은 지지막(305)에 의해 지지된다. 이 지지막(305)은 질화막으로 이루어지며, 지지막(305)의 상부와 하부가 관통되는 홀(306)을 갖는다. 하부 금속막(303)과 상부 금속막(315) 사이에는 공기층(316)이 배치되어 하부 금속막(303)과 상부 금속막(315)을 절연시킨다. 또한 지지막(305) 위의 상부 금속막(315) 또한 공기층(316)에 의해 둘러싸인다. 이 공기층들(316)은 지지막(305)을 관통하는 홀306()에 의해 연결된다.
이와 같이 하부 금속막(303)과 상부 금속막(315)이 공기층(316)에 의해 절연되는 금속 배선 구조에 있어서, 상기 공기층(316)을 구성하는 공기(air)는 가장 낮은 유전율("1")을 가지므로 여러 가지 향상된 특성을 나타낸다. 예컨대 금속 배선 구조에서의 RC 지연값이 낮아지고, 크로스토크(cross-talk)가 억제되며, 그리고 전력 소모가 낮아진다. 현재 적용되고 있는 저유전율(low-k)의 절연막들이 대략 2.0-3.0의 유전율을 갖는 물질들이라는 것을 고려하면, 본 발명에 따른 금속 배선 구조의 제조 방법에 의한 금속 배선 구조에서와 같이 공기층(316)을 절연막으로서 이용하는 경우 많은 특성 향상을 나타낸다.
도 4 내지 도 8은 발명에 따른 금속 배선 구조의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 4를 참조하면, 반도체 기판(301) 위의 층간 절연막(302) 위에 하부 금속막(303)을 형성한다. 일반적으로 이 하부 금속막(303)은 반도체 기판(301)의 액티브 영역과 전기적으로 연결된다. 다음에 층간 절연막(302) 및 하부 금속막(303) 위에 제1 유기 물질막(304)을 형성한다. 제1 유기 물질막(304)은 포토레지스트막을 사용하여 형성할 수 있다. 다음에 제1 유기 물질막(304) 위에 지지막(305)을 형성한다. 이 지지막(305)은 질화막을 사용하여 형성할 수 있다.
다음에 도 5를 참조하면, 소정의 마스크막 패턴(미도시)을 식각 마스크로 한 식각 공정을 수행하여 지지막(305)의 일부를 제거한다. 그러면 지지막(305)을 관통하여 제1 유기 물질막(304)의 일부 표면을 노출시키는 홀(hole)(306)이 형성된다. 홀(306)을 형성한 후에는 상기 마스크막 패턴을 제거한다. 다음에 지지막(305)과 제1 유기 물질막(304)의 노출 표면 위에 제2 유기 물질막(307)을 형성한다. 제2 유기 물질막(307) 또한 포토레지스트막을 사용하여 형성할 수 있다. 다음에 제2 유기 물질막(307) 위에 식각 저지막(308)을 형성한다. 이 식각 저지막(308)은 후속의 평탄화 공정시 식각 정지점을 검출하기 위하여 사용되는 막으로서, 질화막을 사용하여 형성할 수 있다.
다음에 도 6을 참조하면, 식각 저지막(308) 위에 마스크막 패턴(309)을 형성한다. 이 마스크막 패턴(309)은 상부 금속막이 만들어질 부분에 위치한 제2 유기 물질막(307) 상부의 식각 저지막(308) 표면을 노출시키는 개구부(310)를 갖는다. 다음에 이 마스크막 패턴(309)을 식각 마스크로 한 식각 공정을 수행하여 상부 금속막이 만들어질 부분에 위치한 제2 유기 물질막(307)의 표면이 노출되도록 한다.
다음에 도 7을 참조하면, 유기물 제거 공정을 수행하여 상기 마스크막 패턴(309)에 의해 노출되는 제2 유기 물질막(307)을 제거하고, 이어서 지지막(305)을 관통하는 홀(306)에 의해 노출되는 제1 유기 물질막(304)도 제거한다. 그러면 하부에는 하부 금속막(303)의 일부 표면을 노출시키는 비아 홀(via hole)(311)과 상부에는 상부 금속막이 배치될 트랜치(312)가 각각 만들어진다. 상기 제1 유기 물질막(304) 및 제2 유기 물질막(307)을 모두 포토레지스트막으로 형성한 경우에는, 상기 유기물 제거 공정은 별도의 마스크막 없이 포토리소그라피 공정에 의한 노광 및 현상을 수행함으로써 이루어질 수 있다. 다음에 전면에 금속막(313)을 형성하여 비아 홀(311)을 채우는 컨택 플러그(314)를 형성한다.
다음에 도 8을 참조하면, 도 7의 결과물을 대상으로 평탄화 공정을 수행하여 컨택 플러그(314) 위에 배치되는 상부 금속막(315)을 완성한다. 상기 평탄화 공정으로는 화학적 기계적 평탄화(CMP) 방법을 사용하여 수행하며, 식각 저지막(308)의 상부면이 노출될 때까지 평탄화를 수행한다.
다음에 노출된 식각 저지막(308)을 제거하고, 이어서 제2 유기 물질막(307) 및 제1 유기 물질막(304)을 순차적으로 제거하면, 도 2에 도시된 바와 같이, 하부 금속막(303) 및 상부 금속막(315)이 공기층()에 의해 절연되는 금속 배선 구조가 만들어진다. 상기 제2 유기 물질막(307)과 제1 유기 물질막(304)의 제거는 플라즈마 공정을 이용하여 수행할 수 있다.
이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 금속 배선 구조의 제조 방법에 따르면, 유기 물질막을 이용함으로써 상기 구조와 같은 금속 배선 구조를 용이하게 제조할 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (7)

  1. 삭제
  2. 삭제
  3. 층간 절연막 위에 하부 금속막을 형성하는 단계;
    상기 층간 절연막 및 하부 금속막을 덮는 제1 유기 물질막을 형성하는 단계;
    상기 제1 유기 물질막 위에 제1 유기 물질막의 일부 표면을 노출시키는 홀을 갖는 지지막을 형성하는 단계;
    상기 지지막 및 제1 유기 물질막의 노출 표면 위에 제2 유기 물질막을 형성하는 단계;
    상기 제2 유기 물질막 위에 식각 저지막을 형성하는 단계;
    상기 식각 저지막의 일부 표면을 노출시키는 개구부를 갖는 마스크막 패턴을 상기 식각 저지막 위에 형성하는 단계;
    상기 마스크막 패턴을 식각 마스크로 식각 저지막의 노출 부분을 제거하는 식각 공정을 수행하는 단계;
    상기 제1 식각 공정에 의해 노출되는 제2 유기 물질막 및 제1 유기 물질막을 순차적으로 제거하여 상부 금속막이 배치될 트랜치 및 컨택 플러그가 배치될 비아 홀을 형성하는 단계;
    상기 비아 홀 및 트랜치가 채워지도록 금속막을 형성하는 단계;
    상기 식각 저지막의 표면이 노출될 때까지 평탄화 공정을 수행하여 상기 비아 홀을 채우는 컨택 플러그 및 상기 트랜치를 채우는 상부 금속막을 형성하는 단계;
    상기 식각 저지막을 제거하여 상기 제2 유기 물질막을 노출시키는 단계; 및
    상기 제2 유기 물질막 및 제1 유기 물질막을 순차적으로 제거하는 단계
    를 포함하는 반도체 소자의 금속 배선 구조의 제조 방법.
  4. 제 3항에 있어서,
    상기 제1 유기 물질막 및 제2 유기 물질막은 포토레지스트막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 구조의 제조 방법.
  5. 제 4항에 있어서,
    상기 제2 유기 물질막 및 제1 유기 물질막을 순차적으로 제거하는 단계는 포토리소그리피에 의한 노광 및 현상 공정을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 금속 배선 구조의 제조 방법.
  6. 제 3항에 있어서,
    상기 지지막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 구조의 제조 방법.
  7. 제 3항에 있어서,
    상기 식각 저지막은 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 금속 배선 구조의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100712817B1 (ko) * 2005-12-29 2007-04-30 동부일렉트로닉스 주식회사 반도체 장치 및 그 형성 방법
KR100853789B1 (ko) * 2006-11-27 2008-08-25 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
KR100973280B1 (ko) * 2010-05-26 2010-08-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
CN103295955B (zh) * 2012-03-02 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
US9991249B2 (en) 2016-02-11 2018-06-05 Samsung Electronics Co., Ltd. Integrated circuit and computer-implemented method of manufacturing the same
CN110970352A (zh) * 2018-09-28 2020-04-07 长鑫存储技术有限公司 金属互连结构及其形成方法
CN117410269B (zh) * 2023-12-15 2024-03-12 合肥晶合集成电路股份有限公司 一种半导体结构及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002353304A (ja) * 2001-05-24 2002-12-06 Matsushita Electric Ind Co Ltd 半導体装置、及びその製造方法
US20030127740A1 (en) * 2001-09-28 2003-07-10 Sharp Laboratories Of America, Inc. Air gaps copper interconnect structure
KR20030086613A (ko) * 2001-03-28 2003-11-10 램 리서치 코포레이션 손실재를 구현한 반도체 구조와, 그 제조 및 구현방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6861332B2 (en) * 2002-11-21 2005-03-01 Intel Corporation Air gap interconnect method
US6930034B2 (en) * 2002-12-27 2005-08-16 International Business Machines Corporation Robust ultra-low k interconnect structures using bridge-then-metallization fabrication sequence

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030086613A (ko) * 2001-03-28 2003-11-10 램 리서치 코포레이션 손실재를 구현한 반도체 구조와, 그 제조 및 구현방법
JP2002353304A (ja) * 2001-05-24 2002-12-06 Matsushita Electric Ind Co Ltd 半導体装置、及びその製造方法
US20030127740A1 (en) * 2001-09-28 2003-07-10 Sharp Laboratories Of America, Inc. Air gaps copper interconnect structure

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