KR20030086613A - 손실재를 구현한 반도체 구조와, 그 제조 및 구현방법 - Google Patents

손실재를 구현한 반도체 구조와, 그 제조 및 구현방법 Download PDF

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Abstract

본 발명은 반도체장치를 제공한다. 반도체장치는 트랜지스터 소자와 다수의 동 상호연결 금속화 라인 및 전도성 비어를 갖춘 기판을 포함한다. 다수의 동 상호연결 금속화 라인 및 전도성 비어가 공기 유전체에 의해 서로 격리되도록, 다수의 동 상호연결 금속화 라인 및 전도성 비어는 반도체장치의 각각의 다수의 상호연결 레벨로 규정된다. 반도체장치는, 반도체장치의 다수의 상호연결 레벨로 연장하는 지지 칼럼을 형성하기 위해 구성된 각각의 다수의 지지 스터브를 더 포함한다.

Description

손실재를 구현한 반도체 구조와, 그 제조 및 구현방법{SEMICONDUCTOR STRUCTURE IMPLEMENTING SACRIFICIAL MATERIAL AND METHODS FOR MAKING AND IMPLEMENTING THE SAME}
잘 알려진 바와 같이, 반도체 산업은 보다 작은 형태의 장치에 보다 높은 밀도를 갖는 보다 큰 기판을 구현하는 쪽으로 가고 있다. 이러한 과제를 달성하기 위해, 수백만의 트랜지스터가 다층의 상호연결(interconnect) 금속화 라인, 절연성 유전체층 및 전도성 비어(via) 구조를 매개로 연결되어 웨이퍼 기판 상에 제조된다. 원래, 금속화 라인 및 비어는 주로 비교적 저렴하고, 쉽게 에칭되고, 비교적 낮은 저항성을 갖는 알루미늄으로 형성되며, 반면 절연체는 주로 실리콘 2산화물로 형성된다. 그러나, 시스템 온-칩의 발전과 함께 금속화 라인간의 거리 뿐만 아니라, 장치 형태, 비어 및 콘택트홀 크기의 감소로 인해, 반도체 제조에 있어서 구현된 재료의 변경을 통해 반도체 장치의 성능을 향상시키기 위한 요구가 증대되고 있다. 지금까지, 이것은 2중의 작업으로 진행되어 왔다.
첫번째로, 알루미늄이 아닌 동 상호연결 라인, 비어 및 콘택트홀이 구현되어 왔다. 동이 알루미늄보다 낮은 저항성, 보다 양호한 전도성 및 전이성을 갖기 때문에, 알루미늄보다 동이 호의적이였다. 그러나, 알루미늄을 동으로 교체하는 것은, 금속 상호연결 형태에 있어서 기본적인 변경을 요구하기 때문에, 문제가 되었다. 특히, 알루미늄 상호연결이 기판의 표면 상에 오버레이된 알루미늄 박막의 비보호부를 에칭함으로써 형성되는 반면, 동 상호연결은 유전체층 내에 에칭된 비어 홀(via hole) 및 트렌치 내에 동을 퇴적함으로써 형성된다. 결과적으로, 동 상호연결을 갖는 반도체장치에 있어서, 유전체의 넌-트렌치(non-trench), 비어 또는 콘택트 플러그 영역으로부터 과도한 동을 제거하기 위해 기판 표면 상에 평탄화 동작이 수행되어야만 한다.
두번째로, 실리콘 2산화물 대신, 낮은 유전체 유전률을 갖는 유전체 재료나, 또는 소위 저(Low)-K 유전체 재료가 절연체로 이용되었다. 첫째, 저-K 유전체 재료는, 서로 아주 근접하여 위치된 2개의 금속화 라인간 결합용량이 사용된 절연성의 유전체 재료의 유전체 성분에 정비례하여 전체 상호연결간 용량을 감소시키기 때문에, 보다 바람직하다. 둘째, 저-K 유전체 재료는, 유전체의 유전상수가 보다 낮고, 크로스-금속화 라인 신호 간섭의 가능성이 보다 낮기 때문에, 크로스-토크 노이즈를 감소시킨다. 예컨대, 주로 사용된 유전체, 실리콘 2산화물은 약 4.0의 유전상수를 갖고, 공기는 1.0의 가장 낮은 유전상수를 가지며, 그 외의 저-K 유전체 재료는 약 1.5 내지 3.5의 범위에 있다. 공기가 가장 낮은 유전상수를 갖는 것으로부터 알 수 있는 바와 같이, 공기에 가까운 유전상수를 갖는 유전체 재료를제조하기 위한 반도체 제조기술로 가는 것이 추세였다.
지금까지, 그와 같은 시도는 높은 다공성 유전체 재료를 생산하는 결과를 가져 왔다. 그러나, 현재의 반도체 제조기술 뿐만 아니라, 그와 같은 다공성 유전체 재료의 약한 기계적 강도는 반도체 제조공정에 있어서의 그들의 구현을 방해하고 있다. 특히, 저-K 유전체 재료의 약한 기계적 강도는 동 금속화 라인에 수행된 화학적/기계적 평탄화(CMP) 동작중에 문제가 된다. 잘 알려진 바와 같이, CMP 동작에 있어서는, 기판 표면을 강제로 움직이는 폴리싱 패드 상에 접근시킴으로써, 기판 표면 상의 과도한 금속을 제거한다. 그러나, 폴리싱 패드 상에 기판 표면의 접근이 반도체 구조의 영역을 붕괴시키거나 깨지게 함으로써, 다공성 저-K 유전체 재료를 갖는 반도체장치의 CMP 동작수행을 복잡하게 함으로써, 실행을 방해하거나 제조된 반도체 웨이퍼를 버리게 한다. 알 수 있는 바와 같이, 이들 문제가 반도체 제조공정중에 발생되면, 웨이퍼 수율을 감소시키는 것 외에, 양호한 칩 생산을 크게 감소시킬 수 있다.
상술한 관점에 의해, CMP 동작중 양호한 구조적 지지를 제공하는 종래기술을 이용하여 제조될 수 있으면서, 저-K 유전체 재료를 구현하는 낮은 용량지연을 갖는 장치를 생산하는 반도체 구조가 필요하다.
본 발명은, 반도체장치의 제조기술 및 반도체장치의 성능을 향상시키기 위한 기술에 관한 것으로, 특히 반도체장치의 성능을 향상시키기 위한 손실재 구현에 관한 것이다.
본 발명은, 참조 도면과 구성요소의 참조 부호에 따라 이하 상세히 설명함으로써 쉽게 이해될 것이다.
도 1a는, 본 발명의 1실시예에 따른 다수의 능동소자를 갖춘 기판 상에 형성된 인터레벨 유전체(ILD; interlevel dielectric)를 갖춘 반도체 구조의 단순화된 일부 분해 단면도이다.
도 1b는, 본 발명의 또 다른 실시예에 따른 다수의 제조된 금속화 라인, 비어 및 스터브를 갖춘 제1손실층을 더 포함하는 도 1a의 반도체 구조의 단순화된 일부 분해 단면도이다.
도 1c는, 본 발명의 또 다른 실시예에 따른 각각 다수의 스터브를 포함하는 다수의 제조된 손실층을 갖춘 도 1b의 반도체 구조의 단순화된 일부 분해 단면도이다.
도 1d는, 본 발명의 또 다른 실시예에 따른 유전체 재료로서 공기를 갖는 포스트-에칭 다층 반도체 구조의 단순화된 일부 분해 단면도이다.
도 1e는, 본 발명의 1특징에 따른 패시베이션-캡핑층을 더 포함하는 도 1d의 포스트-에칭 공기-유전체 다층 반도체 구조의 단순화된 일부 분해 단면도이다.
도 1f-1은, 본 발명의 또 다른 특징에 따른 다공성 저-K 유전체 재료로 채워진 도 1d의 포스트-에칭 다층 반도체 구조의 단순화된 일부 분해 단면도이다.
도 1f-2는, 본 발명의 또 다른 실시예에 따른 패시베이션-캡핑층으로 덮여진 도 1f의 포스트-에칭 저-K 유전체가 채워진 반도체 구조의 단순화된 일부 분해 단면도이다.
도 2는, 본 발명의 또 다른 특징에 따른 다수의 동 금속화 라인 및 지지 스터브를 갖춘 공기 유전체 반도체 구조를 제조하기 위해 수행된 프로세스 동작의 순서도이다.
도 3은, 본 발명의 또 다른 실시예에 따른 다수의 동 금속화 라인을 갖춘 다공성 저-K 유전체 반도체 구조를 제조하기 위한 방법의 동작 프로세스를 나타낸 일반적인 순서도이다.
대체로 말하자면, 본 발명은 화학적/기계적 평탄화에서 흔한 기계적 스트레스와 압력에 견딜 수 있는 표준 유전체 재료를 이용하여 반도체 구조의 제조를 가능하게 함으로써 이들 필요성을 충족시킨다. 하나의 바람직한 실시예에 있어서,이후 연이어 에칭되고 저유전체 유전률(저-K)을 갖는 절연체로 교체되는 반도체 구조의 동 상호연결의 각 층을 제조하기 위해 손실재가 이용된다. 또 다른 실시예에 있어서, 다수의 지지 스터브(stub)가 각 손실층 내에 형성되고, 따라서 손실재가 연이어 에칭될 때에 연속적인 지지 칼럼(column)을 규정한다. 이것은, 본 발명이 공정, 기구, 시스템, 장치, 또는 방법 등을 포함하여, 여러가지 방식으로 실시될 수 있음을 알 수 있게 한다. 본 발명의 몇가지 실시예를 이하에 기술한다.
1실시예의 반도체장치를 기술한다. 1실시예의 반도체장치는 트랜지스터 소자와 다수의 동 상호연결 금속화 라인 및 전도성 비어를 갖춘 기판을 포함한다. 다수의 동 상호연결 금속화 라인 및 전도성 비어가 공기 유전체에 의해 서로 격리되도록, 다수의 동 상호연결 금속화 라인 및 전도성 비어는 반도체장치의 각각의 다수의 상호연결 레벨로 규정된다. 반도체장치는, 반도체장치의 다수의 상호연결 레벨로 연장하는 지지 칼럼을 형성하기 위해 구성된 각각의 다수의 지지 스터브를 더 포함한다.
또 다른 실시예의 반도체장치를 기술한다. 또 다른 실시예의 반도체장치는 트랜지스터 소자와 다수의 동 상호연결 금속화 라인 및 전도성 비어를 갖춘 기판을 포함한다. 다수의 동 상호연결 금속화 라인 및 전도성 비어가 다공성 유전체 재료에 의해 서로 격리되도록, 다수의 동 상호연결 금속화 라인 및 전도성 비어는 반도체장치의 각각의 다수의 상호연결 레벨로 규정된다. 반도체장치는, 반도체장치의 다수의 상호연결 레벨로 연장하는 지지 칼럼을 형성하기 위해 구성된 각각의 다수의 지지 스터브를 더 포함한다.
또 다른 실시예의 반도체장치의 제조방법을 기술한다. 또 다른 실시예의 반도체장치의 제조방법은 기판 상에 트랜지스터 구조를 형성하는 것으로 시작한다. 그 후, 상호연결 금속화 구조는, 손실층을 퇴적하고, 트렌치 및 비어를 에칭하기 위한 듀얼 다마신(dual damascene) 공정을 수행하고, 트렌치 및 비어를 채워 넣고 평탄화 하여 다수의 레벨로 형성된다. 그 후, 손실층이 다수 레벨의 상호연결 금속화 구조에 에칭되고, 따라서 텅 빈 상호연결 금속화 구조를 남긴다. 다음에, 텅 빈 상호연결 금속화 구조는 저-K 유전체 재료로 채워지고, 따라서 저-K 유전체 상호연결 금속화 구조를 규정한다.
또 다른 실시예의 반도체장치의 제조방법을 기술한다. 또 다른 실시예의 반도체장치의 제조방법은 기판 상에 트랜지스터 구조를 형성하는 것으로 시작하고, 다음에 다수의 레벨의 상호연결 금속화 구조를 형성하는 것이 뒤따른다. 상호연결 금속화 구조는, 손실층을 퇴적하고, 트렌치 및 비어를 에칭하기 위한 듀얼 다마신(dual damascene) 공정을 수행하고, 트렌치, 비어 및 스터브를 채워 넣고 평탄화 하여 형성된다. 다음에, 손실층이, 텅 빈 상호연결 금속화 구조 및 지지 스터브를 남긴 다수 레벨의 상호연결 금속화 구조에 걸쳐 연이어 에칭된다.
본 발명은 다수의 장점을 갖는다. 특히, 본 발명의 반도체 구조가 궁극적으로 유전체로서 공기 또는 저-K 유전체 재료로 구현될 지라도, 본 발명의 반도체 구조는 CMP 및 또 다른 동작중에 발생하는 구조적인 스트레스와 압력을 견딘다. 이러한 방식에 있어서, 내부-금속 유전체 용량이 최소화 되고 보다 빠른 집적회로소자가 생산되는 반면, 반도체 제조공정에 있어서의 공기 또는 저-K 유전체 재료구현과 관련된 단점은 거의 제거되었다.
본 발명의 또 다른 특징 및 장점은, 본 발명에 따른 도면을 참조하고 발명의 원리를 예로 하여 상세히 설명함으로써, 보다 명확해질 것이다.
내부-금속 유전체 용량을 최소화 함으로써 반도체 성능을 최대화 하는 반도체 구조를 제조하기 위한 실시예를 기술한다. 하나의 바람직한 실시예에 있어서, 손실재는 동 상호연결의 각 층의 제조중에 사용된 후 에칭되어 저 유전상수를 갖는 절연체로 교체된다. 또 다른 실시예에 있어서, 다수의 스터브가 손실층에 형성되고, 따라서 손실층이 연이어 에칭될 때에 거의 연속하는 지지 칼럼을 생성한다. 바람직한 실시예에 있어서, 스터브의 거의 연속하는 지지 칼럼은 패시베이션층에서 패시베이션-캡핑층으로 연장하도록 구성되고, 따라서 감소된 용량 관련 지연으로 높은 구조적인 보전(integrity)을 갖는 반도체 구조를 형성한다. 바람직한 실시예에 있어서, 다수의 스터브가 동으로 구성된다. 또 다른 실시예에 있어서, 손실층은 유전체이고 저-K 유전체 재료는 다공성 유전체 재료이다.
이하의 설명에서는, 본 발명의 이해를 돕기 위해 여러가지 특징을 상세히 설명한다. 그러나, 본 발명은 종래 기술의 하나로, 몇몇 또는 모든 이들 특정 상세한 설명 없이 행해질 수 있다. 다른 예에 있어서의 공지의 프로세스 동작은 본 발명을 불명료하게 하지 않도록 하기 위해 상세히 설명하지는 않을 것이다.
도 1a는, 본 발명의 1실시예에 따른 다수의 트랜지스터를 갖춘 기판(102) 상에 형성된 인터레벨 유전체(ILD)를 갖춘 반도체 구조(100)의 단면도이다. 도시한 바와 같이, 각각의 제조된 트랜지스터는 기판(102) 내에 형성된 다수의 소스/드레인 확산영역(103)을 포함한다. 각각의 트랜지스터는 유전체 게이트 산화물(118)에 의해 기판(102)과 분리된 각각의 전도체 폴리실리콘 게이트(120)를 더 포함한다. 1실시예에 있어서, P형 또는 N형 영역으로 알려진 소스/드레인 영역(103)이 붕소 또는 인과 같은 불순물을 제공하는 도핑공정을 통해 형성된다. 도시한 바와 같이, 소스/드레인 영역(103)은 기판(102) 내에 형성된 다수의 얕은 트렌치 격리영역(104)에 의해 분리된다. 설계된 바와 같이, 얕은 트렌치 격리영역(104)은 비전도성 재료(예컨대, 실리콘 2산화물, 실리콘 니트라이드 등)로 이루어진다. 각각의 게이트 산화물(118)과 폴리실리콘 게이트(120)의 각각의 측벽을 따라 다수의 유전체 스페이서(122)가 형성된다.
더욱이, 기판(102) 상에 형성된 인터레벨 유전체(106; ILD)가 도시되어 있다. 바람직한 예에 있어서, ILD(106)는 실리콘 산화물로 구성된다. 그러나, 재료가 대체로 강하다면 어떠한 다른 적절한 유전체 재료로 IDL(106)이 구성되어도광범위한 절연을 제공할 수 있다. 보통, 인터레벨 유전체층은 ILD 1, ILD 2 등으로 축약된다. 또한, 제1포스트-디바이스 유전체층에 대한 인터-메탈 유전체(IMD; inter-metal dielectric) 또는 프리-메탈 유전체(PMD; pre-metal dielectric)도 집적회로 구성을 기술하는데 종종 이용된다.
전도성 재료(즉, 플러그를 형성하는)로 채워지도록 구성된 다수의 콘택트홀(108)이 ILD(106) 내에 규정되고, 따라서 금속화 라인과 트랜지스터(즉, 능동성분)간 거의 직접적인 전기적 접속을 가능하게 한다. 1실시예에 있어서, 콘택트 플러그는 텅스텐층을 퇴적함으로써 형성되고 다음에 ILD(106)의 최표면 상으로부터 과도한 텅스텐을 없애 평탄화 한다.
본 실시예에서 콘택트홀(108)이 텅스텐으로 채워졌을 지라도, 금속 상호연결과 능동성분간 직접 층간 전기적 접속을 제공하는 그들 기능이 달성될 수 있다면 어떠한 전도성 재료도 콘택트홀(108)에 채워질 수 있다. 또한, 본 예에서 과도한 재료를 제거하기 위해 CMP 동작이 사용되었을 지라도, 어떠한 다른 평탄화 또는 재료 제거동작도 실시될 수 있다.
평탄화 동작 다음에, 이후의 제조동작동안 부식 및 화학적인 반응으로부터 능동성분을 보호하기 위해 ILD(106) 상에 패시베이션층(116)이 형성된다. 1예에 있어서, 패시베이션층(116)은 실리콘 질화물(SiN)로 이루어진다.
도 1b는, 본 발명의 1실시예에 따른 다수의 제조된 금속화 라인(115), 비어 홀(112) 및 스터브 홀(124a; stub hole)을 갖춘 제1손실층(110a)을 더 포함하는 도 1a의 반도체 구조(100)를 나타낸다. 도시한 바와 같이, 패시베이션층(116)을 덮는 것은 1실시예에서 화학기상증착(CVD; Chemical Vapor Deposition)법에 의해 형성되는 제1손실층(110a)이다. 바람직하게, 제1손실층(110a)은 어떤 적절한 퇴적공정을 이용하여 퇴적된 실리콘 2산화물(SiO2)이다. 1실시예에 있어서, 실리콘 2산화물은 어떤 적절한 퇴적방법을 이용하여 "TEOS(tetraethylorthosilicate)" Si(OC2H5)4반응체를 분해시킴으로써 퇴적된다. 적절한 퇴적방법은 화학기상증착(CVD), 저압 화학기상증착(LPCVD; Low Pressure Chemical Vapor Deposition), 대기압 화학기상증착(APCVD; Atmospheric Pressure Chemical Vapor Deposition), 서브 대기 화학기상증착(SACVD; Sub Atmospheric Chemical Vapor Deposition), 플라즈마 강화 화학기상증착(PECVD; Plasma Enhanced Chemical Vapor Deposition) 등을 포함한다. 본 실시예에서 손실층이 실리콘 2산화물로 이루어졌을 지라도, 다른 예에서의 손실층(110a)은 제조공정중 제공되는 기계적으로 단단한 불활성의 동으로 이루어질 수 있다.
제1손실층(110a)의 형성 다음에, 제1손실층(110a) 내에 층간 금속화 라인 및 전도성 비어를 형성하기 위해 동 듀얼 다마신 공정이 수행된다. 1실시예에 있어서, 우선 다수의 비어 홀(112)이 형성된다. 이 작업은 포토레지스트 마스크로 제1손실층(110a)을 덮은 후 에칭하여 패시베이션층(116)의 표면 및 콘택트홀(108) 아래의 제1손실층(110a)의 비보호부를 제거함으로써 달성된다.
바람직한 실시예에 있어서, 비어 홀(112) 외에, 다수의 스터브 홀(124a)이 비어 홀(112)과 거의 동일한 공정을 수행하여 제1손실층(110a) 내에 형성된다.즉, 후에 에칭되어 패시베이션(116)의 표면 아래가 제거되는 제1손실층(110a)의 표면 상에 다수의 스터브-형상 패턴이 마스크된다. 다음에, 동일한 기술을 수행하여, 다수의 트렌치(114)가 제1손실층(110a) 내에 형성되고, 그 각각의 다수의 트렌치(114)는 마스크된 비어 홀(112)과 거의 일직선이 된다.
이러한 점에서, 금속층은 제1손실층(110a)의 표면 상에 그리고 트렌치(114), 비어 홀(112) 및 스터브 홀(124a) 내에 퇴적된다. 1실시예에 있어서, 트렌치(114)는 스퍼터링 및 전기도금 공정에 의해 동으로 채워지고, 따라서 다수의 금속화 라인(115) 및 전도성 비어를 규정한다. 1실시예에 있어서, 금속퇴적에 앞서, 장벽층(본 도면에는 도시하지 않았음)이 제1손실층(110a)의 표면 상에 다수의 비어 홀(112) 및 트렌치(114) 내에 퇴적된다. 장벽층을 형성하기 위해 이용되는 예시의 금속은 통상 탄탈륨재 또는 탄탈륨 질화물재나, 양자의 혼합물을 포함한다. 그 후, 동 기초층(또한, 본 도면에는 도시하지 않았음)이 다수의 비어 홀(112) 및 트렌치(114) 내에 내부 벽 및 표면을 라인시키기 위해 장벽층 상에 퇴적된다. 그 기초층은 다음의 동 전착(electrodeposition) 공정에서 양호한 전기접촉을 확립하도록 구성된다.
제조된 것과 같이, 각각의 다수의 스터브(125a)의 기능은 반도체 구조(100)의 다층 구조를 지지하는 것이다. 그래서, 각각의 상호연결층간 전기적인 연결을 제공하도록 구성된 다수의 전도성 비어(113)와는 반대로, 스터브(125a)의 기능은 높은 구조적인 보전을 갖는 반도체 구조를 제공하는 것이다. 따라서, 반도체장치는 최상의 구조적인 지지배열을 달성하기 위해 분배된 다수의 스터브(125)를 갖춘다. 더욱이, 본 실시예에서 스터브 홀(124a)이 동으로 채워졌을 지라도, 다른 예에서의 스터브 홀(124a)은 사용된 재료가 후에 형성된 패시베이션-캡핑층(118)을 지지하는데 충분히 강하다면 어떠한 비손실재 또는 금속으로도 채워질 수 있다.
금속화 라인(115), 전도성 비어(113) 및 스터브(124a) 형성 다음에, 손실층(110a)의 표면으로부터 과도한 동을 제거하기 위해 제1손실층(110a)의 표면을 덮는 동층 상에 CMP 동작이 수행된다.
이제, 본 발명의 1실시예에 따른 다수의 스터브(125b~125g)를 포함하는 각각의 다수의 제조된 손실층(110b~110g)을 갖춘 도 1b의 반도체 구조(100)를 나타내는 도 1c를 참조한다. 예시의 1실시예에 있어서는, 제1손실층(110a)과 그 각각의 트렌치(114), 금속화 라인(115), 비어 홀(112), 전도성 비어(113), 스터브 홀(124a) 및 스터브(125a)와 마찬가지로, 제2, 제3, 제4, 제5, 제6, 제7손실층(110b~110g)과 그들 각각의 트렌치(114), 금속화 라인(115), 비어 홀(112), 전도성 비어(113), 스터브 홀(124b~124g) 및 스터브(125b~125g)가 동일한 방식 및 동일한 재료로 형성된다.
도시한 바와 같이, 다수의 스터브(125b~125g)가 각각 제1 내지 제7손실층(110b~110g) 내에 형성되고, 그 각각의 다수의 스터브(125a~125g)는 다수의 스터브(125a)중 어느 하나와 정렬된다. 즉, 각각의 손실층(110a~110f) 내에 형성된 정렬된 스터브의 각 그룹과 함께, 각각의 다수의 스터브(125g)는, 패시베이션층(116)의 표면에서 제7손실층(110g)의 표면까지 각각 연장하는 거의 연속하는 지지 칼럼을 규정한다. 이러한 방식에 있어서, 스터브(125a~125g)는 후에 형성된패시베이션-캡핑층(118)에 대한 충분한 지지를 제공한다.
도 1d는, 본 발명의 1실시예에 따른 유전체 재료로서 공기를 갖는 포스트-에칭 다층 반도체 구조(100')의 단면도이다. 도시한 바와 같이, 도 1c에 나타낸 반도체(100)의 손실층(110a~110g)이 에칭된다. 예컨대, 불화수소산(HF)과 이온이 제거된 물의 혼합물(즉, 묽게 희석한 HF(DHF))을 손실층(110a~110g)에 제공하여 전도성 비어(113), 금속화 라인(115) 및 스터브(125a~125g)를 둘러싸는 손실재를 제거하는 습식에칭 공정에 의해 손실층(110a~110g)이 제거된다. 1실시예에 있어서, 우선, 불화수소산과 이온이 제거된 물의 혼합물을 포함하고 있는 탱크 내에 특정 시간동안 반도체 구조(100)를 담금으로써 손실재가 제거된다. 그 후, 다음에 회전헹굼동작을 수행하여, 반도체 구조(100)를 헹굼어 불화수소산과 이온 제거 물의 혼합물을 제거한다. 또 다른 실시예에 있어서, 담금에칭은 히터 및 교반장치(예컨대, 교반기, 울트라소닉, 메가소닉 등)를 이용함으로써 강화된다. 다른 실시예에 있어서는, 반도체 구조(100)를 담그는 것 외에, 반도체 구조(100) 상에 불화수소산과 이온 제거 물의 혼합물을 뿌림으로써 에칭동작이 수행되어, 텅 빈 상호연결 금속화 구조를 생산한다. 그러나, 또 다른 실시예에 있어서는, 손실재를 에칭하기 위해 산화 플라즈마 에칭 접근방식이 이용된다.
바람직하게, 불화수소산과 이온 제거 물의 혼합물 내의 불화수소산의 밀도는 약 0.1%에서 5.0% 사이의 범위에 있다. 그러나, 통상의 기술에 있어서는 그 혼합물이 금속화 라인에 영향을 주지 않고 손실층을 제거할 수 있는 능력을 갖는다면, 불화수소산과 이온 제거 물의 혼합물 내의 불화수소산의 밀도가 적절한 밀도인 것으로 평가된다. 더욱이, 불화수소산과 이온 제거 물의 혼합물이 에칭동작을 수행하기 위해 사용되었을 지라도, 에천트(etchant)가 손실재를 제거할 수 있다면, 적절한 밀도를 갖는 어떠한 적합한 에천트가 사용되어도 된다.
스터브(125a~125g), 전도성 비어(113) 및 금속화 라인(115)은 에칭동작에 영향받지 않고 구성된다. 즉, 스터브(125a~125g), 전도성 비어(113) 및 금속화 라인(115)은 불화수소산과 이온 제거 물의 혼합물에 거의 불활성인 재료로 구성된다. 더욱이, 손실재의 제거는, 패시베이션층(116)에 의해 보호되기 때문에, 능동성분의 전기적인 성능에 영향을 주지 않는다. 또한, 본 실시예에서 공기가 절연체로 사용되었을 지라도, 다른 실시예에 있어서, 저-K 유전체 상수를 갖는 소정 가스(예컨대, 질소 등)나 또는 소정 불활성 가스(예컨대, 네온, 아르곤 등)가 손실재를 대신하기 위해 사용될 수 있다.
이제, 본 발명의 1실시예에 따른 패시베이션-캡핑층(118)을 더 포함하는 도 1d의 포스트-에칭 공기-유전체 다층 반도체 구조(100')를 도시한 도 1e를 참조한다. 도시한 바와 같이, 1예에 있어서, 패시베이션-캡핑층(118)은 손실층(125g)의 제거에 의해 생성된 공간 내에 형성된 다수의 오목부(116b1, 116b2)를 포함한다.
도시한 바와 같이, 패시베이션층(118)은 대체로 반도체 구조(100')의 제조를 결정하고 2가지의 목적을 제공한다. 밀봉의 패시베이션층으로서 기능하는 것 외에, 반도체 구조(100') 내에서의 부식 및 화학적인 반응을 방지하고, 또 패시베이션층(118)은 반도체 구조(100')에 대한 캡(cap)으로도 기능한다. 그와 같이, 다수의 거의 연속하는 스터브(125a~125g)의 칼럼은 패시베이션-캡핑층(118)을 충분히 지지한다. 이 방식에 있어서, 제조된 바와 같이, 패시베이션-캡핑층(118), 다수의 스터브(125a~125g), 다수의 금속화 라인(115), 다수의 전도성 비어(113) 및 기판(102)은 감소된 용량 지연으로 높은 구조적인 보전을 갖는 반도체 구조를 생성한다.
도 1f-1은, 본 발명의 1실시예에 따른 저-K 유전체층을 갖춘 도 1d의 포스트-에칭 다층 반도체 구조(100')의 단면도이다. 도시한 바와 같이, 손실층(110a~110g)은 저-K 유전체 재료(111)로 이루어진 유전체층(110a'~110g')로 구성된다. 저-K 유전체 재료(111)는 공기의 유전상수에 거의 가까운 유전상수를 갖는 높은 다공성의 유전체 재료이도록 구성된다. 그와 같이, 저-K 유전체 재료는 다수의 공기-충전 구멍(111')을 포함한다. 1실시예에 있어서, 저-K 유전체 재료(111)는 캘리포니아, 로스 게이토스의 적용된 신호 전자 재료로부터의 NanoglassTM이고, 그것은 10나노미터 만큼 작은 직경을 갖는 공기-충전 구멍을 갖는 실리콘 2산화물 재료이다. 다른 실시예에 있어서, 소정 다공성 저-K 유전체 재료가 구현된다(예컨대, 스핀-온 폴리머, CVD 퇴적 유기 실리케이트 글래스(OSG), 가스 위상증발기술로 스핀-온 폴리머와 조합된 CVD 퇴적 OSG, 임계건조기술로 조합된 스핀-온 폴리머, 다공성 실리카 에어로젤, 다우 코닝 수소 실세스퀴옥센(silsesquioxan) 기본 다공성 XLK 유전체, 아르곤/산소 대기에서의 실리콘 증발/산화 퇴적물 등). 다공성 재료의 경우, 유효한 유전상수는 공기의 유전상수(즉, 1)와 조밀한 재료 다우 코닝 XLK의 유전상수(즉, 2.2) 사이의 범위를 갖는다. 따라서, 바람직한 실시예에 있어서, 다공성 저-K 유전체 재료의 유전상수는 약 1에서 4의 범위를 갖는다.
예시의 1실시예에 있어서, 포스트-에칭 반도체 구조(100')는 스핀-온 공정이나 또는 CVD 공정을 통해 저-K 유전체 재료(111)로 채워진다. 바람직하게, 액체형태인 저-K 유전체 재료(111)는 압력에 의해 포스트-에칭 반도체 구조(100') 내로 도입된다. 이러한 방식에 있어서, 저-K 유전체 재료(111)는 제1유전체층(110a')의 아래로 반도체 구조(100')의 거의 모든 에칭영역을 통해 관통한다. 그렇게 함에 있어서, 거의 모든 존재하는 구멍이 저-K 재료(111)로 채워지도록 반도체 구조(100')의 포스트-에칭영역이 저-K 유전체 재료(111)로 채워질 수 있다. 그러나, 통상의 기술에서와 같이 반도체 구조(100'')와 저-K 유전체 재료의 요구된 기계적 강도에 의존하고, 몇개의 구멍이 충전동작 이후에 여전히 남아 있도록, 그 저-K 유전체 재료(111)가 반도체 구조(100') 내로 도입된다. 예컨대, 1특징에 있어서, 포스트-에칭 반도체 구조(100')는 상부 유전체층이 저-K 유전체 재료로 채워지는 반면 하부 유전체층이 거의 빈 공간으로 남도록 채워진다.
저-K 유전체 재료(111)의 도입 다음에, 도 1f-2에 도시된 바와 같이, 포스트-에칭 저-K 유전체 반도체 구조(100'')가 본 발명의 1실시예에 따른 패시베이션-캡핑층(118')으로 덮여진다. 도시한 바와 같이, 패시베이션-캡핑층(118')은 덮개 뿐만 아니라 밀봉 패시베이션층으로 기능한다. 기술한 바와 같이, 패시베이션-캡핑층(118'), 제1 내지 제7유전체층(110a'~110g'), 및 기판은 저용량 지연으로높은 구조적인 보전을 갖는 반도체 구조(100'')를 형성한다.
이들 실시예에 있어서, 손실층(110a~110g)이 실리콘 2산화물로 이루어졌을 지라도, 제조공정동안 제공되는 기계적으로 견고한 불활성의 동 재료가 손실층을 형성하는데 이용될 수 있음은 물론이다. 손실층의 기능은 다층 상호연결 구조의 제조동안 양호한 기계적인 지지를 제공하는 것이다. 이러한 기계적인 지지는 상호연결 구조가 CMP 및 다른 동작동안 발생하는 구조적인 스트레스와 압력을 견딜 수 있어야만 한다.
이제, 본 발명의 1실시예에 따른 다수의 동 금속화 라인 및 지지 스터브를 갖춘 공기 유전체 반도체 구조를 제조하기 위해 수행된 프로세스 동작의 순서도(200)를 나타낸 도 2를 참조한다. 그 방법은 능동영역을 갖춘 기판이 제공되는 동작 202에서 시작한다. 다음에, 동작 204에서는, 다음 동작 206에서 트랜지스터 구조가 능동영역에 형성된 기판에 얕은 트렌치 격리영역이 형성된다.
일단 트랜지스터가 규정되면, 방법은 ILD가 기판 표면 상에 형성되는 동작 208에서 계속된다. 그 후, 동작 210에서, 금속화 라인과 트랜지스터간 직접 접속을 제공하기 위해 구성된 텅스텐 콘택트 플러그가 ILD에 걸쳐 형성된다. 텅스텐 콘택트 플러그의 형성은, 텅스텐 플러그를 형성하기 위한 비어 내 뿐만 아니라 ILD의 표면 상에도 텅스텐의 퇴적을 필요로 한다. 따라서, 다음 동작 212에서는, ILD 표면을 덮는 텅스텐을 평탄화 함으로써, 과도한 텅스텐을 제거한다. 이 동작 다음에는, 오염으로부터 기판의 능동성분을 보호하기 위해 ILD 상에 패시베이션층이 형성되는 동작 214가 이어진다.
이러한 관점에서, 방법은 손실층이 미리 형성된 층 상에 형성되는 동작 216에서 계속된다. 그 후, 동작 218에서, 비어 홀 및 트렌치가 손실층에 형성된다. 바람직하게, 이것은 via-first, trench-first, 또는 매립된 비어 듀얼 다마신 공정을 통해 달성된다. 비어 홀 및 트렌치의 형성 다음에, 동작 220에서, 다층 반도체 구조를 지지하기 위해 손실층에 스터브 홀이 형성된다. 이 방식에 있어서, 지지 스터브가 각각의 손실층 내에 형성되어 이후에 형성된 패시베이션-캡핑층을 지지하게 된다. 몇몇 경우에 있어서, 비어 홀이 형성됨과 동시에 스터브 홀이 형성될 수 있다.
비어 홀, 트렌치, 및 스터브 홀의 형성 다음에, 동작 222에서는, 동이 손실층의 표면과 비어 홀, 트렌치, 및 스터브 홀 내에 제공되어 트렌치, 비어 홀, 및 스터브 홀을 채운다. 동이 비어 홀, 트렌치, 및 스터브 홀 내에 퇴적됨으로써, 과도한 동이 손실층의 표면 상에 남는다. 따라서, 동작 224에서, 과도한 동이 평탄화 되고 기판 표면이 세정되어 기판 표면 상에 남아 있는 어떠한 오염물질도 제거된다. 바람직하게, 화학적/기계적 평탄화(CMP) 동작에 의해 과도한 동이 평탄화 된다. 손실재가 계속해서 제공되기 때문에, CMP 동작동안 상호연결 구조는 매우 안정하다는 것을 알 수 있다.
그 후, 방법은 어떠한 추가의 금속화 라인이 형성될 필요가 있는지의 여부를 결정하는 동작 226에서 계속된다. 만약, 추가의 금속화 라인이 필요한 것으로 결정되면, 방법은 미리 형성된 층 상에 손실층이 형성되는 동작 216으로 되돌아 간다. 반대로, 추가의 금속화 라인을 형성할 필요가 없으면, 방법은 패시베이션층에 의해 보호되지 않는 손실층이 에칭되어 제거되는 동작 228에서 계속된다. 손실층의 제거는 다층 반도체 구조에 HF와 이온 제거 물의 혼합물을 제공함으로써 달성된다. 마지막으로, 방법은 패시베이션-캡핑층이 최종의 동 금속화층 상에 형성되고 제조공정을 끝마치는 동작 230으로 이어진다.
본 발명의 1실시예에 따른 동 금속화 라인을 갖춘 다공성 저-K 유전체 반도체 구조를 제조하기 위해 수행된 프로세스 동작의 순서도(300)를 나타낸 도 3의 순서도에 의해 본 발명의 또 다른 실시예가 이해될 수 있다. 이 방법은 능동영역을 갖춘 기판이 제공되는 동작 302에서 시작한다. 다음에, 동작 304에서는, 다음 동작 306에서 트랜지스터 구조가 능동영역에 형성된 기판에 얕은 트렌치 격리영역이 형성된다. 트랜지스터 구조의 형성 다음에, 동작 308에서는, 다음 동작 310에서 ILD에 걸쳐 텅스텐 콘택트 플러그가 형성된 기판 표면 상에 ILD가 형성된다. 그 후, ILD의 표면을 덮는 과도한 텅스텐이 평탄화 된다. 이는, 기판의 능동성분을 보호하기 위해 패시베이션층이 ILD 상에 형성되는 다음 동작 314가 뒤따른다.
패시베이션층의 형성 후에, 동작 316에서는, 다음 동작 318에서 손실층에 걸쳐 비어 홀 및 트렌치가 형성되는 미리 형성된 층 상에 손실층이 형성된다. 그 후, 동작 320에서, 동이 손실층의 표면 상에 제공되어 트렌치 및 비어 홀을 채운다. 다음에, 동작 322에서는, 기판 표면 상으로부터 과도한 동 및 오염물질을 제거하기 위해 평탄화 및 세정동작이 수행된다.
동작 324로 진행되어, 어떠한 추가의 금속화 라인이 형성될 필요가 있는지의 결정이 이루어진다. 만약, 추가의 금속화 라인이 필요한 것으로 결정이 이루어지면, 그 방법은 다음 동작 316에서 계속된다. 또한, 그 방법은 패시베이션층에 의해 보호되지 않는 손실층이 에칭 및 제거되는 동작 326에서 계속된다. 손실층의 제거는 다층 반도체 구조에 손실층을 용해하기 위한 적절한 HF와 이온 제거 물의 혼합물이나 어떠한 다른 화학물을 제공함으로써 달성된다. 다음에, 동작 328에서, 손실층이 다공성 저-K 유전체 재료로 교체된다. 마지막으로, 동작 330에서, 패시베이션-캡핑층이 최종의 동 금속화층 상에 형성되고 제조공정을 끝마친다.
다시 한번, 조밀 손실재가 계속해서 제공되기 때문에, 각각의 CMP 동작동안 상호연결 구조는 기계적으로 안정하다는 것을 알 수 있다. 일단 CMP 동작이 더 이상 필요하지 않으면, 손실재는 제거된다. 일단 제거되면, 상호연결 구조는 저-K 유전체 재료로 채워지거나 또는 공기 유전체로 남을 것이다. 그 결과, 저-K 유전체나 공기는 보다 빠른 집적회로소자를 제공한다.
비록, 상술한 본 발명이 이해를 명확하게 하기 위해 몇가지의 상세한 설명으로 기술했을 지라도, 본 발명의 목적 및 배경을 벗어나지 않는 범위 내에서 다양하게 변경하여 실시할 수 있음은 물론이다. 예컨대, 상술한 실시예는 동 금속화 라인을 갖춘 반도체 구조의 제조에 대해 우선적으로 기술했지만, 본 발명의 제조공정은 소정 타입의 금속화 라인(즉, 알루미늄, 텅스텐 및 또 다름 금속이나 합금)을 갖춘 반도체 구조를 제조하는 것에 있어서도 적합하다는 것을 알 수 있다. 따라서, 본 발명의 실시예는 예시일 뿐 제한되지는 않으며, 또 본 발명은 상술한 설명으로 한정되지는 않지만, 청구범위의 범위 내에서 변경될 수 있다.

Claims (20)

  1. 트랜지스터 소자를 갖춘 기판과,
    서로 공기 유전체에 의해 격리되고, 반도체장치의 각각의 다수의 상호연결 레벨로 규정된 다수의 동 상호연결 금속화 라인과 전도성 비어 및,
    상기 반도체장치의 다수의 상호연결 레벨로 연장하는 지지 칼럼을 형성하기 위해 구성된 각각의 다수의 지지 스터브를 구비하여 구성된 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 다수의 동 상호연결 금속화 라인 및 전도성 비어는 듀얼 다마신 구조를 규정하는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 다수의 지지 스터브는 상기 다수의 동 상호연결 금속화 라인 및 전도성 비어에 전기적으로 상호연결되지 않는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 동 상호연결 금속화 라인 및 전도성 비어의 최상층 상에 규정된 패시베이션층을 더 구비하여 구성된 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 다수의 지지 스터브는 상기 패시베이션층을 더 지지하는 것을 특징으로 하는 반도체장치.
  6. 트랜지스터 소자를 갖춘 기판과,
    서로 다공성 유전체 재료에 의해 격리되고, 반도체장치의 각각의 다수의 상호연결 레벨로 규정된 다수의 동 상호연결 금속화 라인과 전도성 비어 및,
    상기 반도체장치의 다수의 상호연결 레벨로 연장하는 지지 칼럼을 형성하기 위해 구성된 각각의 다수의 지지 스터브를 구비하여 구성된 것을 특징으로 하는 반도체장치.
  7. 제6항에 있어서, 상기 다수의 지지 스터브는 상기 다수의 동 상호연결 금속화 라인 및 전도성 비어에 전기적으로 상호연결되지 않는 것을 특징으로 하는 반도체장치.
  8. 제6항에 있어서, 상기 동 상호연결 금속화 라인 및 전도성 비어의 최상층 상에 규정된 패시베이션층을 더 구비하여 구성된 것을 특징으로 하는 반도체장치.
  9. 기판 상에 트랜지스터 구조를 형성하는 단계와,
    다수 레벨의 상호연결 금속화 구조를 형성하는 단계,
    상기 다수 레벨의 상호연결 금속화 구조에 걸쳐 손실층을 연이어 에칭하는 단계 및,
    상기 텅 빈 상호연결 금속화 구조를 저-K 유전체 재료로 채우는 단계를 구비하여 이루어지며,
    상기 상호연결 금속화 구조의 형성단계는; 손실층을 퇴적하는 단계와, 트렌치와 비어를 에칭하기 위한 듀얼 다마신 공정을 수행하는 단계 및, 상기 트렌치 및 비어를 채우고 평탄화 하는 단계를 포함하고,
    상기 손실층을 연이어 에칭하는 단계는 텅빈 상호연결 금속화 구조를 남기며,
    상기 텅빈 상호연결 금속화 구조를 채우는 단계는 저-K 상호연결 금속화 구조를 규정하기 위해 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제9항에 있어서, 상기 채워진 텅 빈 상호연결 금속화 구조 상에 패시베이션층을 형성하는 단계를 더 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제9항에 있어서, 상기 손실층은 유전체인 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제11항에 있어서, 상기 유전체는 실리콘 2산화물(SiO2)인 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제9항에 있어서, 상기 연이어 에칭하는 단계는 상기 손실층을 습식 에천트에 닿게 하는 단계를 포함한 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제13항에 있어서, 상기 습식 에천트는 불화수소산(HF)과 이온 제거 물(DI 물)의 혼합물인 것을 특징으로 하는 반도체장치의 제조방법.
  15. 기판 상에 트랜지스터 구조를 형성하는 단계와,
    다수 레벨의 상호연결 금속화 구조를 형성하는 단계 및,
    상기 다수 레벨의 상호연결 금속화 구조에 걸쳐 손실층을 연이어 에칭하는 단계를 구비하여 이루어지며,
    상기 상호연결 금속화 구조의 형성단계는; 손실층을 퇴적하는 단계와, 트렌치, 비어 및 스터브를 에칭하기 위한 듀얼 다마신 공정을 수행하는 단계 및, 상기 트렌치, 비어 및 스터브를 채우고 평탄화 하는 단계를 포함하고,
    상기 손실층을 연이어 에칭하는 단계는 텅빈 상호연결 금속화 구조 및 지지 스터브를 남기는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제15항에 있어서, 상기 텅 빈 상호연결 금속화 구조 및 지지 스터브 상에 패시베이션층을 형성하는 단계를 더 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제16항에 있어서, 상기 텅 빈 상호연결 금속화 구조는 유전체로서 공기, 질소, 네온 및 아르곤중 하나를 갖춘 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제15항에 있어서, 상기 연이어 에칭하는 단계는 상기 손실층을 습식 에천트에 닿게 하는 단계를 포함한 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제18항에 있어서, 상기 습식 에천트는 적어도 불화수소산(HF)과 이온 제거 물(DI 물)의 혼합물인 것을 특징으로 하는 반도체장치의 제조방법
  20. 제15항에 있어서, 상기 각각의 지지 스터브는 다수 레벨의 텅 빈 상호연결 금속화 구조에 걸쳐 연장하는 지지 칼럼을 형성하기 위해 구성된 것을 특징으로 하는 반도체장치의 제조방법.
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