CN1531755A - 利用牺牲材料的半导体构造及其制造方法 - Google Patents

利用牺牲材料的半导体构造及其制造方法 Download PDF

Info

Publication number
CN1531755A
CN1531755A CNA028074742A CN02807474A CN1531755A CN 1531755 A CN1531755 A CN 1531755A CN A028074742 A CNA028074742 A CN A028074742A CN 02807474 A CN02807474 A CN 02807474A CN 1531755 A CN1531755 A CN 1531755A
Authority
CN
China
Prior art keywords
semiconductor device
hole
stratum
manufacture method
mutual connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA028074742A
Other languages
English (en)
Other versions
CN100481437C (zh
Inventor
�Ү��
耶海尔·哥特基斯
�κ
戴维·魏
罗德尼·基斯特勒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of CN1531755A publication Critical patent/CN1531755A/zh
Application granted granted Critical
Publication of CN100481437C publication Critical patent/CN100481437C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1042—Formation and after-treatment of dielectrics the dielectric comprising air gaps
    • H01L2221/1047—Formation and after-treatment of dielectrics the dielectric comprising air gaps the air gaps being formed by pores in the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Peptides Or Proteins (AREA)

Abstract

本发明提供一种半导体装置。该半导体装置包括一具有复数个晶体管装置的基板以及复数条铜交互连接金属化线与复数个导电通孔。该复数条铜交互连接金属化线与该复数个导电通孔是界定于该半导体装置的复数个交互连接阶层中的每一阶层中，使得该复数条铜交互连接金属化线与该复数个导电通孔藉由一空气介电质而相互隔绝。该半导体装置更包括复数个支持短截部，其中每一个是建构为形成一延伸经过该半导体装置的该复数个交互连接阶层的支持柱。

Description

利用牺牲材料的半导体构造及其制造方法
技术领域
本发明一般是关于一种半导体装置制造技术与用以改良半导体装置性能的技巧。精确言之，本发明是关于利用牺牲材料以增强半导体装置的性能。
背景技术
众所周知，半导体工业朝向利用具有更小特征的装置实现具有更高密度的更大基板。为达成此任务，数百万晶体管(transistor)经由交互连接金属化线、绝缘介电层、以及导电通孔构造的多层而连接且制造于一晶圆基板上。起初，金属化线与通孔主要由铝所形成，因其相对便宜、容易蚀刻、且具有相对低阻值，同时绝缘体主要由二氧化矽所形成。然而，随着晶片上系统(system-on-chip)的演进，由于装置特征、通孔与接触孔、以及金属化线间的距离的尺寸减少，更加需要经由改变半导体制造所用的材料改良半导体装置的性能。到目前为止，此已经成为一个双重任务。
首先，利用铜交互连接线、通孔、以及接触孔，而非铝。把铝用铜来取代是有利的，因为后者比前者具有更低的阻值以及更好的导电性与电致迁移特性。然而，以铜替代铝存有问题，因为其要求金属交互连接形成中的基本改变。具体言之，虽然铝交互连接是藉由蚀刻掉覆盖于基板的表面上的薄铝膜的未受保护部分而形成，但铜交互连接是经由沉积铜至蚀刻入介电层内的通孔与渠沟中而形成。结果，在具有铜交互连接的半导体装置中，必须在基板表面上进行平坦化操作以从介电质的非渠沟、通孔、或接触插塞面积移除过多的铜。
第二，使用具有低介电率的介电材料或者所谓的低K介电材料作为绝缘体，以替代二氧化矽。低K介电材料较好是因为第一，由于两条相邻的金属化线间的耦合电容值直接正比于所用的绝缘介电材料的介电常数，故他们降低交互连接至交互连接电容值。第二，既然介电质的介电常数愈低，故交叉金属化线信号干扰的可能性愈低，所以低K介电材料降低串音杂讯。举例而言，虽然主要使用的介电质二氧化矽的介电常数约为4.0时，但空气具有最低的介电常数1.0，且其他低K介电材料的范围从大约1.5至大约3.5。因为已知空气具有最低的介电常数，在半导体制造技术中存在有制造介电常数接近空气的介电材料的趋势。
到目前为止，此企图以导致高度多孔性介电材料的制造。然而，此多孔性介电材料的低劣的机械强度以及半导体制造技术的目前状态阻碍其运用于半导体制造制程中。尤其，低K介电材料的低劣的机械强度在进行于铜金属化线上的化学机械平坦化(CMP)操作期间中会有问题。众所周知，在CMP操作中，以力使基板表面施加一移动的抛光垫上，因此从整个基板表面移除过多的金属。然而，进行CMP操作于具有多孔性低K介电材料的半导体装置上是复杂的，因为基板表面施加于抛光垫上可能造成半导体构造的区域坍塌或裂开，因此阻碍性能或需要抛弃所制造的半导体晶圆。可了解，当此等问题被引入半导体制造制程中时，除了晶圆投片率降低之外，良好晶片的产率会剧烈减少。
有鉴于前文所述，需要一种可使用习知的技术制造半导体构造，可在CMP操作中提供良好结构支持，同时仍制造出具有低电容性延迟的装置，例如那些利用低K介电材料。
发明内容
广泛言之，本发明藉由使用可抵抗在化学机械平坦法中常见的机械应力与压力的标准介电材料制造半导体构造而满足此等需要。在一较佳实施例中，使用一牺牲材料制造半导体构造的铜交互连接中的每一层，随后被蚀刻掉且由一具有低介电率(低K)的绝缘体所取代。在另一实施例中，复数个支持短截部形成于每一牺牲层内，因此当蚀刻掉牺牲材料时界定出连续支持柱。应了解本发明可以许多种方式实施，包括制程、设备、系统、装置、或方法。下文将说明本发明的若干发明实施例。
在一实施例中，公开一种半导体装置。该半导体装置包括一具有复数个晶体管装置(transistor device)的基板以及复数条铜交互连接金属化线与复数个导电通孔。该复数条铜交互连接金属化线与该复数个导电通孔是界定于该半导体装置的复数个交互连接阶层中的每一阶层中，使得该复数条铜交互连接金属化线与该复数个导电通孔藉由一空气介电质而相互隔绝。该半导体装置更包括复数个支持短截部，其中每一个是建构为形成一延伸经过该半导体装置的该复数个交互连接阶层的支持柱。
在另一实施例中，公开一种半导体装置。该半导体装置包括一具有复数个晶体管装置的基板以及复数条铜交互连接金属化线与复数个导电通孔。该复数条铜交互连接金属化线与该复数个导电通孔是界定于该半导体装置的复数个交互连接阶层中的每一阶层中，使得该复数条铜交互连接金属化线与该复数个导电通孔藉由一多孔性介电材料而相互隔绝。该半导体装置更包括复数个支持短截部，其中每一个是建构为形成一延伸经过该半导体装置的该复数个交互连接阶层的支持柱。
在又另一实施例中，公开一种半导体装置的制造方法。该方法开始于形成复数个晶体管结构于一基板上。随后，经由沉积一牺牲层、进行一双重镶嵌制程以蚀刻复数个渠沟与复数个通孔、以及填满且平坦化该复数个渠沟与该复数个通孔，使得复数个交互连接金属化结构形成于复数个阶层中。随后，于对该复数个交互连接金属化结构的该复数个阶层从头到尾蚀刻掉该牺牲层，因此留下一空隙的交互连接金属化结构。然后藉着低K介电材料填满该空隙的交互连接金属化结构，因此界定一低K介电质交互连接金属化结构。
在又另一实施例中，揭露一种半导体装置的制造方法。该方法开始于形成复数个晶体管(transistor)结构于一基板上，随后形成复数个交互连接金属化结构于复数个阶层中。该复数个交互连接金属化结构是经由沉积一牺牲层、进行一双重镶嵌制程以蚀刻复数个渠沟、复数个通孔、与复数个短截部、以及填满且平坦化该复数个渠沟、该复数个通孔、与该复数个短截部而形成。继而，对于该复数个交互连接金属化结构的该复数个阶层从头到尾蚀刻掉该牺牲层，留下一空隙的交互连接金属化结构与复数个支持短截部。
本发明的优点有许多。最显着地莫过于：即使本发明的半导体构造最终利用空气或低K介电材料作为介电质，但本发明的半导体构造经受住在CMP与其他操作中所发生的结构压力与压力。以此方式，虽然金属间介电质电容值最小化且制造出更快的积体电路装置，但在半导体制造制程中关联于利用空气或低K介电材料的缺点实质上皆被消除。
本发明的其他方面与优点将因下文中参照图示的详细说明而更加明显。
附图说明
图1A是依据本发明的一实施例，具有形成于具有复数条主动装置的基板上方的层间介电质(ILD)的半导体构造的简化的、部分的、分解的的剖面图。
图1B是依据本发明的另一实施例，图A的半导体构造更包括具有复数个制成的金属化线、通孔、以及短截部的第一牺牲层的简化的、部分的、分解的剖面图。
图1C是依据本发明的又另一实施例，图1B的半导体构造具有复数个制成的牺牲层，其中每一层包括复数个短截部的简化的、部分的、分解的剖面图。
图1D是依据本发明的再另一实施例，具有空气作为介电材料的蚀刻后多层半导体构造的简化的、部分的、分解的剖面图。
图1E是依据本发明的一方面，图1D的蚀刻后空气介电质多层半导体构造更包括一钝化盖覆层的简化的、部分的、分解的剖面图。
图1F-1是依据本发明的另一方面，图1D的蚀刻后多层半导体构造已被多孔性低K介电材料填满的简化的、部分的、分解的剖面图。
图1F-2是依据本发明的又另一实施例，图1F的蚀刻后低K介电质填满的半导体构造由一钝化盖覆层所覆盖的简化的、部分的、焊炸的剖面图。
图2是依据本发明的另一方面，用以制造具有复数条铜金属化线与支持短截部的空气介电质半导体构造的制程操作的流程图。
图3是依据本发明的又另一实施例，用以制造具有复数条铜金属化线的多孔性低K介电质半导体构造的上位流程方法操作程序。
具体实施方式
藉由下文附有图示的详细说明将了解本发明，其中相似的参考编号指示着相似的构造元件。
兹将说明用以制造藉由使金属间介电质电容值最小化使半导体性能最佳化的半导体构造的实施例。在一较佳实施例中，使用牺牲材料于每一层铜交互连接的制造中，然后蚀刻掉且由具有低介电常数的绝缘体来取代。在另一实施例中，复数个短截部形成于牺牲层中，因此当蚀刻掉牺牲层时创造出几乎连续支持柱。在较佳实施例中，短截部的实质上连续支持柱是建构成从钝化层延伸至钝化盖覆层，因此形成具有降低的电容相关延迟的高结构整全性的半导体构造。在一较佳实施例中，复数个短截部是由铜所构成。在另一实施例中，牺牲层是介电质且低介电材料是多孔性介电材料。
在下文说明中，提出许多具体细节以透彻了解本发明。然而，熟习此项技术的人士了解本发明的实施得不须具备此等具体细节的部分或全部。换言之，为了不模糊本发明将不详细说明众所周知的制程操作。
图1A是依据本发明一实施例的半导体构造100的剖面图，具有形成于具有复数个晶体管的基板102上方的一层间介电质(ILD)。如图所示，每一制成的晶体管(transistor)包括形成于基板102内的复数个源极/汲极扩散区域103。每一晶体管更包括一导体多晶矽闸极120，藉由一介电闸极氧化物1 18而分离于基板102。在一实施例中，已知为P型或N型区域的源极/汲极区域103，得经由利用杂质例如硼或磷的掺杂制程而形成。如图所示，源极/汲极区域103是由亦形成于基板102内的复数个浅渠沟隔绝区域104所分离。如所设计般，浅渠沟隔绝区域104是由非导电材料(例如二氧化矽、氮化矽等等)所形成。沿着闸极氧化物118与多晶矽闸极120的每一侧壁形成复数个介电质间隙壁122。
更显示着层间介电质(ILD)106形成于基板102上。在较佳实施例中，ILD106是由氧化矽所构成。然而，熟悉此项技艺的人士了解ILD106得由任何其他合适的介电材料所构成，只要该材料实质上坚固耐用且提供充分的绝缘。层间介电层正常简称为ILD1、ILD2等等。用于第一装置后介电层的金属间介电质(IMD)或金属前介电质(PMD)也时常用来说明积体电路建筑架构。
复数个接触孔108界定于ILD106内，由一导电材料所填满(亦即，形成一插塞)，因此允许金属化线与晶体管(亦即，主动元件)间的实质上直接电性接取。在一实施例中，接触插塞是藉由沉积一层钨然后平坦化ILD106的顶表面上过多的钨而形成。
虽然在此实施例中接触孔108填满钨，但熟悉此项技术的人士应了解接触孔108得填入任何导电材料，只要提供金属交互连接与主动元件间的直接层至层电性接取的功能可以达成。此外，虽然在此例子中使用CMP操作移除过多的材料，熟悉此项技艺的人士了解得进行任何其他平坦化或材料移除操作。
跟随着平坦化操作之后，一钝化层116形成于ILD106上方，以保护主动元件在后续制造操作中避免腐蚀与化学反应。在一例子中，钝化层116是由氮化矽(SiN)所形成。
图1B是描绘依据本发明之一实施例，图1A的半导体构造100更包括具有复数条制成的金属化线115、通孔112、以及短截孔124a的第一牺牲层110a。如图所示，在一实施例中，得经由化学蒸汽沉积(CVD)方法形成叠置于钝化层116上方的第一牺牲层110a。第一牺牲层110a最好是使用任何适当的沉积制程所沉积的二氧化矽(SiO2)。在一实施例中，二氧化矽得使用任何合适的沉积方法藉由分解tetraethylorthosilicate“TEOS”Si(OC2H5)4反应物所沉积。合适的沉积方法得包括化学蒸气沉积(CVD)、低压力化学蒸气沉积(LPCVD)、大气压力化学蒸气沉积(APCVD)、次大气压力化学蒸气沉积(SACVD)、电浆增强化学蒸气沉积(PECVD)等等。虽然在此实施例中牺牲层是由二氧化矽所形成，但在不同例子中，牺牲层110a得由任何对铜无活性且在制造制程中机械性坚固的材料所形成。
跟随着第一牺牲层110a的形成后，进行铜双重镶嵌制程以形成层间金属化线与导电通孔于第一牺牲层110a内。在一实施例中，首先，复数个通孔112形成。此任务得藉由重叠第一牺牲层110a与光阻罩，且随后蚀刻并移除第一牺牲层110a中的未被保护的部分向下至钝化层116的表面以及接触孔108而达成。
在较佳实施例中，除了通孔112之外，进行几乎相同于通孔112的制程而形成复数个短截孔124a于第一牺牲层110a内。亦即，复数个短截部状图案遮于第一牺牲层110a的表面上方，随后被蚀刻且向下移除至钝化层116的表面。接着，实行相同技巧，复数条渠沟114形成于第一牺牲层110a内，使得复数个渠沟114中的每一个实质上对准于一受遮通孔112。
此时，一层金属沉积于第一牺牲层110a的表面上以及渠沟114、通孔112、与短截孔124a内。在一实施例中，渠沟114经由溅镀与电镀制程而填满铜，因此界定复数条金属化线115与导电通孔。在一实施例中，于金属沉积之前，得沉积一阻障层(未图示)于第一牺牲层110a的表面上方以及复数个通孔112与渠沟114内。举例而言，得用以形成阻障层的金属典型上包括钽材料或氮化钽材料，或两者的组合。随后，一铜种层(亦未图示)得沉积于阻障层上以作为复数个通孔112与渠沟114内的内壁与表面的衬里。种层的构成是用以在后续的铜电沉积制程中建立良好的电性接触。
如所制造般，复数个短截部125a的每一个的功能是用以支持半导体构造100的多层结构。因此，相反于用以提供不同交互连接层间的电性连接的复数个导电通孔113，短截部125a的功能在于提供一种具有高结构整全性的半导体构造。据此，应了解半导体装置得具有用以达成最佳结构支持排列的任何数目的短截部125分布。再者，虽然在此实施例中短截孔124a填入铜，但在不同例子中，短截孔124a得填入任何非牺牲材料或金属，只要所用材料足够坚固能支持后续形成的钝化盖覆层118。
随着金属化线115、导电通孔113、以及短截部125a形成之后，进行CMP操作于重叠在第一牺牲层110a的表面的铜层上，以从牺牲层110a的表面移除过多的铜。
兹参照图1C，其描绘依据本发明的一实施例图1B的半导体构造100，具有复数个制成的牺牲层110b-110g，每一个层包括复数个短截部125b-125g。在实施例中，第二、第三、第四、第五、第六、以及第七牺牲层110b-110g与其各自的渠沟114、金属化线115、通孔112、导电通孔113、短截孔124b-124g、以及短截部125b-125g中的每一个皆以相同于第一牺牲层110a与其各自的渠沟114、金属化线115、通孔112、导电通孔113、短截孔124a、以及短截部125a的方式和材料所形成。
如图所示，复数个短截部125b-125g分别形成第一至第七牺牲层110b-110g内，使得复数个短截部125b-125g中的每一个对准于复数个短截部125a中的每一个。亦即，复数个短截部125g中的每一个与其各自对准的短截部群一起形成于每一牺牲层110a-110f内，界定一实质上连续支持柱，每一个从钝化层116的表面延伸至第七牺牲层110g的表面。以此方式，短截部125a-125g对一后续形成的钝化盖覆层118提供适当的支持。
图1D是依据本发明的一实施例蚀刻后多层半导体构造100’的剖面图，具有空气作为介电材料。如图所示，图1C所描绘的半导体100的牺牲层100a-100g已被蚀刻。举例而言，牺牲层110a-110g得经由混蚀刻制程而移除，其中氢氟酸(HF)与去离子水的混合物(亦即，稀释的HF(DHF))施加牺牲层110a-110g，因此移除围绕导电通孔113、金属化线115、以及短截部125a-125g的牺牲材料。在一实施例中，牺牲材料的移除得藉由首先将半导体构造100浸入于含有氢氟酸与去离子水的混合物的槽中一特定时间。随后，氢氟酸与去离子水的混合物藉由漂洗半导体构造100，接着进行自旋漂洗操作而移除。在另一实施例中，浸入蚀刻可能藉由利用加热器与搅动装置(例如，搅拌器、超音波等等)而增强。在另一实施例中，并非浸入半导体构造100，而是经由喷洒氢氟酸与去离子水的混合物至半导体构造100上进行蚀刻操作，因此创造出一空隙的交互连接金属化结构。然而，在另一实施例中，得使用氧化物电浆蚀刻方法蚀刻掉牺牲材料。
在氢氟酸与去离子水的混合物中氢氟酸的浓度以介于大约0.1％至5.0％间较佳。然而，熟悉此项技艺的人士了解氢氟酸与去离子水的混合物中氢氟酸的浓度得为任何适当的浓度，只要混合物具有在不影响金属化线下可移除牺牲层的能力。再者，虽然已使用氢氟酸与去离子水的混合物进行蚀刻操作，但必须了解仍得使用任何具有合适浓度的适当的蚀刻剂，只要蚀刻剂能移除牺牲材料。
必须注意短截部125a-125g、导电通孔113、以及金属化线115不会被蚀刻操作所影响。亦即，短截部125a-125g、导电通孔113、以及金属化线115是由实质上对于氢氟酸与去离子水的混合物无活性的材料所构成。再者，牺牲材料的移除不影响由钝化层116所保护的主动元件的电性效能。此外，虽然在此实施例中已经使用空气作为绝缘体，但在不同实施例中，得使用任何具有低K介电常数(例如氮气等等)的气体或任何惰性气体(例如氖、氩等等)代替牺牲材料。
兹参照图1E，显示依据本发明的一实施例图1D的蚀刻后空气-介电质多层半导体构造100’，更包括钝化盖覆层118。如图所示，在一例子中，钝化盖覆层118得包括复数个凹面116b1与116b2，实质上形成由牺牲层110g的移除所创造出的空隙中。
如图所示，钝化盖覆层118实质上归结了半导体构造100’的制造且作为两种目的之用。除了作用为密封钝化层之外，因此防止半导体构造100’内的腐蚀与化学反应，钝化盖覆层118亦作用为半导体构造100’的盖。如此，短截部125a-125g的复数个实质上连续柱对于钝化盖覆层118提供足够的支持。以此方式，如所制成般，钝化盖覆层118、复数个短截部125a-125g、复数个金属化线115、复数个导电通孔113、以及基板102创造出一具有高结构整全性与降低电容延迟的半导体构造。
图1F-1是依据本发明的一实施例图1D的蚀刻后多层半导体构造100’的剖面图，具有低K介电层。如图所示，牺牲层110a-110g已经由低介电材料111所形成的介电层110a’-110g’所替代。低K介电材料111是建构成一高度多孔性介电材料，以具有实质上接近空气的介电常数较佳。如此，低K介电材料包括复数条空气填满的孔111’。在一实施例中，低K介电材料111得为从位于Los Gatos，California的Applied Signal Electronic Materials而来的Nanoglass TM，其为具有直径小至10毫微米的填满空气的孔的二氧化矽材料。在不同的实施例中，得利用任何多孔性低K介电材料(例如自旋聚合物、CVD沉积的有机矽酸玻璃(organosilicate glass，OSG)、自旋聚合物与CVD沉积的OSG一起、组合有气相蒸发技巧的自旋聚合物、组合有超临界干燥技巧的自旋聚合物、多孔性矽土气凝胶、Dow Corninghydrogen silsesquioxan型多孔性XLK介电质、氩/氧气气体环境中矽蒸发/氧化沉积等等)。至于多孔性材料，有效介电常数的范围介于空气的介电常数(亦即1)与致密材料Dow Corning XLK的介电常数(亦即2.2)间。因此，在较佳实施例中，多孔性低只是电材料的介电常数的范围从大约1至大约4。
在一实施例中，蚀刻后半导体构造100’经由自旋制程或CVD制程而填满低K介电材料111。最好藉着压力将液体状的低K介电材料111导引入蚀刻后半导体构造100’。以此方式，低K介电材料111穿过半导体构造100’的几乎所有被蚀刻的区域，向下大约至第一介电层110a’。藉此，半导体构造100’的蚀刻后区域可填满低K介电材料111，使得实质上所有存在的空隙由低材料111所填满。然而，熟悉此项技艺的人士了解依据所需要的半导体构造100”的机械强度与低K介电材料，低K介电材料111得导引入半导体构造100’中，使得在填充操作之后仍维持有若干空隙。举例而言，在一态样中，蚀刻后半导体构造100’的填充得使实质上位于上方的介电层由低K介电材料111所填满同时下方的介电层维持几乎空着。
随着导引入低K介电材料111之后，如图1F-2所示，依据本发明的一实施例，蚀刻后低K介电质半导体构造100”由钝化盖覆层118’所覆盖。如图所示，钝化盖覆层118’的功用如同一密封钝化层以及一盖子。如图所示，钝化盖覆层118’、第一至第七介电层110a’-110g’、以及基板102形成具有高结构整全性与低电容延迟的半导体构造100”。
虽然在此等实施例中牺牲层110a-110g已由二氧化矽所形成，但熟悉此项技艺的人士明白对于铜无活性且机械性坚固以致可在制造制程中实施的材料皆得用以形成牺牲层。应注意牺牲层的功用在于在多层交互连接结构的制造中提供良好的机械支持。此机械支持是必须的以使交互连接结构可抵抗在CMP与其他操作中发生的结构应力与压力。
兹参照图2，其描绘依据本发明的一实施例制程操作的流程图200，用以制造具有复数条铜金属化线与支持短截部的空气介电质半导体构造。本方法开始于操作202，其中提供一具有主动区域的基板。接着，在操作204中，形成浅渠沟隔绝区域于基板中，随后在操作206中，形成晶体管结构于主动区域中。
一旦界定出晶体管，本方法继续至操作208，其中形成ILD于基板表面上方。随后，在操作210中，用以提供金属化线与晶体管间的直接接取的钨接触插塞经由ILD而形成。钨接触插塞的形成需要沉积钨至ILD的表面上以及通孔内，以形成钨插塞。据此，在后续的操作212中，重叠于ILD表面的钨被平坦化，因此移除过多的钨。此操作的后跟随操作214，其中形成钝化层于ILD上方以保护基板的主动成分免受污染。
此时，本方法继续至操作216，其中形成牺牲层于先前所形成的层上方。随后，在操作216中，形成通孔与渠沟于牺牲层中。最好经由通孔优先、渠沟优先或者掩埋通孔双重镶嵌制程所达成。随着通孔与渠沟的表成后，在操作220中，经由牺牲层形成短截孔以支持多层半导体构造。以此方式，支持短截部形成于每一牺牲层中，因此对于后续形成的钝化盖覆层提供支持。在某些情形中，短截孔可于形成通孔的同时形成。
接续着通孔、渠沟、以及短截孔的形成，在操作222中，施加铜至牺牲层的表面上以及通孔、渠沟、与短截孔内，因此填满渠沟、通孔、与短截孔。当铜沉积至通孔、渠沟、与短截孔内时，过多的铜存留于牺牲层的表面。据此，在操作224中，过多的铜被平坦化且清洁基板表面，因此移除存留于基板表面上的任何污染。过多的铜最好经由化学机构平坦法(CMP)操作而平坦化。重要的是注意既然牺牲材料仍存在，故交互连接结构在CMP操作中非常移定。
随后，本方法继续至操作226，其中确定是否需要形成任体何额外的金属化线。倘若确定需要额外的金属化线，本方法返回至操作216，其中牺牲层形成于先前所形成的层上方。相对地，倘若无须形成额外的金属化线，本方法继续至操作228，其中蚀刻且移除未受钝化层所保护的牺牲层。牺牲材料的移除是藉由施加HF与去离子水的混合物至多层半导体构造而达成。最后，本方法继续至操作230，其中形成钝化盖覆层于最末的铜金属化层上方且归结本制造制程。
本发明的另一实施例可从图3的流程图300来了解，其描绘依据本发明的一实施例用以制造具有铜金属化线的多孔性低K介电质半导体构造的制程操作的流程图300。本方法开始于操作302，其中提供一具有主动区域的基板。接着，在操作304中，形成浅渠沟隔绝区域至基板中，随后在操作306中，形成晶体管结构于主动区域中。在晶体管结构形成之后，于操作308中，形成ILD于基板表面上方，随后于操作310中，经由ILD形成钨接触插塞。随后，重叠于ILD的表面的过多的钨被平坦化。接着于操作314中，形成钝化层于ILD上方，以保护基板的主动元件。
在钝化层形成之后，于操作316中，形成牺牲层于先前所形成的层上方，随后在操作318中，经由牺牲层形成通孔与渠沟。随后，在操作320中，施加铜至牺牲层的表面上，因此填满渠沟与通孔。在操作322中，平坦化与清洁操作接续实施，以从基板表面上移除过多的铜与污染。
进行至操作324，确定是否需要形成任何额外的金属化线。倘若确定需要额外的金属化线，则本方法继续至操作316。否则，本方法继续至操作326，其中蚀刻且移除未受钝化层保护的牺牲层。牺牲层的移除是藉由施加HF与去离子水的混合物或任何合适于溶解牺牲层的化学物质至多层半导体构造。随后，在操作328中，由多孔性低K介电材料来替代牺牲层。最后，在操作330中，钝化盖覆层形成于最末的铜金属化层上方，因此归结本制造制程。
再次，应注意既然致密的牺牲材料仍然存在，故在每一CMP操作中交互连接结构机械性皆稳定。一旦无须更多的CMP操作，则移除牺牲材料。一旦移除，则交互连接结构可由低K介电材料填满或留下作为空气介电质。低只是电质或空气将因而提供更快的积体电路装置。
虽然前述发明已因清楚了解的目的而详细说明，但显然得在权利要求内实行特定的变换与修改。举例而言，此处所述的实施例主要指向具有铜金属化线的半导体构造的制造；然而，应了解本发明的制造制程相当合适于制造具有任何类型金属化线的半导体构造(例如铝、钨、以及其他金属或合金)。据此，本实施例为阐释性而非限制性，且本发明不限于此处所给定的细节，而得在权利要求的范围与均等物内加以修改。

Claims (20)

1.一种半导体装置，包含：
一基板，具有复数个晶体管装置；
复数条铜交互连接金属化线与复数个导电通孔，界定于该半导体装置的复数个交互连接阶层中的每一阶层中，该复数条铜交互连接金属化线与该复数个导电通孔是藉由一空气介电质而相互隔绝；以及
复数个支持短截部，该复数个支持短截部中的每一个是建构为形成一延伸经过该半导体装置的该复数个交互连接阶层的支持柱。
2.如权利要求1的半导体装置，其中该复数条铜交互连接金属化线与该复数个导电通孔界定双重镶嵌结构。
3.如权利要求1的半导体装置，其中该复数个支持短截部并未电性交互连接至该复数条铜交互连接金属化线与该复数个导电通孔。
4.如权利要求1的半导体装置，更包含：
一钝化层，界定于该复数条铜交互连接金属化线与该复数个导电通孔的最顶层上方。
5.如权利要求4的半导体装置，其中该复数个支持短截部更支持该钝化层。
6.一种半导体装置，包含：
一基板，具有复数个晶体管装置；
复数条铜交互连接金属化线与复数个导电通孔，界定于该半导体装置的复数个交互连接阶层中的每一阶层中，该复数条铜交互连接金属化线与该复数个导电通孔是藉由一多孔性介电材料而相互隔绝；以及
复数个支持短截部，该复数个支持短截部中的每一个是建构为形成一延伸经过该半导体装置的该复数个交互连接阶层的支持柱。
7.如权利要求6的半导体装置，其中该复数个支持短截部并未电性交互连接至该复数条铜交互连接金属化线与该复数个导电通孔。
8.如权利要求6的半导体装置，更包含：
一钝化层，界定于该复数条铜交互连接金属化线与该复数个导电通孔的最顶层上方。
9.一种半导体装置的制造方法，包含：
形成复数个晶体管结构于一基板上；
形成复数个交互连接金属化结构于复数个阶层中，该复数个交互连接金属化结构的形成包括：沉积一牺牲层；进行一双重镶嵌制程以蚀刻复数个渠沟与复数个通孔，以及填满且平坦化该复数个渠沟与该复数个通孔，
对于该复数个交互连接金属化结构的该复数个阶层从头到尾蚀刻掉该牺牲层，该蚀刻留下一空隙的交互连接金属化结构；以及
藉着低K介电材料填满该空隙的交互连接金属化结构，该填满用以界定一低K介电质交互连接金属化结构。
10.如权利要求9的半导体装置的制造方法，更包含：
形成一钝化层于该被填满的该空隙的交互连接金属化结构上方。
11.如权利要求9的半导体装置的制造方法，其中该牺牲层是一介电质。
12.如权利要求11的半导体装置的制造方法，其中该介电质是二氧化矽(SiO2)。
13.如权利要求9的半导体装置的制造方法，其中该蚀刻包括：
使该牺牲层遭受一湿蚀刻剂。
14.如权利要求13的半导体装置的制造方法，其中该湿蚀刻剂是一种氢氟酸(HF)和去离子水(DI水)的混合物。
15.一种半导体装置的制造方法，包含：
形成复数个晶体管结构于一基板上；
形成复数个交互连接金属化结构于复数个阶层中，该复数个交互连接金属化结构的形成包括：沉积一牺牲层；进行一双重镶嵌制程以蚀刻复数个渠沟、复数个通孔、与复数个短截部；及填满且平坦化该复数个渠沟、该复数个通孔、与该复数个短截部；和
对于该复数个交互连接金属化结构的该复数个阶层从头到尾蚀刻掉该牺牲层，该蚀刻留下一空隙的交互连接金属化结构与复数个支持短截部。
16.如权利要求15的半导体装置的制造方法，更包含：
形成一钝化层于该空隙的交互连接金属化结构与该复数个支持短截部上方。
17.如权利要求16的半导体装置的制造方法，其中该空隙的交互连接金属化结构具有空气、氮气、氖气、以及氩气中之一气体作为一介电质。
18.如权利要求15的半导体装置的制造方法，其中该蚀刻包括：
使该牺牲层遭受一湿蚀刻剂。
19.如权利要求18的半导体装置的制造方法，其中该湿蚀刻剂是至少为一种氢氟酸(HF)和去离子水(DI水)的混合物。
20.如权利要求15的半导体装置的制造方法，其中该复数个支持短截部中的每一个是建构为形成一延伸经过该空隙的交互连接金属化结构的该复数个阶层的支持柱。
CNB028074742A 2001-03-28 2002-03-26 利用牺牲材料的半导体装置 Expired - Lifetime CN100481437C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/821,415 US6984892B2 (en) 2001-03-28 2001-03-28 Semiconductor structure implementing low-K dielectric materials and supporting stubs
US09/821,415 2001-03-28

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN2009100067301A Division CN101488473B (zh) 2001-03-28 2002-03-26 利用牺牲材料的半导体构造的制造方法

Publications (2)

Publication Number Publication Date
CN1531755A true CN1531755A (zh) 2004-09-22
CN100481437C CN100481437C (zh) 2009-04-22

Family

ID=25233349

Family Applications (2)

Application Number Title Priority Date Filing Date
CNB028074742A Expired - Lifetime CN100481437C (zh) 2001-03-28 2002-03-26 利用牺牲材料的半导体装置
CN2009100067301A Expired - Lifetime CN101488473B (zh) 2001-03-28 2002-03-26 利用牺牲材料的半导体构造的制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN2009100067301A Expired - Lifetime CN101488473B (zh) 2001-03-28 2002-03-26 利用牺牲材料的半导体构造的制造方法

Country Status (10)

Country Link
US (3) US6984892B2 (zh)
EP (1) EP1415344B1 (zh)
JP (1) JP4283106B2 (zh)
KR (1) KR100874521B1 (zh)
CN (2) CN100481437C (zh)
AT (1) ATE328366T1 (zh)
DE (1) DE60211915T2 (zh)
IL (3) IL157828A0 (zh)
TW (1) TW533574B (zh)
WO (1) WO2002103791A2 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100369234C (zh) * 2005-03-28 2008-02-13 台湾积体电路制造股份有限公司 形成半导体装置的方法
CN101593719B (zh) * 2008-05-26 2010-08-11 中芯国际集成电路制造(北京)有限公司 自支撑空气桥互连结构的制作方法
CN101834153A (zh) * 2010-04-22 2010-09-15 上海宏力半导体制造有限公司 增强芯片封装时抗压能力的方法及其芯片
CN110246898A (zh) * 2014-04-18 2019-09-17 索尼公司 场效应晶体管
TWI720487B (zh) * 2018-06-18 2021-03-01 美商瑞西恩公司 具有抗偏折層之半導體裝置

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1521300A1 (en) * 2003-09-30 2005-04-06 STMicroelectronics S.r.l. Circuit structure integrated on a semiconductor substrate and relevant manufacturing method
US8263983B2 (en) * 2003-10-28 2012-09-11 Semiconductor Energy Laboratory Co., Ltd. Wiring substrate and semiconductor device
KR100571391B1 (ko) * 2003-12-23 2006-04-14 동부아남반도체 주식회사 반도체 소자의 금속 배선 구조의 제조 방법
CN1705098A (zh) * 2004-06-02 2005-12-07 中芯国际集成电路制造(上海)有限公司 用于低k中间电介质层的方法及结构
US20060035457A1 (en) * 2004-08-10 2006-02-16 Carter Richard J Interconnection capacitance reduction
JP2006147877A (ja) * 2004-11-19 2006-06-08 Fujitsu Ltd 半導体装置及びその製造方法
JP5180426B2 (ja) * 2005-03-11 2013-04-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5204370B2 (ja) * 2005-03-17 2013-06-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7071099B1 (en) 2005-05-19 2006-07-04 International Business Machines Corporation Forming of local and global wiring for semiconductor product
US7737020B1 (en) * 2005-12-21 2010-06-15 Xilinx, Inc. Method of fabricating CMOS devices using fluid-based dielectric materials
JP4666308B2 (ja) * 2006-02-24 2011-04-06 富士通セミコンダクター株式会社 半導体装置の製造方法
US7537511B2 (en) * 2006-03-14 2009-05-26 Micron Technology, Inc. Embedded fiber acoustic sensor for CMP process endpoint
CN103560107A (zh) * 2006-10-09 2014-02-05 英闻萨斯有限公司 形成互连结构的方法
TW200826233A (en) * 2006-12-15 2008-06-16 Touch Micro System Tech Method of fabricating metal interconnects and inter-metal dielectric layer thereof
US7608538B2 (en) 2007-01-05 2009-10-27 International Business Machines Corporation Formation of vertical devices by electroplating
JP5209269B2 (ja) * 2007-10-29 2013-06-12 日本電信電話株式会社 電気装置及びその製造方法
US8299622B2 (en) 2008-08-05 2012-10-30 International Business Machines Corporation IC having viabar interconnection and related method
JP2011040582A (ja) * 2009-08-11 2011-02-24 Fuji Xerox Co Ltd 発光素子およびその製造方法
US8896120B2 (en) * 2010-04-27 2014-11-25 International Business Machines Corporation Structures and methods for air gap integration
US9293366B2 (en) 2010-04-28 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias with improved connections
US8525354B2 (en) * 2011-10-13 2013-09-03 United Microelectronics Corporation Bond pad structure and fabricating method thereof
US9105634B2 (en) * 2012-06-29 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Voids in interconnect structures and methods for forming the same
KR20140089650A (ko) 2013-01-03 2014-07-16 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
CN103943550B (zh) * 2013-01-18 2016-07-27 中芯国际集成电路制造(上海)有限公司 顶层金属互连层的制造方法
US10131819B2 (en) * 2013-08-30 2018-11-20 Hitachi Chemical Company, Ltd Slurry, polishing solution set, polishing solution, and substrate polishing method
US20150340322A1 (en) * 2014-05-23 2015-11-26 Rf Micro Devices, Inc. Rf switch structure having reduced off-state capacitance
WO2016151684A1 (ja) * 2015-03-20 2016-09-29 株式会社日立国際電気 半導体装置の製造方法、記録媒体及び基板処理装置
US10211052B1 (en) * 2017-09-22 2019-02-19 Lam Research Corporation Systems and methods for fabrication of a redistribution layer to avoid etching of the layer
US11299827B2 (en) 2018-05-17 2022-04-12 James Tolle Nanoconductor smart wearable technology and electronics
KR102107345B1 (ko) 2019-12-11 2020-05-06 조성민 코킹 및 궤적연습용 골프 스윙 연습기
CN114088201A (zh) * 2021-03-26 2022-02-25 北京北方高业科技有限公司 基于cmos工艺的红外探测器像元和红外探测器
KR20240028826A (ko) 2022-08-25 2024-03-05 (주)디엠비에이치 2개의 imu센서를 이용한 스윙연습기

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63313896A (ja) 1987-06-17 1988-12-21 Nippon Telegr & Teleph Corp <Ntt> エアギャップ多層配線の形成方法
JPH01235254A (ja) * 1988-03-15 1989-09-20 Nec Corp 半導体装置及びその製造方法
JPH02220464A (ja) 1989-02-22 1990-09-03 Toshiba Corp 半導体装置及びその製造方法
US5219791A (en) * 1991-06-07 1993-06-15 Intel Corporation TEOS intermetal dielectric preclean for VIA formation
US5413962A (en) 1994-07-15 1995-05-09 United Microelectronics Corporation Multi-level conductor process in VLSI fabrication utilizing an air bridge
US6057224A (en) * 1996-03-29 2000-05-02 Vlsi Technology, Inc. Methods for making semiconductor devices having air dielectric interconnect structures
US5990507A (en) * 1996-07-09 1999-11-23 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor structures
JP2962272B2 (ja) 1997-04-18 1999-10-12 日本電気株式会社 半導体装置の製造方法
US6277728B1 (en) * 1997-06-13 2001-08-21 Micron Technology, Inc. Multilevel interconnect structure with low-k dielectric and method of fabricating the structure
US6184121B1 (en) * 1997-07-10 2001-02-06 International Business Machines Corporation Chip interconnect wiring structure with low dielectric constant insulator and methods for fabricating the same
JP2971454B2 (ja) * 1997-08-21 1999-11-08 松下電子工業株式会社 半導体装置とその製造方法
US6333255B1 (en) * 1997-08-21 2001-12-25 Matsushita Electronics Corporation Method for making semiconductor device containing low carbon film for interconnect structures
US6078088A (en) * 1999-01-05 2000-06-20 Advanced Micro Devices, Inc. Low dielectric semiconductor device with rigid lined interconnection system
US6657302B1 (en) * 1999-01-12 2003-12-02 Agere Systems Inc. Integration of low dielectric material in semiconductor circuit structures
US6204165B1 (en) * 1999-06-24 2001-03-20 International Business Machines Corporation Practical air dielectric interconnections by post-processing standard CMOS wafers
JP2001185552A (ja) * 1999-12-27 2001-07-06 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2001196372A (ja) * 2000-01-13 2001-07-19 Mitsubishi Electric Corp 半導体装置
US6555467B2 (en) * 2001-09-28 2003-04-29 Sharp Laboratories Of America, Inc. Method of making air gaps copper interconnect
US6713835B1 (en) * 2003-05-22 2004-03-30 International Business Machines Corporation Method for manufacturing a multi-level interconnect structure

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100369234C (zh) * 2005-03-28 2008-02-13 台湾积体电路制造股份有限公司 形成半导体装置的方法
CN101593719B (zh) * 2008-05-26 2010-08-11 中芯国际集成电路制造(北京)有限公司 自支撑空气桥互连结构的制作方法
CN101834153A (zh) * 2010-04-22 2010-09-15 上海宏力半导体制造有限公司 增强芯片封装时抗压能力的方法及其芯片
CN101834153B (zh) * 2010-04-22 2015-05-20 上海华虹宏力半导体制造有限公司 增强芯片封装时抗压能力的方法及其芯片
CN110246898A (zh) * 2014-04-18 2019-09-17 索尼公司 场效应晶体管
TWI720487B (zh) * 2018-06-18 2021-03-01 美商瑞西恩公司 具有抗偏折層之半導體裝置

Also Published As

Publication number Publication date
US7425501B2 (en) 2008-09-16
US20050194688A1 (en) 2005-09-08
TW533574B (en) 2003-05-21
CN100481437C (zh) 2009-04-22
US7875548B2 (en) 2011-01-25
JP2005519454A (ja) 2005-06-30
CN101488473B (zh) 2011-07-13
US20090004845A1 (en) 2009-01-01
CN101488473A (zh) 2009-07-22
JP4283106B2 (ja) 2009-06-24
KR20030086613A (ko) 2003-11-10
US6984892B2 (en) 2006-01-10
US20060043596A1 (en) 2006-03-02
IL201926A0 (en) 2010-06-16
KR100874521B1 (ko) 2008-12-16
EP1415344B1 (en) 2006-05-31
IL157828A (en) 2010-06-16
IL157828A0 (en) 2004-03-28
WO2002103791A3 (en) 2004-02-19
DE60211915D1 (de) 2006-07-06
ATE328366T1 (de) 2006-06-15
DE60211915T2 (de) 2007-02-08
WO2002103791A2 (en) 2002-12-27
EP1415344A2 (en) 2004-05-06

Similar Documents

Publication Publication Date Title
CN1531755A (zh) 利用牺牲材料的半导体构造及其制造方法
US6380084B1 (en) Method to form high performance copper damascene interconnects by de-coupling via and metal line filling
CN100431098C (zh) 金属-绝缘体-金属电容器及互连结构
US7301107B2 (en) Semiconductor device having reduced intra-level and inter-level capacitance
US20040232552A1 (en) Air gap dual damascene process and structure
KR19980064089A (ko) 다공성 유전체 금속화 방법
CN1434509A (zh) 双镶嵌金属内连线结构及其制作方法
CN1933153A (zh) 半导体元件及制造镶嵌结构中的金属绝缘金属电容的方法
CN1127123C (zh) 形成半导体器件接触塞的方法
CN1795552A (zh) 制造一种多层互连结构的方法
CN1507045A (zh) 包括金属-绝缘体-金属电容器的集成电路装置和半导体装置
CN1799137A (zh) 对线路和通孔导体使用不同材料的双重镶嵌互连结构
CN1581476A (zh) 无孔隙金属互连结构及其形成方法
TWI231564B (en) Cu damascene process and structure
KR20010019643A (ko) 저유전율 절연막을 갖는 다층 금속배선의 형성방법
CN1160771C (zh) 制造半导体器件冠式电容器的方法
CN1114942C (zh) 在集成电路中形成接触销且同时平面化衬底表面的方法
KR100399909B1 (ko) 반도체 소자의 층간 절연막 형성 방법
US20090072402A1 (en) Semiconductor device and method of fabricating the same
KR20040057476A (ko) 반도체소자 제조방법
KR100259168B1 (ko) 반도체 디바이스의 금속배선 구조 및 그의 형성방법
KR100253411B1 (ko) 반도체 소자의 다층 배선 구조 형성 방법
KR100682246B1 (ko) 반도체 소자 및 그 제조방법
KR20020050901A (ko) 반도체장치의 배선 및 배선연결부 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20090422

CX01 Expiry of patent term