CN1507045A - 包括金属-绝缘体-金属电容器的集成电路装置和半导体装置 - Google Patents

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Abstract

本发明提供集成电路装置，所述集成电路装置包括集成电路衬底和位于该集成电路衬底上的金属－绝缘体－金属(MIM)电容器的导电的下部电极层。介电层位于该下部电极层上，而该MIM电容器的导电的上部电极层位于该介电层上。第一金属间介电层位于该上部电极层上。该第一金属间介电层包括至少一个延伸至该上部电极层的通孔。第一导电互连层位于该第一金属间介电层的所述至少一个通孔上。第二金属间介电层位于该第一金属间介电层上。该第二金属间介电层包括至少一个延伸至该第一导电互连层并至少部分露出该第一金属间介电层的所述至少一个通孔的至少一个通孔。第二导电互连层被提供在电连接该第一导电互连层的该第二金属间介电层的至少一个通孔中。

Description

包括金属-绝缘体-金属电容器的 集成电路装置和半导体装置
本申请要求2002年12月11日提交的韩国专利申请第2002-78905号的优先权，兹将其中所公开的内容结合在此作为参考。
技术领域
本发明涉及集成电路装置和半导体装置，更具体地，涉及包括电容器的集成电路装置和半导体装置，以及制造这种集成电路装置的方法。
背景技术
由于集成电路装置集成密度不断增加，在传统的金属-绝缘体-半导体(MIS)电容器更加难以获得理想的电容，例如，由于低介电系数层形成在介电层和硅层之间。MIS电容器的一个可供选择是金属-绝缘体-金属(MIM)电容器。
图1是一剖面图，示出了包括连接到晶体管的传统MIM电容器的检测电路(半导体)装置。如图1所示，第一晶体管包括形成在集成电路衬底11中的栅极13a、源极15和漏极17a。第二晶体管包括形成在集成电路衬底11中的栅极13b和漏极17b。该第二晶体管也包括源极15。
该第一晶体管的漏极17a经由导电图形19被连接到下部电极21。MIM电容器的介电层23和上部电极25形成在下部电极21上。下部电极21和上部电极25为导电金属层。互连层27形成在并连接到该MIM电容器的上部电极25上。
该第二晶体管的漏极17b经由导电图形19和互连层29和31被连接到上部互连层33。虽然未在图1中示出，互连层27也被连接到上部互连层33。绝缘层35、45、55和65也被示出在图1中。
图1所示的MIM电容器的性能的一个限制是互连层27和下部电极21之间的距离不过大。随着该距离减小，不希望的水平(level)的寄生电容可能逐渐显现出来，该寄生电容可能对该MIM电容器的性质产生不利影响。由于该装置的寄生电容通常与绝缘层的厚度成反比，当该绝缘层的厚度减小时，问题变得更加严重。
图2是一曲线图，示出了寄生电容对不同绝缘层厚度的影响的模拟结果，所述绝缘层例如为绝缘层55。如图2所示，随绝缘层厚度减小，寄生电容以一种非线性的方式增加。
因而，对于图1所示的包括MIM电容器的传统集成电路装置而言，互连层27和下部电极21之间的寄生电容的增加可以恶化和/或降低该MIM电容器的性质的稳定性。此外，依赖于诸如绝缘层厚度的工艺变量的所述寄生电容的易变性可以增加形成具有稳定性质的MIM电容器的难度。
发明内容
本发明的实施例包括集成电路装置，所述集成电路装置包括集成电路衬底和位于该集成电路衬底上的MIM电容器的导电下部电极层。介电层位于该下部电极层上，而该MIM电容器的导电上部电极层位于该介电层上。第一金属间(intermetal)介电层为该上部电极层上。所述第一金属间介电层包括至少一个延伸至上部电极层的通孔。第一导电互连层位于第一金属间介电层的所述至少一个通孔上。第二金属间介电层位于第一金属间介电层上。该第二金属间介电层包括至少一个通孔，所述至少一个通孔延伸至第一导电互连层并至少部分露出第一金属间介电层的所述至少一个通孔。第二导电互连层被装载在第二金属间介电层的所述至少一个通孔中，其电连接第一导电互连层。
在本发明的其他实施例中，第一导电互连层是着陆架(landing pad)型独立的互连层，其连接第二导电互连层到所述上部电极。位于下部电极层和上部电极层之间的介电层可具有比该装置其他区域中的介电层的厚度大的厚度。所述下部电极层可连接所述集成电路衬底的掺杂区域，例如晶体管装置的漏区。
在本发明的另一些实施例中，所述装置还包括形成在上部电极和第一金属间介电层的绝缘层之间的该第一金属间介电层的绝缘的图形。所述绝缘图形可以仅形成在所述上部电极上。所述上部电极和第一金属间介电层之间的绝缘图形可以是选自于由氧化层、氮化层、掺氟的硅酸盐玻璃(FSG)层、有机金属硅酸盐玻璃(OSG)层、碳化硅(SiC)层以及它们的组合物构成的组。所述绝缘图形可以直接位于所述上部电极上，而第二金属间介电层可以直接位于第一金属间介电层上。
在本发明的其它实施例中，所述着陆架型独立(landing pad typeindependent)互连层被形成大约0.1μm到大约0.2μm的厚度。第一金属间介电层的所述至少一个通孔可以是多个彼此分开的通孔，而第二金属间介电层的所述至少一个通孔可以是彼此分开的多个通孔。所述着陆架型独立互连层可以被形成得与第一金属间介电层具有同样的高度。第一金属间介电层可以可以包括沟槽，该沟槽具有比所述多个通孔中的至少一个通孔的直径大的直径和比所述多个通孔中的至少一个通孔的深度小的深度。
在本发明的另一些实施例中，所述介电层在所述下部电极层和所述上部电极层之间具有比在该装置的其它区域中的所述介电层的厚度大的厚度。在所述的该装置的其它区域中的所述介电层的厚度为从大约0.01μm到大约0.1μm。
在本发明的其它实施例中，该装置还包括具有形成在所述集成电路衬底上的源极、漏极和栅极的晶体管。所述MIM电容器的所述下部电极层被电连接到所述晶体管的漏极。第三导电互连层可以形成在第二导电互连层上，而第一导电互连层和第二导电互连层可以电连接所述上部电极到第三导电互连层。该装置还可以包括具有形成在所述集成电路衬底上的漏极和栅极的第二晶体管，该第二晶体管与该第一晶体管具有公用源极，并且该第二晶体管的漏极被电连接到所述第三互连层。
在本发明的另一些实施例中，提供了集成电路存储装置和大规模集成(LSI)逻辑电路，包括如上所述的具有MIM电容器的集成电路装置。
在本发明的其它实施例中，提供了制造包括MIM电容器的集成电路装置的方法。包括下部电极、介电层和上部电极的MIM电容器被形成在集成电路衬底上。第一绝缘层形成在所述MIM电容器的所述上部电极上。至少一个通孔形成在第一绝缘层中并延伸至所述MIM电容器的所述上部电极。着陆架型独立互连层形成在第一绝缘层中的所述至少一个通孔中。第二绝缘层形成在第一绝缘层上。至少一个通孔形成在第二绝缘层中并延伸至第一绝缘层且至少部分露出所述着陆架型独立互连层。第二导电互连层形成在电连接所述着陆架型独立互连层的所述第二绝缘层的所述至少一个通孔中。形成该MIM电容器可以包括形成所述介电层，使得所述介电层在所述下部电极层和所述上部电极层之间具有比在该装置的其它区域中的所述介电层的厚度大的厚度。
本发明的另一些实施例提供半导体装置，该半导体装置具有形成在半导体衬底上的MIM电容器，并具有下部电极、介电层和上部电极。第一金属间介电层(IMD)形成在所述MIM电容器的上部和下部电极上，第一通孔被定义在所述MIM电容器的上部电极上的所述第一IMD中。着陆架型独立互连层形成在所述第一通孔中。第二IMD被形成，使得第二通孔露出形成在所述MIM电容器上的所述着陆架型独立互连层。互连层形成在所述第二通孔中，以便与所述MIM电容器的所述上部电极。
所述MIM电容器的下部电极可以连接形成在所述半导体衬底中的漏极。所述上部电极可以被形成为完全覆盖所述下部电极。
在本发明的其它实施例中，形成在上部电极下方的介电层的厚度比形成在除了形成有所述上部电极的区域的其它区域处的介电层的厚度大。由氧化层、氮化层、FSG层、OSG层、SiC层或它们的组合物形成的绝缘图形可以形成在所述上部电极上。所述绝缘图形可以不形成在除了形成有所述上部电极的区域的其它区域中。
在本发明的另一些实施例中，所述IMD包括沟槽，该沟槽具有比第一通孔的直径大的直径和比第一通孔的深度小的深度。第二IMD也可以包括沟槽，该沟槽具有比第二通孔的直径大的直径和比第二通孔的深度小的深度。所述着陆架型独立互连层可以被形成得与第一IMD具有同样的高度。所述着陆架型独立互连层可以包括彼此分开的多个互连(interconnections)。所述着陆架型独立互连层的上部部分可以比它的下部部分宽。或者，被连接到所述MIM电容器的所述上部电极的所述互连层可以形成与第二IMD相同的高度。
在本发明的其它实施例中，提供了半导体装置，该半导体装置包括MIM电容器的下部电极，该下部电极形成在半导体衬底上并连接形成在所述半导体衬底中的掺杂区域。介电层形成在所述下部电极上，而所述MIM电容器的上部电极形成在所述介电层上。绝缘图形可以形成在所述MIM电容器的所述上部电极上。第一IMD形成在所述具有图形上，而第一通孔被定义在所述上部电极区域中的第一IMD中。着陆架型独立互连层形成在所述第一通孔中。第二IMD利用第二通孔加以形成，该第二通孔露出形成在所述MIM电容器上的所述着陆架型独立互连层。互连层形成在与所述MIM电容器相连的所述第二通孔中。
在本发明的另一些实施例中，提供了半导体装置，该半导体装置包括MIM电容器的下部电极，该下部电极形成在半导体衬底上并连接形成在所述半导体衬底中的掺杂区域。一介电层形成在包括所述下部电极的所述半导体衬底上。形成在所述下部电极上的介电层的厚度比形成在除了形成有所述下部电极的区域的区域处的介电层的厚度大。所述MIM电容器的上部电极形成在厚介电层区域。具有图形形成在所述MIM电容器的上部电极上。第一IMD形成在所述绝缘图形上，而第一通孔被定义在所述MIM电容器的上部电极上的第一IMD中。着陆架型独立互连层形成在第一通孔中。第二IMD被形成，使得第二通孔露出形成在所述MIM电容器上的所述着陆架型独立互连层。一互连层被形成在第二通孔中，以便经由所述着陆架型独立互连层连接所述上部电极。
在本发明的其它实施例中，提供了半导体装置，该半导体装置包括MIM电容器的下部电极，该下部电极形成在半导体衬底上并连接形成在所述半导体衬底中的掺杂区域。一介电层形成在包括所述下部电极的所述半导体衬底上，并包括彼此具有不同厚度的区域。所述介电层的厚的部分被设置在所述MIM电容器的下部电极上。所述MIM电容器的上部电极被形成以完全覆盖所述MIM电容器的下部电极。绝缘图形仅仅形成在所述MIM电容器的上部电极上。第一IMD形成在所述绝缘图形上，而多个第一通孔被定义在所述绝缘图形上的第一IMD中。多个着陆架型独立互连层形成在所述第一通孔中。第二IMD被形成使得多个通孔露出形成在所述MIM电容器上的所述多个着陆架型独立互连层。一互连层被形成在所述多个通孔中以便通过所述多个着陆架型独立互连层连接所述MIM电容器的上部电极。
附图说明
从以下对本发明的详细描述并结合附图，本发明的其他特征将更加容易理解，其中：
图1是一剖面图，示出了根据现有技术的包括MIM电容器的集成电路装置；
图2是一曲线图，示出了根据现有技术的包括MIM电容器的集成电路装置的不同厚度的绝缘层的寄生电容的模拟结果；
图3是一剖面图，示出了根据本发明的一些实施例的包括MIM电容器的集成电路装置；以及
图4至图10是一组剖面图，示出了根据本发明的一些实施例的图3所示的装置的制造过程。
具体实施方式
以下将参照附图更全面地描述本发明，其中示出了本发明的典型实施例。但是，本发明可以以许多不同方式来实施，而不应该被认为局限于这里所提出的实施例。相反，提供这些实施例使得本公开更彻底和全面，并且将充分地向本领域技术人员传达本发明的范围。在附图中，为了清晰起见，有关的尺寸和形状可能被加以放大。可以理解的是，当例如层、区域或衬底的组成部分被指作在另一组成部分“上”时，它可能是直接位于另一组成部分上或也可能存在中间组成部分。相反，当一组成部分被指作直接位于另一组成部分上时，则不存在中间组成部分。另外，这里所描述和示出的每个实施例还包括互补导电率(complementary conductivity)型实施例。除非这里另有明确的定义，这里所用的术语是指它们的普通词义。
现在，根据本发明的实施例的集成电路装置和用于形成形成所述装置的方法将通过参照图3至图10加以描述。图3是一剖面图，示出了根据本发明的一些实施例的包括MIM电容器的集成电路(半导体)装置。如图3所示，所述集成电路装置包括形成在集成电路衬底101中的沟槽隔离区域103和有源区105。例如，集成电路衬底101可以为硅衬底。
有源区105包括一对具有公用源区的晶体管。第一晶体管包括栅极109a、源极111、漏极113a以及栅绝缘层107。源极111和漏极113a可以为例如通过在集成电路衬底101中注入掺杂离子而形成的掺杂区域。第二晶体管包括栅极109b、源极111、漏极113b以及栅绝缘层107。
导电图形119通过第一绝缘层115中的接触孔117定义到各个漏区113a和113b的连接。第二绝缘层123和第三绝缘层125形成在导电图形119和第一绝缘层115上。第一通孔121和第一沟槽122形成在第二绝缘层123和第三绝缘层125中。MIM电容器的下部电极127形成在第二绝缘层123和第三绝缘层125中。下部电极127通过形成在通孔121上的下部电极127和导电图形119、沟槽119以及接触孔117被连接到漏极113a。对于图3所示实施例，其中所述晶体管中只有一个被连接到电容器，第一互连层129形成在第二绝缘层123和第三绝缘层125中，以通过形成在第一沟槽122上的导电图形119第一互连层129、第一通孔121和接触孔117提供连接到漏极113b。然而，需要理解的是，在替换实施例中，MIM电容器可以被形成并以与将被描述的MIM电容器被连接到漏极113a基本上相同的方式连接到漏极113b。
介电层131位于MIM电容器的下部电极127和上部电极133之间。绝缘金属间介电层或第一IMD141形成在上部电极133上。第一IMD141包括第四绝缘图形135、第五绝缘层137和第六绝缘层139。在本发明的各种实施例中，第一IMD141的总厚度是从大约0.01μm到大约2.0μm。在本发明的另一些实施例中，所述第一IMD的总厚度是从大约0.1μm到大约0.8μm。还需理解的是，第四绝缘图形135、第五绝缘层137和第六绝缘层139可以形成为单个绝缘层。另外，在本发明的实施例中第一IMD141可以只包括第五绝缘层137和第六绝缘层139，而不包括绝缘图形135。
第二通孔143和第二沟槽144被设置在第一IMD141中，其延伸到并至少部分露出所述MIM电容器的上部电极133和第一互连层129。第一导电互连层，如图3所示作为着陆架型独立互连层145，和第二互连层149被设置在第二通孔143和第二沟槽144中。
在本发明特殊的实施例中，多个第二沟槽144和多个第二通孔143形成在所述MIM电容器并延伸至上部电极133。第一IMD141中的着陆架型独立互连层145因此提供多个接点到上部电极133。在本发明的各种实施例中，着陆架型独立互连层145的宽度可以等于或小于所述MIM电容器的下部电极127的宽度，例如为200μm或更小。如图3所示，着陆架型独立互连层145也可以具有大于它的下部宽度的上部宽度。另外，如图3中的实施例所示，其中多个第二沟槽144和第二通孔143被设置在上部电极133上，着陆架型独立互连层145可以包括彼此分开的多个互连。
如图3进一步所示，另一绝缘金属间介电层或第二IMD155形成在着陆架型独立互连层145上、第二互连层149和第一IMD141上。第二IMD155包括第七绝缘层151和第八绝缘层153。在本发明的某些实施例中，第二IMD155的总厚度是从大约0.01μm到大约2.0μm。在本发明的另一些实施例中，第二IMD155的总厚度是从大约0.1μm到大约0.8μm。第七和第八绝缘层151和153可以被形成为单层或多层。
在第二IMD155中的第三通孔157延伸至第一IMD141和至少部分露出着陆架型独立互连层145和第二互连层149。另外，用于形成第三互连层161的第三沟槽159形成在第二IMD155中。对于图3所示的实施例，多个第三通孔157形成在上部电极133和着陆架型独立互连层145上方的第二IMD155中。第三互连层161形成在第三通孔157和第三沟槽159中。在本发明的特殊的实施例中，第三互连层161给所示MIM电容器的上部电极提供电力。
对于图3所示的实施例，着陆架型独立互连层145被用作连接所示MIM电容器和第三互连层161的连接插栓。因而，与图1中的传统装置相比，包括第一和第二IMD141和155的厚绝缘层被设置在所述MIM电容器的下部电极131和第三互连层161之间。结果，更稳定的电容特性可以提供给所述MIM电容器。
根据本发明的实施例，用于制造图3的集成电路装置的方法将参照图4至图10的剖面图加以描述。首先参照图4，沟槽隔离区域103形成在例如硅衬底的集成电路衬底101中，例如通过浅沟槽隔离(shallow trench isolation，STI)技术。栅绝缘层107形成在集成电路衬底101上。第一栅极109a和第二栅极109b形成在栅绝缘层107上。如图4所示，栅极109a和109b可以为例如由多晶硅层和形成在多晶硅层上的硅化物层组成的多层膜。公用源极111和各个漏极113a、113b采用例如离子注入工艺形成在邻近栅极109a和109b处。
第一绝缘层115形成在栅极109a、109b、源极111和漏极113a、113b所形成区域中的集成电路衬底101上。第一绝缘层115可以例如由等离子体增强(PE)氧化物膜、高密度等离子体(HDP)氧化物膜、等离子体增强四乙基原硅酸盐(PE-TEOS)氧化层、高温氧化物(HTO)层、BPSG层、流动氧化(FOX)层和/或它们的组合物中之一所形成。第一绝缘层115可以被形成从大约0.01μm到大约2μm的厚度。在本发明的特殊的实施例中，第一绝缘层115被形成从大约0.4μm到大约1.0μm的厚度。
连接到每个漏极113a和113b的接触孔117采用例如光刻工艺被形成在第一绝缘层115中。随后，导电层被形成在形成有接触孔117的区域中的集成电路衬底101的整个表面上。导电图形119被形成，以例如采用普通的光刻和/或刻蚀工艺经由接触孔117连接各个漏极113a和113b。
第二绝缘层123和第三绝缘层125依次形成在形成有导电图形119的区域中的集成电路衬底101的表面上。第二和第三绝缘层123和125可以由氧化层或其他适合的绝缘层形成，例如掺氟的硅酸盐玻璃(FSG)层、有机金属硅酸盐(OSG)层和/或无机聚合物层。第二和第三绝缘层123和125可以采用例如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)或旋涂来形成。第二和第三绝缘层123和125可以形成从大约0.01μm到大约2μm的厚度，对于本发明的某些实施例，为大约0.3μm到大约0.8μm。
底部电极127和第一互连层129可以采用例如双大马士革(dualdamascene)工艺同时形成在第一通孔121和第一沟槽122中，第一通孔121和第一沟槽122形成在第二和第三绝缘层123和125中。所述双大马士革工艺通常分为“通路第一(via first)”型双大马士革工艺和“沟槽第一(trenchfirst)”型双大马士革工艺。
所述“通路第一”双大马士革型工艺通常包括在第二和第三绝缘层123和125中形成第一通孔121，并随后在第三绝缘层125中形成第一沟槽122。相反，所述“沟槽第一”双大马士革型工艺通常包括在第三绝缘层125中形成第一沟槽122，并随后在第二绝缘层123中形成第一通孔121。用于第一互连层129和所述MIM电容器的下部电极127的导电层随后被沉积在半导体衬底101的表面上，以便填充第一通孔121和第一沟槽122。所述整个所沉积的导电层，除了填充第一通孔121和第一沟槽122的部分，随后采用传统的化学机械平面化或抛光(CMP)被去除。结果，所述MIM电容器的下部电极127和第一互连层129可以被同时形成。
所述MIM电容器的下部电极127和第一互连层129可以采用除了上述的双大马士革工艺以外的公知方法来形成。例如，在形成第一通孔121后，连接插栓可以被形成，以填充第一通孔121。随后可以形成第一沟槽122，且沉积导电层以形成所述第一互连层和所述下部电极。随后所述导电层可以采用例如化学机械平面化或抛光(CMP)加以抛光。
如图4所示，第二和第三绝缘层123和125可以是单层或多层。第二和第三绝缘层123和125可以采用单步或多步制造工艺来形成。第一沟槽122可以形成在第三绝缘层125中和/或第一沟槽122可以深入第二绝缘层123。
用于所述MIM电容器的下部电极127和/或第一互连层129的所述导电层可以由例如铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、氮化钽硅(TaSiN)、氮化钛硅(TiSiN)、氮化钨(WN)或氮化钨硅(WSiN)的金属来形成。用于下部电极127和/或第一互连层129的所述导电层例如可以采用CVD、PVD或电镀来形成。用于下部电极127和/或第一互连层129的所述导电层可以形成从大约0.001μm到大约2μm的厚度，并且对于本发明的特殊的实施例，厚度可为从大约0.05μm到大约0.8μm。
介电图形131、所述MIM电容器的上部电极133和第四绝缘图形135被依次形成在形成有下部电极127的区域中的集成电路衬底101上。介电图形131提供所述MIM电容器的介电层，并与用于上部电极133的导电层和用于第四绝缘图形135的第四绝缘层依次形成在下部电极127、第三绝缘层125和第一互连层129上。该些依次形成的层采用例如光刻和刻蚀工艺加以图案化，以完成介电图形131、上部电极133和第四绝缘图形135的形成。
所述图案化工艺可以被进行，使得保留的介电图形131的厚度为从大约0.001μm到大约1μm，对于本发明的特殊的实施例，厚度可为从大约0.01μm到大约0.1μm。这种厚度范围可以降低和/或最小化用于下部电极127的材料的扩散。
作为参照图4所描述的工艺的结果，包括下部电极127、介电图形131和上部电极133的MIM电容器形成在集成电路衬底101上。
介电图形131可以例如是氮化层、氧化层、碳化硅(SiC)层、氧氮化硅(SiON)层、碳氮化硅(SiCN)层、氧氟化硅(SiOF)层、氢氧化硅(SiOH)层、二氧化铪(HfO2)层和/或氧化铝(Al2O3)层。介电图形131可以采用例如CVD、PVD或ALD工艺来形成。在本发明的一些实施例中，介电图形131被形成从大约0.001μm到大约1μm的厚度。在其它实施例中，介电图形131被形成从大约0.01μm到大约0.5μm的厚度。
上部电极133由导电层形成。例如采用CVD、PVD和/或电镀方法，所述上部电极的所述导电层可以由例如铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、氮化钽硅(TaSiN)、氮化钛硅(TiSiN)、氮化钨(WN)或氮化钨硅(WSiN)的金属来形成。所述上部电极的所述导电层可以被形成从大约0.001μm到大约2μm的厚度，并且在特殊的实施例中，厚度可为从大约0.05μm到大约0.8μm。
第四绝缘层135可以采用例如CVD、PVD或ALD由氧化层、氮化层和例如FSG层、OSG层和/或SiC层(或者它们的组合物)的其它绝缘层来形成。第四绝缘层135可以被形成从大约0.001μm到大约1μm的厚度，并且在特殊的实施例中，厚度可为从大约0.01μm到大约0.5μm。第四绝缘层135可以用于抑制在随后的刻蚀工艺(例如形成一接点)中聚合物的产生。
第五绝缘层137和第六绝缘层139形成在形成有所述MIM电容器的区域中的集成电路衬底101的表面上。结果，包括第四绝缘图形135、第五绝缘层137和第六绝缘层139的第一IMD141形成在上部电极133上和第一互连层129上。第五和第六绝缘层137和139可以采用例如CVD、PVD或ALD由氧化层、SiC层、SiON层、SiCN层、SiOF层、SiOH层、HfO2层、二氧化锆(ZrO2)层和/或Al2O3层来形成。第五和第六绝缘层137和139可以被形成从大约0.1μm到大约2μm的厚度，并且在特殊的实施例中，厚度可为从大约0.3μm到大约0.8μm。第五和第六绝缘层137和139可以通过多个步骤或单个步骤被形成为单层或多层。
现在参照图5至图7，第二通孔143、第二沟槽144、着陆架型独立互连层145和第二互连层149例如通过上述的双大马士革工艺来形成。然而，第二通孔143、第二沟槽144、着陆架型独立互连层145和第二互连层149可以采用作为所述双大马士革工艺替代的其它公知方法来形成。例如在形成第五绝缘层137后，可以形成第二通孔143。随后连接插栓被形成，以填充第二通孔143。随后可以沉积用于第二互连层149和完成着陆架型独立互连层145的金属层。最后，所述金属层可以采用例如CMP加以抛光。
图5至图7特别示出了采用所述“通路第一”双大马士革工艺形成第二通孔143、第二沟槽144、着陆架型独立互连层145和第二互连层149的方法。第二通孔143、第二沟槽144、着陆架型独立互连层145和第二互连层149也可以采用所述“沟槽第一”双大马士革工艺来形成。
如图5所示，构成第一IMD141的第六绝缘层139、第五绝缘层137和第四绝缘层135采用光刻和刻蚀工艺加以图案化，以形成第二通孔143。第二通孔143露出所述MIM电容器的上部电极133以及第一互连层129。
如图6所示，形成在所述MIM电容器上的第一IMD141的一部分，也即第六绝缘层139，被采用例如光刻和刻蚀工艺进行选择性地刻蚀，以在将要形成第二互连层149和着陆架型独立互连层145的区域中形成第二沟槽144。在将要形成着陆架型独立互连层145的区域中第二沟槽144被形成在形成于所述MIM电容器上的第一IMD141中，也即第六绝缘层139。如图6所示，第二沟槽144具有比第二通孔143的直径更大的直径。
现在参照图7，着陆架型独立互连层145和第二互连层149被形成，以填充第二通孔143和第二沟槽144。着陆架型独立互连层145被形成在第二通孔143和第二沟槽144中。
在本发明的一些实施例中，着陆架型独立互连层145的形成包括在集成电路衬底101的整个表面上形成导电层，以填充第二通孔143和第二沟槽144。随后所述导电层采用例如CMP加以平面化。结果，着陆架型独立互连层145和第二互连层149的顶表面可以形成与第六绝缘层139相同的高度。在本发明的一些实施例中，着陆架型独立互连层145的宽度小于所述MIM电容器的下部电极127的宽度，例如，200μm或更小。着陆架型独立互连层145的顶部处的宽度可以大于它的底部处的宽度。着陆架型独立互连层145可以由位于通孔和沟槽中的彼此分开的多层互连层形成。
着陆架型独立互连层145和第二互连层149可以由铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、氮化钽硅(TaSiN)、氮化钛硅(TiSiN)、氮化钨(WN)或氮化钨硅(WSiN)来形成，并可以采用例如CVD、PVD或电镀来形成。着陆架型独立互连层145和第二互连层149可以被形成从大约0.1μm到大约2μm的厚度，并且在特殊的实施例中，厚度可为从大约0.05μm到大约0.8μm。
如图8所示，构成第二IMD155的第七绝缘层151和第八绝缘层153被形成在形成有所述MIM电容器的区域中的半导体衬底101的表面上。换言之，第七绝缘层151和第八绝缘层153形成在着陆架型独立互连层145和第一IMD141上。第二IMD155可以通过单个步骤工艺或采用多个步骤来形成，并且可以被形成为单层或包括后续的层的多层结构。
第七和第八绝缘层151和153可以由氧化层或其它绝缘层来形成，例如SiC层、SiON层、SiCN层、SiOF层、SiOH层、HfO2层、二氧化锆(ZrO2)层和/或Al2O3层。第七和第八绝缘层151和153可以采用例如CVD、PVD或ALD来形成。第七和第八绝缘层151和153可以形成从大约0.001μm到大约1μm的厚度，并且在特殊的实施例中，厚度可为从大约0.01μm到大约0.1μm。或者，第七和第八绝缘层151和153可以采用例如CVD或旋涂由氧化层或例如FSG层、OSG层和/或无机聚合物层来形成。在这种实施例中，第七和第八绝缘层151和153可以形成从大约0.01μm到大约2μm的厚度，并且在特殊的实施例中，厚度可为从大约0.1μm到大约0.8μm。
如从图10中所看到的，第三通孔157、第三沟槽159和第三互连层161(见图3)采用例如所述双大马士革工艺来形成。第三通孔157、第三沟槽159和第三互连层161也可以采用除了所述双大马士革工艺之外的其它公知方法来形成。例如，在形成第七绝缘层151后，可以形成第三通孔157。随后连接插栓被形成，以填充第三通孔157。第八绝缘层153和第三沟槽159可以随后形成。接着沉积用于所述第三互连层的金属层。最后，所述金属层可以采用例如CMP加以抛光。
图9和图10特别示出了采用所述“通路第一”双大马士革工艺形成第三通孔157、第三沟槽159和第三互连层161的方法。然而，如上所述，也可以采用所述“沟槽第一”双大马士革工艺来形成第三通孔157、第三沟槽159和第三互连层161。如图9所示，构成第二IMD155的第七和第八绝缘层采用例如光刻和刻蚀工艺加以图案化，以形成第三通孔157。第三通孔157露出着陆架型独立互连层145和第二互连层149。
现在参照图10，第二IMD155的一部分，例如第八绝缘层153，例如采用光刻和刻蚀工艺被选择性地刻蚀，以在将要形成第三互连层161的区域中形成第三沟槽159。第三沟槽159形成在第二IMD155中，例如，在第八绝缘层153中，并且具有比第三通孔157的直径更大的直径。
如图3所示，第三互连层161被填充进第三通孔157和第三沟槽159。第三互连层161的形成包括在半导体衬底101的整个表面上形成导电层，以填充第三通孔157和第三沟槽159，随后采用例如CMP对该导电层进行平面化。结果，第三互连层161的顶表面可以被形成与包括第二IMD155的区域中的第八绝缘层153的高度相同的高度。在本发明的一些实施例中，如图10所示，多个第三通孔157被提供，通过该些多个第三通孔157，第三互连层161连接着陆架型独立互连层145。
第三互连层161可以采用例如CVD、PVD或电镀由例如铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、氮化钽硅(TaSiN)、氮化钛硅(TiSiN)、氮化钨(WN)或氮化钨硅(WSiN)的金属来形成。第三互连层161可以形成从大约0.01μm到大约2μm的厚度，并且在特殊的实施例中，厚度可为从大约0.1μm到大约0.8μm。
虽然已描述了关于采用所述双大马士革工艺来形成互连的本发明的实施例，但是所用方法不应该局限于这里所提出的实施例，而且互连也可以采用典型的光刻和刻蚀工艺来形成。另外，也可以忽略形成第二通孔的步骤，而通过在形成第三通孔的步骤中同时刻蚀第一和第二IMD来形成第二通孔。另外，虽然本发明已描述了关于连接到与未被连接的另一晶体管漏极公用一公用源极的一晶体管漏极的MIM电容器，但是本发明还包括每个漏极被连接到电容器或只提供一个不具有相关的公用源极的晶体管漏极的漏极的实施例。另外，虽然本发明已在前面一般性地描述了不具有位于所述金属层下方和/或其上的扩散阻挡层和/或粘接层，扩散阻挡层和/或粘接层可以用来减小或防止用于形成金属层的原子的扩散，并可以用来增强附着力。
如上所述，根据本发明的某些实施例，MIM电容器的上部电极经由着陆架型独立互连层被连接到上部互连层，允许较厚的IMD层。这种结构可以限制寄生电容对该MIM电容器特性的负面影响。结果，可以获得具有稳定性能的MIM电容器。
应该注意的是，在不实质性地脱离本发明的原理的情况下，可以对所述实施例做出许多变化和改动。这里，所有这些变化和改动将被包括在所附权利要求书提出的本发明的范围内。

Claims (31)

1.一种集成电路装置，包括：
集成电路衬底；
金属-绝缘体-金属电容器的导电的下部电极层，位于该集成电路衬底上；
介电层，位于该下部电极层上；
金属-绝缘体-金属电容器的导电的上部电极层，位于该介电层上；
第一金属间介电层，位于该上部电极层上，该第一金属间介电层包括至少一个延伸至该上部电极层的通孔；
第一导电互连层，位于该第一金属间介电层的所述至少一个通孔上；
第二金属间介电层，位于该第一金属间介电层上，该第二金属间介电层包括至少一个通孔，所述至少一个通孔延伸至该第一导电互连层并至少部分露出该第一金属间介电层的所述至少一个通孔；以及
第二导电互连层，位于电连接该第一导电互连层的该第二金属间介电层的所述至少一个通孔上。
2.如权利要求1所述的装置，其中该第一导电互连层包括将该第二导电互连层连接到该上部电极的着陆架型独立互连层。
3.如权利要求1所述的装置，其中该介电层在该下部电极层和该上部电极层之间具有比该装置的其它区域中的介电层的厚度大的厚度。
4.如权利要求1所述的装置，其中该下部电极层被电连接到该集成电路衬底的掺杂区域。
5.如权利要求1所述的装置，其中该第一金属间介电层还包括仅形成在该上部电极上的绝缘图形。
6.如权利要求1所述的装置，其中该第一金属间介电层的所述至少一个通孔包括彼此分开的多个通孔。
7.如权利要求2所述的装置，其中该着陆架型互连层被形成与该第一金属间介电层相同的高度。
8.如权利要求2所述的装置，其中该着陆架型互连层还包括彼此分开的多个互连。
9.如权利要求3所述的装置，其中在所述其它区域中的该介电层的厚度为从大约0.01μm到大约0.1μm。
10.如权利要求1所述的装置，其中第一层间介电层还包括沟槽，该沟槽形成有比第一通孔的直径大的直径和比第一通孔的深度小的深度。
11.如权利要求1所述的装置还包括具有形成在该集成电路衬底上的源极、漏极和栅极的晶体管，其中该金属-绝缘体-金属电容器的下部电极层被电连接到该晶体管的漏极。
12.如权利要求11所述的装置还包括具有形成在该集成电路衬底上的漏极和栅极的第二晶体管，该第二晶体管与第一晶体管具有公用源极，并且该第二晶体管的漏极被电连接到该第二互连层。
13.如权利要求5所述的装置，其中该绝缘图形选自于由氧化层、氮化层、掺氟的硅酸盐玻璃层、有机金属硅酸盐玻璃层、碳化硅层和它们的组合物构成的组。
14.一种半导体装置，包括：
金属-绝缘体-金属电容器，形成在半导体衬底上，该金属-绝缘体-金属电容器包括下部电极、位于所述下部电极上的介电层和位于所述介电层上的上部电极；
第一金属间介电，形成在该金属-绝缘体-金属电容器的上部电极上，该第一金属间介电具有位于该金属-绝缘体-金属电容器的上部电极上的第一通孔；
着陆架型独立互连层，形成在该第一通孔上；
第二金属间介电，具有露出形成在该金属-绝缘体-金属电容器上的该着陆架型独立互连层的第二通孔；以及
互连层，形成在该第二通孔上，该互连层经由该着陆架型独立互连层被连接到该金属-绝缘体-金属电容器的上部电极。
15.如权利要求14所述的装置，其中该金属-绝缘体-金属电容器的下部电极被电连接到形成在该半导体衬底中的漏极。
16.如权利要求14所述的装置，其中形成在该上部电极下方的该介电层的厚度比在除了形成该上部电极的区域之外的区域形成的介电层的厚度大。
17.如权利要求16所述的装置，其中在除了形成该上部电极的区域之外的区域形成的介电层的厚度的范围为从0.01到0.1μm。
18.如权利要求14所述的装置，其中绝缘图形被形成在该上部电极上，并且由氧化层、氮化层、掺氟的硅酸盐玻璃层、有机金属硅酸盐玻璃层、碳化硅层或它们的组合物中的一个形成。
19.如权利要求18所述的装置，其中该绝缘图形不形成在除了形成该上部电极的区域之外的区域。
20.如权利要求14所述的装置，其中该着陆架型独立互连层被形成与该第一金属间介电相同的高度。
21.如权利要求14所述的装置，其中被连接到该金属-绝缘体-金属电容器的上部电极的该互连层被形成与该第二金属间介电相同的高度。
22.如权利要求14所述的装置，其中该着陆架型独立互连层由多个彼此分开的互连形成。
23.一种半导体装置，包括：
金属-绝缘体-金属电容器的下部电极，形成在半导体衬底上并连接到形成在该半导体衬底中的掺杂区域；
介电层，形成在该下部电极上；
金属-绝缘体-金属电容器的上部电极，形成在该介电层上；
绝缘图形，形成在该金属-绝缘体-金属电容器的上部电极上；
第一金属间介电，形成在该绝缘图形上，该第一金属间介电具有露出该金属-绝缘体-金属电容器的上部电极的第一通孔；
着陆架型独立互连层，形成在该第一通孔上；
第二金属间介电，具有露出形成在该金属-绝缘体-金属电容器上的该着陆架型独立互连层的第二通孔；以及
互连层，其形成在该第二通孔上，该互连层经由该着陆架型独立互连层被连接到该金属-绝缘体-金属电容器的上部电极。
24.如权利要求23所述的装置，其中形成在该金属-绝缘体-金属电容器的上部电极下方的该介电层的厚度比在除了形成该上部电极的区域之外的区域形成的介电层的厚度大。
25.如权利要求23所述的装置，其中在除了形成该上部电极的区域之外的区域形成的介电层的厚度的范围为从0.01到0.1μm。
26.如权利要求23所述的装置，其中形成在该上部电极上的绝缘图形由氧化层、氮化层、掺氟的硅酸盐玻璃层、有机金属硅酸盐玻璃层、碳化硅层或它们的组合物中的一个形成。
27.如权利要求23所述的装置，其中该着陆架型独立互连层由多个彼此分开的互连形成。
28.一种半导体装置，包括：
金属-绝缘体-金属电容器的下部电极，形成在半导体衬底上，该下部电极电连接到形成在该半导体衬底中的掺杂区域；
介电层，形成在包括该下部电极的半导体衬底上，其中该介电层在该金属-绝缘体-金属电容器的下部电极和该上部电极之间具有比该装置的其它区域中的介电层的厚度大的厚度；
金属-绝缘体-金属电容器的上部电极，形成在该介电层为厚的区域；
绝缘图形，形成在该金属-绝缘体-金属电容器的上部电极上；
第一金属间介电，形成在该绝缘图形上，该第一金属间介电具有露出该金属-绝缘体-金属电容器的上部电极的第一通孔；
着陆架型独立互连层，形成在该第一通孔上；
第二金属间介电，具有露出形成在该金属-绝缘体-金属电容器上的该着陆架型独立互连层的第二通孔；以及
互连层，其形成在该第二通孔上，该互连层经由该着陆架型独立互连层被连接到该金属-绝缘体-金属电容器的上部电极。
29.如权利要求28所述的装置，其中在除了形成该上部电极的区域之外的区域形成的介电层的厚度的范围为从0.01到0.1μm。
30.如权利要求28所述的装置，其中该着陆架型独立互连层由多个彼此分开的互连形成。
31.一种半导体装置，包括：
多个晶体管，分别具有公用源区和漏区；
第一绝缘层，形成在该些晶体管上并具有填充有连接到该漏区的导电图形的多个接触孔；
第二绝缘层，形成在具有多个第一通孔的该第一绝缘层上；
金属-绝缘体-金属电容器的下部电极，形成在该第二绝缘层上并通过该第二绝缘层中的该些第一通孔中的一个电连接到该些漏区中的一个；
第一互连层，形成在该第二绝缘层上并通过该第二绝缘层中的该些第一通孔中的一个电连接到该些漏区中的一个；
金属-绝缘体-金属电容器的上部电极，形成在该金属-绝缘体-金属电容器的下部电极的上方；
介电层，形成在该金属-绝缘体-金属电容器的下部电极和该第二绝缘层上，其中在该下部电极层和该上部电极层之间的该介电层比该装置的其它区域中的介电层的厚度厚；
绝缘图形，形成在该金属-绝缘体-金属电容器的上部电极上；
第一金属间介电层，形成在该绝缘图形和该介电层上，该第一金属间介电层具有位于该互连层上的第二通孔和位于该金属-绝缘体-金属电容器的上部电极上的第三通孔；
着陆架型独立互连层，形成在该第三通孔上；
第二互连层，形成在该第二通孔上；
第二金属间介电层，具有露出形成在该金属-绝缘体-金属电容器上的该着陆架型独立互连层和该第二互连层的第四通孔；以及
第三互连层，形成在第三通孔上，该互连层经由该着陆架型独立互连层被连接到该金属-绝缘体-金属电容器的上部电极。
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