CN2796102Y - 金属/绝缘体/金属电容结构的半导体装置 - Google Patents

金属/绝缘体/金属电容结构的半导体装置 Download PDF

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CN2796102Y CNU2004201179294U CN200420117929U CN2796102Y CN 2796102 Y CN2796102 Y CN 2796102Y CN U2004201179294 U CNU2004201179294 U CN U2004201179294U CN 200420117929 U CN200420117929 U CN 200420117929U CN 2796102 Y CN2796102 Y CN 2796102Y
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陈椿瑶
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Abstract

一种金属/绝缘体/金属(MIM)电容结构的半导体装置，在至少两个以上的绝缘层上形成多个MIM电容结构图案，绝缘层包含半导体装置的介层及金属化层，在至少两个邻接的MIM电容图案之间的绝缘层顶部形成一凹型区域，当沉积MIM电容结构的上平板材质时，上平板材质将填入邻接的MIM电容图案之间的上绝缘层的凹型区域，形成连接区域，以耦合邻接MIM电容结构的上平板电极，并且在半导体装置的第一金属化层中形成一部分的MIM电容下电极。

Description

金属/绝缘体/金属电容结构的半导体装置
技术领域
本发明是有关于一种半导体装置，且特别是有关于一种金属/绝缘体/金属(Metal-Insulator-Metal，MIM)电容结构的半导体装置。
背景技术
电容器经常用于半导体装置中，作为储存电荷的组件，电容器主要包含两个以绝缘体互相隔开的导电平板，电容值、或是单位施加电压于电容器所包含的电荷数量是由许多参数而定，例如平板的面积、平板的距离以及平板间绝缘体的介电常数。电容器用于滤波装置、模拟/数字转换器、存储器装置、控制应用及许多其它类型的半导体装置。
其中一种电容器为金属/绝缘体/金属(MIM)电容器，经常用于混合信号装置及逻辑装置，在各种不同的半导体装置中，MIM电容器用以储存电荷，且经常作为存储器装置的储存节点(Storage Node)，MIM电容器主要是在半导体晶圆上以水平方式来形成，使用两个平板夹持一平行于晶圆表面的介电层。一般而言，其中一金属平板位于半导体装置的金属化层或是金属内联机层上。
如图1所示的传统半导体装置100，半导体装置100包括基材104，具有一动态随机存取存储器(DRAM)区域及一逻辑区域，在基材104上形成多个晶体管106，其中在DRAM区域的晶体管106包含DRAM装置的存取晶体管。接着在第二绝缘层116上形成多个MIM电容器102，包含半导体装置100的单一内联机层，如图所示。MIM电容器102包含下平板电极118、介电层120及上平板电极122，MIM电容器102经由接触位置112电性连接至底层位线108，于第一绝缘层110中形成接触位置112，然后在第一绝缘层110与第二绝缘层116之间形成终止层114。在逻辑区域，接触位置126用于提供组件区域与晶体管闸极之间的电性连接。
然而，在DRAM区域中，欲整合逻辑区域中逻辑电路的电容器102的制程极具挑战性。举例来说，电容器102的构形需要使用较厚的绝缘层124，才能成功地覆盖电容器102的构形，而较厚的绝缘层124在逻辑区域会使接触位置126产生较高的深宽比，例如10∶1到25∶1的深宽比，由于接触位置的图案不易蚀刻，无法穿过介电层(124、116、114、110)，使得这些高深宽比的接触位置126造成诸多问题，而且不易利用导电材质填入窄深的接触图案中。
已知的MIM电容器102的另一问题为，如图1所示，上平板电极及位线接触位置128之间的重叠边限d1经常不足，例如0.2～0.3um的边限d1，可能导致短路，致使组件失效。
发明内容
本发明的实施例提供一种金属/绝缘体/金属电容结构的半导体装置，是于两层或是两层以上的半导体装置材质层中形成MIM电容结构，达到本发明主张的技术功效。
在一实施例中，于半导体装置的介层及内联机层形成MIM电容结构，内联机层用于形成MIM电容结构下方的接触插塞，其中接触插塞为MIM电容结构的下电极及或下平板的一部分。通过使顶部绝缘层产生凹型区域并以导电材料填入凹型区域，使两个或两个以上的邻接MIM电容结构电性连接，其中顶部绝缘层位于邻接的MIM电容结构之间，此制程与填入MIM电容结构所使用的上电极材质相同。
根据本发明一实施例，半导体装置包含工件(基板)、形成于工件上的第一绝缘层、形成于第一绝缘层上的至少一第二绝缘层以及形成于第一绝缘层及第二绝缘层间的至少一MIM电容。MIM电容结构包含第一导电层、沉积于第一导电层上的介电层及形成于介电层上的第二导电层，其中第一导电层完整地延伸至第二绝缘层的上表面。
根据本发明另一实施例，半导体装置包含工件、形成于工件上的第一绝缘层、形成于第一绝缘层上的第二绝缘层、形成于第二绝缘层上的至少一第三绝缘层以及至少一MIM电容结构，此MIM电容结构形成于第三绝缘层、第二绝缘层及第一绝缘层中，第一绝缘层及MIM电容结构包含第一导电层、沉积于第一导电层上的介电层及形成于介电层上的第二导电层。
根据本发明另一实施例，半导体装置包含工件、形成于工件上的至少一第一绝缘层以及多个MIM电容结构，MIM电容结构形成于第一绝缘层。MIM电容结构包含第一导电层、沉积于第一导电层上的介电层及形成于介电层上的第二导电层，第二导电层包含MIM电容结构的上电极，第一绝缘层的顶部包含凹型区域，此凹型区域位于两邻接的MIM电容结构之间，其中第二导电层填入第一绝缘层顶部的凹型区域，且电性连接邻接MIM电容结构的上电极。
根据本发明一实施例，一种半导体装置的制造方法，首先提供工件；接着于工件上沉积第一绝缘层；然后于第一绝缘层上沉积至少一第二绝缘层；随后对第二绝缘层及第一绝缘层进行图案化步骤产生图案，以形成MIM电容结构，并且沉积第一导电层于图案化的第二绝缘层及图案化的第一绝缘层；接着于第一导电层上沉积介电层，并于介电层上沉积第二导电层；接着移除位于第二绝缘层顶部上的第二导电层、介电层及第一导电层，其中位于MIM电容结构图案中的第二导电层、介电层及第一导电层包含MIM电容结构，且第一导电层完整地延伸至第二绝缘层的顶部表面。
根据本发明另一实施例，一种半导体装置的制造方法，首先提供工件；接着于工件上沉积第一绝缘层；然后于第一绝缘层上沉积第二绝缘层，且于第二绝缘层上沉积至少一第三绝缘层；接着对第三绝缘层、第二绝缘层及第一绝缘层进行图案化步骤产生图案，以形成MIM电容结构，且沉积第一导电层于图案化的第二绝缘层及图案化的第一绝缘层；接着于第一导电层上沉积介电层，且于介电层上沉积一第二导电层；然后移除位于第三绝缘层顶部上的第二导电层、介电层及第一导电层，其中位于MIM电容结构图案中的第二导电层、介电层及第一导电层包含MIM电容结构。
根据本发明又一实施例，一种半导体装置的制造方法，首先提供工件，工件具有第一区域及第二区域且设有多个组件；接着于工件上沉积第一绝缘层，且于第一绝缘层的第一区域上形成多个第一导电区域，第一导电区域电性连接至工件的组件；然后于第一绝缘层及第一导电区域上沉积第二绝缘层，且于第二绝缘层上沉积至少一第三绝缘层；接着对第三绝缘层、第二绝缘层及第一绝缘层进行图案化步骤产生图案，以形成工件第一区域的多个MIM电容结构，并曝露出第一导电区域；并且沉积一第一导电层于顶部的第三绝缘层、第二绝缘层及曝露的第一导电区域；然后移除位于两邻接MIM电容结构之间的第一导电层及部分的顶部第三绝缘层，并留下凹型区域的一部分顶部第三绝缘层；且沉积一介电层于第一导电层及凹型区域的一部分顶部第三绝缘层上；接着于介电层上沉积第二导电层；随后移除位于顶部第三绝缘层上的第二导电层、介电层及第一导电层，其中位于MIM电容结构图案中的第二导电层、介电层及第一导电层包含MIM电容结构，并且沉积第二导电层的步骤包含填入顶部第三绝缘层的凹型位置，以连接两邻接MIM电容结构的上电极。
本发明的实施例的优点包括提供一种MIM电容结构的半导体装置制造方法，不需连接位线至上平板电极。通过半导体装置上两个或两个以上的绝缘层形成MIM电容结构，以于固定的布局面积中形成高电容值的电容结构。另外，MIM电容结构的下电极包含一导电插塞，导电插塞形成于第一金属化层及/或后续的金属化材质层中，使半导体装置的制程的重叠边限获得改善。
上述已将本发明的实施例特征及优点作概要描述，接着将于后详细说明，以便于了解本发明，且本发明的其它特征及优点于下文中描述，以构成本发明的申请专利范围的标的。熟悉此领域技艺者于领悟本发明的精神，在不脱离本发明的精神范围内，当可对本发明的实施例作些许更动润饰及等同的变化替换。本发明的保护范围当视所附的申请专利范围所界定者为准。
附图说明
为让本发明的上述和其它目的、特征及优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下：
图1是绘示已知的嵌入式DRAM装置中MIM电容结构的剖视图，此DRAM装置位于半导体装置的一内联机层中；
图2A～2M是绘示依照本发明的一实施例中嵌入式DRAM装置的DRAM区域的上视图，DRAM装置具有位于半导体装置中两绝缘层的DRAM区域的MIM电容结构，此两绝缘层包含半导体装置的一介层及一内联机层；
图3A～3M是绘示依照本发明图2A～2M沿着A-A视线的嵌入式DRAM装置的剖视图；
图4A～4M是绘示依照本发明图2A～2M沿着B-B视线的嵌入式DRAM装置的剖视图；
图5是绘示依照本发明另一较佳实施例的剖视图，其中接触插塞位于半导体装置的第一内联机层、第一介层及第二内联机层中，且MIM电容结构位于半导体装置的第二介层及第三内联机层中；
图6是绘示依照本发明图5旋转90度的DRAM区域的剖视图；
图7是绘示依照本发明另一较佳实施例的剖视图，其中接触插塞位于第一内联机层中，且MIM电容结构位于半导体装置的第一介层、第二内联机层、第二介层及第三内联机层中；
图8是绘示依照本发明图7旋转90度的DRAM区域的剖视图。
在各个不同的视图中，相同的标号指相同的组件。为了清楚说明起见，图式是用以清楚显示较佳实施例的态样且图式并非按照尺寸比例绘制。组件代表符号简单说明：
100半导体装置            102MIM电容器
104基材                  106晶体管
108底层位线              110第一绝缘层
112接触位置              114终止层
116第二绝缘层            118下平板电极
120介电层                122上平板电极
124厚绝缘层              126接触位置
128位线接触位置
200半导体装置            204工件
206晶体管                208底层位线
210第一绝缘层            212第一导电插塞
214第一终止层            230第二绝缘层
232第一导电阻障层        234第一导电材质
232/234第二导电插塞      236下平板电极
238第二终止层
240第三绝缘层            242第三终止层
244第四绝缘层            246第四终止层
248MIM电容结构图案       250导电材质层
252光阻层                253图案
254介电层                256上平板电极材质
260第二导电阻障层        262第二导电材质
264下平板电极            265连接区域
266MIM电容结构           267导电插塞
M1、M2、M3金属化层       V1、V2介层
330绝缘层                360/362导电区域
332/334导电区域          332第一导电阻障层
334第一导电材质          340第三绝缘层
344第四绝缘层            346第四终止层
350导电材质层            354介电层
356上平板电极材质        380上平板电极
360第二导电阻障层        362第二导电材质
365连结区域              368第五绝缘层
370第五终止层            372第六绝缘层
376MIM电容结构           378下平板电极
382第三导电阻障层        384第三导电材质
386导电插塞              438第二终止层
432导电阻碍层            434导电材质
404工件                  440第三绝缘层
442第三终止层            444第四绝缘层
446第四终止层            450导电材质层
454介电层                456上平板电极材质
465连接区域
468第五绝缘层            470第五终止层
472第六绝缘层            482导电阻障层
484导电材质              488MIM电容结构
490下平板电极            492上平板电极
具体实施方式
本发明的较佳实施例的制程及用法将于下文叙述，值得注意的是，本发明提供许多创新的概念可在不同特定领域据以实施，所述的实施例是用于方便说明本发明的制程及使用方法，非用以限定本发明。
本发明将以特定的领域叙述较佳实施例，也即嵌入式DRAM装置，然而本发明所述的实施例适用于其它使用MIM电容结构的半导体应用例。
图2A是绘示依照本发明的一较佳实施例中半导体装置200的上视图。在此制造阶段中，在工件204(图3A)沉积第一终止层214，并且看不到任何的特征。图3A显示图2A沿着A-A视线的半导体装置200的剖视图，图4A显示图2A沿着B-B的半导体装置200的剖视图，为图3A旋转90度的视图。
参考图3A所示的图2A沿A-A视线的剖视图，为一工件204。工件204包含逻辑区域及DRAM区域，虽然在图3A中只绘出一逻辑区域及一DRAM区域，但是实际上，在工件204中设有多个逻辑及DRAM区域。在逻辑区域可设有多个不同的电路组件，同样地，在工件204的内部及上方设有多个晶体管206，其中这些晶体管206可包含用于DRAM区域的DRAM装置的多个存取晶体管。工件204包含位线208，用以电性连接至晶体管206及其它工件204上的组件(未图标)。某些晶体管及其它组件与邻近的晶体管或是组件利用浅沟渠隔离(STI)分开。
在工件204上形成第一绝缘层210，第一绝缘层210例如可为氧化物或是其它介电材质，包括氧化硅、高密度电浆(HDP)氧化物、PETEOS，沉积的厚度介于5000至8000埃之间。接着对第一绝缘层210进行图案化步骤形成图案，作为接触插塞，然后在图案上沉积导电材质，以形成第一导电插塞212，以电性连接后续形成的介电层上组件至DRAM区域的底层位线208，或是连接至逻辑区域上的组件。第一导电插塞的图案包含圆形、方形或是矩形，或是其它形状，如菱形或椭圆形。
接着沉积一导电阻障层于第一绝缘层210上，以形成第一导电插塞212，并且使用导电材质，如钨或是其它金属，以填入图案化的第一绝缘层210，且高于导电阻障层，其中导电阻障层包含钛(Ti)及/或氮化钛(TiN)。利用化学机械研磨法从第一绝缘层的上表面移除多余的导电材质，并且利用单一镶嵌制程形成第一导电插塞212，接着形成第一终止层214，且高于第一绝缘层，如图所示。第一终止层214的厚度约为300埃，且其材质包含氮，例如氮化硅(Si3N4)、碳化硅(SiC)、氮氧化硅(SiON)、氮化钛(TiN)或是其它介电材质。
根据本发明的一较佳实施例，是于后续沉积的绝缘层形成一部分的MIM电容结构的下电极，例如在图3B中，于第一终止层214上形成第二绝缘层230，第二绝缘层230的材质例如可为低介电常数的氧化物，或是类似于第一绝缘层210的介电材质。第二绝缘层230包含氧化硅、BPSG、TEOS、HDP氧化物、SOG、USG、FSG或是应用材料公司所制造的Black DiamondTM，也可使用其它绝缘材质。第二绝缘层230的厚度以4000埃较佳，也可介于2000至6000埃的厚度，较佳实施例中，第二绝缘层230包含半导体装置200的一金属化层或是内联机层，此实施例中，第二绝缘层230位于半导体装置200的第一内联机层中。
本发明使用单一镶嵌制程，在第一逻辑区域及DRAM区域对第二绝缘层230及第一终止层214进行图案化形成图案。第二导电插塞的图案包括圆形、方形或是矩形，或是其它形状，如菱形或椭圆形。
本发明也可沉积第一导电阻障层232于图案化的第二绝缘层230及第一终止层214上，第一导电阻障层232例如可为钽、氮化钽、氮化钨、钛、氮化钛或是其组合之一，第一导电阻障层232也包含其它材质，第一导电阻障层232的厚度可为300埃，接着在第一导电阻障层232上沉积第一导电材质234，以填入在第二绝缘层230及第一终止层214中的导电插塞图案。其中第一导电材质234例如可为铜、铝钨、多晶硅或是其组合之一，也可为其它导电材质。利用CMP制程移除第二绝缘层230的顶部上多余的第一导电材质234及第一导电阻障层232，也可使用其它蚀刻制程。第一导电材质234及第一导电阻障层232包括第二导电插塞232/234。此制程步骤的半导体装置200上视图，如图2B所示，DRAM区域旋转90度的剖视图如图4B所示。
在图3C中，第二终止层238沉积于第二导电插塞232/234及第二绝缘层230上，第三绝缘层240沉积于第二终止层238上，第三终止层242沉积于第三绝缘层240上，而第四绝缘层244沉积于第三终止层242上，且第四终止层246沉积于第四绝缘层244上。终止层(238、242、246)的材质包含氮化硅或是其它介电材质，第三绝缘层240及第四绝缘层244包含氧化物或是其它介电材质。例如，第二终止层238、第三终止层242及第四终止层246的厚度约为300埃，为含氮的材质，例如氮化硅、碳化硅(SiC)、氮氧化硅、氮化钛或是其它介电材质。第三绝缘层240及第四绝缘层244的厚度约为5000埃，材质包括氧化硅、BPSG、TEOS、HDP氧化物、SOG、USG、FSG或是应用材料公司所制造的BlackDiamondTM，也可使用其它绝缘材质。第三绝缘材质240包含介层或是V1层，且第四绝缘层244包含半导体装置200的第二金属化或是内联机或是M2层。半导体装置200的上视图，如图2C所示；由图3C所示的DRAM区域旋转90度的剖视图如图4C所示。
第四终止层246、第四绝缘层244、第三终止层242、第三绝缘层240及第二终止层238利用微影制程形成多个MIM电容结构的图案248，如图3D所示。其中微影制程例如先沉积光阻，接着图案化及显影，然后以光阻作为罩幕蚀刻绝缘层(246、244、242、240、238)。MIM电容结构的图案248包含圆形、方形或是矩形，或是其它形状，如菱形或椭圆形，且MIM电容结构的图案248完全延伸穿过第四终止层246、第四绝缘层244、第三终止层242、第三绝缘层240及第二终止层238的整个厚度，并曝露第二导电插塞232/234的上表面。图案248至少包含一MIM电容结构，并且包括存储器数组的储存节点(Storage Nodes)的图案，而数组的维度为2×1或是更高。半导体装置200的上视图，如图2D所示，DRAM区域旋转90度的剖视图如图4D所示。
在图案化的第四终止层246、第四绝缘层244、第三终止层242、第三绝缘层240及第二终止层238上形成导电材质层250，如图3E所示，导电材质层250包括氮化钛或是氮化钽，也可为包含氮化钛、氮化钽、钽、氮化硅钽、钛化钨、镍铬合金、氮化钼、钌、氮化钨、硅化钨、铜、铝、钨、钛、钴、氮、镍、钼及其组合的耐火金属之一或是多晶硅。导电材质层250厚度介于50至1000埃，且为MIM电容结构的下电极的一部分，将于下文中详述。较佳实施例中，导电材质层250电性连接至第二导电插塞232/234的上表面。半导体装置200的上视图，如图2E所示；DRAM区域旋转90度的剖视图如图4E所示。
在导电材质层250沉积光阻层252，如图3F所示，光阻层252为共形(Conformal)，故在此步骤中，光阻层252与工件204的图案或是构形产生共形，如图所示。在至少两个邻接的MIM电容结构之间对光阻层252进行图案化，以形成图案253，图案253可位于MIM电容结构的中央区域，如图2F的上视图所示。图案253包括MIM电容结构数组的一个沟渠，此沟渠位于MIM电容结构中整个行或列上的一部分，或是部分行或列，如图2F的上视图所示。对光阻层252进行曝光、显影制程，以由MIM电容结构的上部移除部分的光阻层252，如图4F的B-B视线所示。
接着，由于部分的光阻层252留在逻辑区域及DRAM区域上，如图3G及图2G的上视图所示，因此导电材质层250、第四终止层246及第四绝缘层244在进行蚀刻制程时受到光阻层252的保护，如图4G所示。在图案化区域253的导电材质层250及第四终止层246完全被移除，且在至少两邻接MIM电容结构图案之间的第四绝缘层244的上部被移除，第四绝缘层244的移除量为预定的d2，如图4G所示，d2约介于500至5000埃之间。对第四绝缘层244进行蚀刻制成产生凹型区域的方法例如可为时间蚀刻；进行第四终止层246及第四绝缘层244的蚀刻制程时，利用光阻252覆盖部分的工件204，以留下未蚀刻的部分，接着移除光阻252，如图2H、3H及4H所示。
在逻辑区域及DRAM区域的导电材质层250上沉积介电层254，如图3J所示，介电层254沉积于MIM电容结构图案的导电材质层250上以及凹型区域的第四绝缘层244上，如图4J所示。介电层254以共形较佳，且作为MIM电容结构的介电材质，介电层254包含高介电常数绝缘层，例如五氧化钽，也可为氧化铝或钛酸锶，或是其它的介电材质。介电层254包含高介电常数材质，在一实施例中，介电层包含铝、硅、氧、氮、钛、钽、锆钛酸盐、钛酸锶钡、五氧化钽、氧化铝、二氧化硅及其组合之一。介电层254的厚度介于10至500埃之间。
在介电层254上沉积上平板电极材质256，如图2J、3J及4J所示，上平板电极材质256包含导电体，例如氮化钛、氮化钽、钌或是其它导电材质或金属。在一实施例中，上平板电极材质256包括氮化钛、氮化钽、钽、氮化硅钽、钛化钨、镍铬合金、氮化钼、钌、氮化钨、硅化钨、铜、铝、钨、钛、钴、氮、镍、钼及其组合之一或是多晶硅。上平板电极材质256的厚度介于50至1000埃之间。
由工件204逻辑区域移除上平板电极材质256及介电层254，如图3K所示。此是利用下列步骤：在工件204上沉积光阻、对光阻进行图案化步骤以及使用光阻(未图标)作为罩幕来移除逻辑区域的上平板电极材质256及介电层254。半导体装置200的上视图，如图2K所示；由图3K所示的DRAM区域旋转90度的剖视图如图4K所示。
双镶嵌制程用于对工件204上逻辑区域的第三绝缘层240及第四绝缘层244(以及终止层246、242、238)进行图案化，以形成双镶嵌图案，如图3L所示。例如在工件204的整个表面上沉积光阻(未图标)，并进行图案化制程，以于第三绝缘层240(V1介层)形成介层图案，将介层图案转移至第三绝缘层240，然后在整个工件204的表面沉积第二光阻层，接着对逻辑区域的第四绝缘层244进行图案化，以于第二金属化层M2形成导电线及/或接触插塞，随后移除晶圆上的光阻，双镶嵌制程经常用于此技术领域中，故并未详述。
对逻辑区域进行图案化以取得所需的介层(Via)及金属化层之后，在工件204的表面上沉积第二导电阻障层260。特定而言，在工件204逻辑区域的图案化第四绝缘层244、第三绝缘层240、图案化终止层(246、242、238)沉积形成第二导电阻障层260，如图3L所示。在工件204DRAM区域的上平板电极材质256沉积第二导电阻障层260，如图3L所示。第二导电阻障层260例如可为钽、氮化钽、氮化钨、钛、氮化钛、钌或是其组合之一，厚度约为300埃。半导体装置200的上视图，如图2L所示；由DRAM区域旋转90度的剖视图如图4L所示。
在第二导电阻障层260上沉积第二导电材质262，如图2M、3M及4M所示。使用CMP制程移除第四绝缘层244顶部多余的第二导电材质262，形成导电插塞267。进行CMP制程期间可移除第四终止层246，如图所示。注意的是，以第二导电材质262填入在第三绝缘层240及第四绝缘层244的V1及M2层的介层及导电区域，如图3M的逻辑区域所示。第二导电材质262填入DRAM区域的MIM电容结构，如图3M及4M所示。其特点在于，利用连接区域265电性连接邻接的MIM电容结构266，其中连接区域265位于第四绝缘层244顶部的凹型区域，如图4M所示。此步骤的半导体装置200的上视图，如图2M所示；由DRAM区域旋转90度的剖视图如图4L所示。应注意的是，第四绝缘层244的凹型区域建构一沟渠，使MIM电容结构的垂直列之间沿着最宽边形成连接，如图2M所示，利用后续的沉积、图案化及填入制程形成介层及金属化层，以完成半导体装置200的制程(未图标)。
根据本发明的实施例，提出一种新式的MIM电容结构，例如图3M的剖视图，MIM电容结构266包含下平板电极，具有第一导电阻障层232、第一导电材质234及导电材质层250；MIM电容结构266包含下平板电极264，具有上平板电极材质256、第二导电阻障层260及第二导电材质262。主要特点是，在半导体装置200的金属化层M1上形成一部分的MIM电容下平板电极236，且在填入V1层及第二金属化层M2的制程中形成一部分的下平板电极264。使用相同的双镶嵌方法，用以对第三绝缘层240及第四绝缘层进行填入制程，因此将MIM电容结构的制造方法整合至已存在的嵌入式DRAM装置200的部分制程中。而且，因为第四绝缘层244的凹型区域在MIM电容结构266之间建立连结区域265，而不需要额外的金属化层对邻接的MIM电容结构266作电性连接。
许多半导体装置的应用例包含许多金属化层，例如某些复杂的集成电路中有六层或是更多，以及有高达十或十二层金属化层。本发明所述的MIM电容结构及制造方法可用于几乎无限制数目的绝缘层及金属层。较佳实施例中，忽略金属层的数目，使顶部绝缘层产生凹型区域，通过一部分的MIM电容结构，以电性连接邻接的MIM电容结构。MIM电容结构的下电极更包含导电区域，导电区域位于半导体额外的绝缘层中。
本发明的第二较佳实施例，如图5所示的剖视图，此实施例中，使用类似于图3A～3M的组件符号，MIM电容结构的下平板电极包含导电区域332/334，位于第一金属化层M1，且导电区域332/334包含第一导电阻障层332及第一导电材质334，此实施例中，MIM电容结构并不在M2及V1层，而是MIM电容结构376位于M3及V2层。
MIM电容结构376具有下平板电极378，包括导电材质层350及导电区域332/334，MIM电容结构376的下平板电极378更包括第二导电阻障层360及第二导电材质362，位于导电材质层350及导电区域332/334之间并且电性连接。第二导电阻障层360及第二导电材质362形成位于V1及M2层的导电区域360/362。当在逻辑区域、第三绝缘层340及第四绝缘层344形成介层及导电区域，即形成一部分的MIM电容结构的下平板电极378。
在填入V1及M2的制程中，并没有使用光阻覆盖工件的DRAM区域，而是留下没有覆盖的部分，使得第二导电阻障层在DRAM区域、第三绝缘层340及第四绝缘层344产生双镶嵌图案标线。同样地，在整个晶圆上沉积第二导电材质，并使用CMP制程移除第四绝缘层344表面上多余的第二导电材质362及多余的第二导电阻障层360。
然后在第四终止层346上形成第五绝缘层368，在第五绝缘层368形成第五终止层370，在第五终止层370上形成第六绝缘层372，并且在第六绝缘层372上形成第六终止层(未标示)。当对第六绝缘层372、第五绝缘层368及终止层370、346进行MIM电容结构的图案化时，逻辑区域仍然覆盖着，如图3D所示。为了形成MIM电容结构，在图案化的第六绝缘层372、第五终止层370、第五绝缘层368及第四终止层346上沉积导电材质层350。接着移除导电材质层350，且移除位于两邻接MIM电容结构图案之间一部分的第六绝缘层372。随后在导电材质层350及第六绝缘层372的凹型区域上沉积介电层354，并且在介电层354上沉积第三导电阻障层382，第三导电材质384沉积于第三导电阻障层382上，且第六绝缘层372表面上多余的第三导电材质384及第三导电阻障层382利用CMP制程移除。
MIM电容结构376包含下平板电极378，且下平板电极378包括第一导电阻障层332、第一导电材质334、第二导电阻障层360、第二导电材质362及导电材质层350。MIM电容结构376也包含上平板电极380，且上平板电极380、上平板电极材质356、第三导电阻障层382及第三导电材质384，导电插塞386位于逻辑区域，延伸穿过金属化层(M1、M2、M3)及介层(V1、V2)，此实施例的优点在于上绝缘层或是第六绝缘层372被移除，以提供邻接MIM电容结构的连结，如图6所示。图6显示图5所示的半导体装置300的剖视图，DRAM区域旋转90度。如第一实施例，利用一部分的第六绝缘层372顶部形成d2高度的凹型区域，使得当沉积第三导电材质384并进行CMP制程时，一部分的第三导电材质384及第三导电阻障层382留在至少两邻接MIM电容结构之间的连结区域365中。其优点在于不需要额外的金属化层来连结邻接的MIM电容结构376，此外，因为在上绝缘层372上形成连结区域365，所以避免位线接触区域产生短路，此将于后续的制程中形成。
当于两金属化层M1、M2(绝缘层330、344)及一介层(绝缘层340)形成一部分的MIM电容结构376下平板电极378，如图5及图6所示，根据本发明的实施例，也可于三层或是更多的金属化层，以及于两层或是更多层的介层(未图标)形成一部分的MIM电容结构376。
图7所示的剖视图为本发明的第三实施例，此实施例中，在第一金属化层M1上形成MIM电容结构488的部分下平板电极490，然而此实施例中，在三层或是更多层的绝缘层440、444、468、472中形成MIM电容结构488，例如在第三绝缘层440、第四绝缘层444、第五绝缘层468及第六绝缘层472上形成MIM电容结构488。值得注意的是，也可在个别的终止层上形成MIM电容结构488，包括第二终止层438、第三终止层442、第四终止层446及第五终止层470，第六终止层也使用于第六绝缘层472上，但未表示出来。
在使用导电阻障层482及导电材质484填入第三金属化层M3及第二介层V2之前，先在上四层绝缘层472、468、444、440形成MIM电容结构图案。当以光阻覆盖工件404的逻辑区域，对绝缘层472、468、444、440及终止层438、442、446、470进行图案化，并去除光阻。接着在图案化绝缘层438、442、446、470上沉积导电材质层450，移除导电材质层450，且移除至少一部分位于两邻接MIM电容结构图案之间的第六绝缘层472，然后在导电材质层450上形成介电层454，在介电层454上形成第三导电阻障层482，并且在第三导电阻障层482上形成第三导电材质484，然后使用CMP制程从第六绝缘层472的上表面移除多余的第三导电材质484、第三导电阻障层482、介电层454及导电材质层450。MIM电容结构488包含下平板电极490，下平板电极490包括导电阻障层432、导电材质434及导电材质层450。MIM电容结构488包含上平板电极492，上平板电极492包括上平板电极材质456、导电阻障层482及导电材质484。
较佳实施例中，使顶部绝缘层或是第六绝缘层472从顶部形成d2凹型区域，以形成位于一个或是多个MIM电容结构488之间的连接区域465，如图8所示，为图7图式的旋转90度剖视图。
当于两金属化层M2、M3(绝缘层444、472)及两介层(绝缘层440、468)形成MIM电容结构488，如图7及图8所示，故根据本发明的实施例，也可于三层或是更多的金属化层，以及于三层或是更多层的介层(未图标)形成一个或是多个MIM电容结构。
图7及图8所使用的组件符号与图2A～2M、图3A～3M、图4A～4M、图5及图6所使用的符号相同。因此仅叙述上图7、8中相关讨论的组件，在图7、8中未叙述的组件可参考前述的图式及讨论。
本发明实施例的优点包含提供一种制造MIM电容结构266、376、488的方法，并且避免使位线接触到上平板电极而短路。利用半导体装置中两层或是更多层的绝缘层形成MIM电容结构266、376、488，以于已知的布局区域中制造出具有较高电容值的MIM电容结构。举例而言，MIM电容结构266、376、488的下电极可包含导电插塞，导电插塞位于第一金属化层及/或后续的金属化层中。通过一部分的顶部绝缘层产生凹型区域来耦接邻接的MIM电容结构266、376、488，使过小的制程边限获得改善。
本发明的实施例适用于许多的半导体应用例，例如MIM电容结构266、376、488用于独立式的存储器装置、嵌入式存储器装置、非挥发性存储器装置、铁电性存储器装置、电磁性存储器装置、静态随机存取存储器装置、动态随机存取存储器装置、数字装置、射频装置、模拟装置及其组合之一。本发明所述的MIM电容结构266、376、488的制造方法用于位线上电容(Capacitor Over Bitline，COB)或是位线下电容(Capacitor Under Bit line，CUB)结构。本发明所述的MIM电容结构266、376、488及制造方法利用前端线(Front End of the Line，FEOL)或是后端线(Back End of the Line，BEOL)实现。
虽然本发明以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的申请专利范围所界定者为准。例如熟习此领域的技术者应了解本发所述的特征、功能、制程及材质可变动而为本发明的范围。此外，本发明应用例的范围并不限于说明书中特定实施例所述的制程、机器、制造、化合物、装置、方法及步骤。因此所附的申请专利范围包括此类制程、机器、制造、化合物、装置、方法及步骤的范围。

Claims (30)

1、一种半导体装置，其特征在于，至少包含：
一基板；
一第一绝缘层，形成于该基板上；
至少一第二绝缘层，形成于该第一绝缘层上；以及
至少一MIM电容结构，形成于该第一绝缘层及该第二绝缘层中，该MIM电容结构包含第一导电层、沉积于该第一导电层上的一介电层及形成于该介电层的一第二导电层，其中该第一导电层完整地延伸至该第二绝缘层的上表面。
2、如权利要求1所述的半导体装置，其特征在于，其中该第一导电层及该第二导电层至少包括氮化钛、氮化钽、钽、氮化硅钽、钛化钨、镍铬合金、氮化钼、钌、氮化钨、硅化钨、铜、铝、钨、钛、钴、氮、镍、钼及其组合的耐火金属之一或是多晶硅。
3、如权利要求1所述的半导体装置，其特征在于，其中该介电层选自铝、硅、氧、氮、钛、钽、锆钛酸盐、钛酸锶钡、五氧化钽、氧化铝、二氧化硅及其组合之一。
4、如权利要求1所述的半导体装置，其特征在于，其中该第二绝缘层至少包含二、三、四、五、六或是更多绝缘材质层之一，且MIM电容器形成于整个该第二绝缘层中。
5、如权利要求4所述的半导体装置，其特征在于，其中该基板至少包含多个组件，更包含：
至少一第三绝缘层，沉积于该基板与该第一绝缘层之间；以及
至少一导电区域，形成于该第三绝缘层中，且邻接于至少一MIM电容结构的该第一导电层，其中该导电区域及该第一导电层至少包含该MIM电容结构的一个底面平板，且该导电区域电性连结至该基板的该组件。
6、如权利要求5所述的半导体装置，其特征在于，其中该第三绝缘层包含该半导体装置的第一金属化层，该第一绝缘层包含该半导体装置的第一介层，该第二绝缘层包含该半导体装置的第二金属化层，且该MIM电容结构形成于该半导体装置的该第一介层及该第二绝缘层。
7、如权利要求5所述的半导体装置，其特征在于，其中该第三绝缘层包含该半导体装置的第一金属化层、至少一第一介层及至少一第二金属化层，该第一绝缘层包含该半导体装置的第二介层，该第二绝缘层包含该半导体装置的第三金属化层，且该MIM电容结构形成于该半导体装置的该第二介层及该第三绝缘层，且该MIM电容结构的底面平板包括位于该第三绝缘层的该第一导电层及该导电区域。
8、如权利要求1所述的半导体装置，其特征在于，其中该MIM电容结构至少包含数组存储器装置，该数组具有2×1或是更大的维度。
9、如权利要求1所述的半导体装置，其特征在于，其中该第一导电层包括一下电极、该介电层包括一电容介质、该第二导电层包括一上电极。
10、如权利要求1所述的半导体装置，其特征在于，其中该MIM电容结构形成于一存储器装置中，该存储器装置是选自一独立式的存储器装置、嵌入式存储器装置、非挥发性存储器装置、铁电性存储器装置、电磁性存储器装置、静态随机存取存储器装置、动态随机存取存储器装置、数字装置、射频装置、模拟装置及其组合之一。
11、如权利要求1所述的半导体装置，其特征在于，其中基板包含一第一区域及一第二区域，该MIM电容结构形成于该第一区域上，且更包含多个导电区域，位于该基板的该第二区域的该第一绝缘层及该第二绝缘层上。
12、如权利要求11所述的半导体装置，其特征在于，其中该第一区域包含DRAM区域，该第二区域包含一逻辑区域，且该MIM电容结构包含位于该DRAM区域的DRAM记忆晶胞的储存节点。
13、如权利要求11所述的半导体装置，其特征在于，其中该第一绝缘层包含该半导体装置的一介层，该第二绝缘层包含该半导体装置的一金属化层，且该第二区域的该导电区域包括一双嵌结构。
14、如权利要求1所述的半导体装置，其特征在于，其中第二绝缘层包括介于至少两邻接MIM电容结构之间的一凹型区域，该MIM电容结构具有上电极及该第二导电层，其中该第二导电层填入该第二绝缘层的该凹型区域，且电性连接该邻接MIM电容结构的该上电极。
15、如权利要求1所述的半导体装置，其特征在于，其中基板具有多个组件，更包含位于该基板与该第一绝缘层间的一第三绝缘层，且更包含至少一第一导电区域，沉积于该第三绝缘层，该第三绝缘层邻接于该MIM电容结构的该第一导电层，其中该第一导电区域及该第一导电层包含该MIM电容结构的一下电极。
16、如权利要求15所述的半导体装置，其特征在于，其中该第一导电区域包含一导电阻障层及一导电材质，该导电材质位于该导电阻障层上。
17、如权利要求15所述的半导体装置，其特征在于，其中该第一导电区域电性连接该MIM电容结构至该基板的组件。
18、如权利要求15所述的半导体装置，其特征在于，其中该第一导电区域及该第三绝缘层包含该半导体装置的一第一金属化层，该第一绝缘层包含该半导体装置的一第一介层，该第二绝缘层包含该半导体装置的一第二金属化层，且该MIM电容结构形成于该半导体装置的该第一介层及该第二金属化层。
19、如权利要求15所述的半导体装置，其特征在于，更包含至少一第四绝缘层，位于该第一绝缘层与该第三绝缘层之间，一第二导电区域位于每一第四绝缘层且位于该第一导电区域与该MIM电容结构之间，该第二导电区域电性连接该MIM电容结构至该第一导电区域。
20、如权利要求19所述的半导体装置，其特征在于，其中该第三绝缘层及该第一导电区域包含该半导体装置的一第一金属化层，该第四绝缘层及该第二导电区域包含一第一介层及该半导体装置的一第二金属化层，该第一绝缘层包含该半导体装置的一第二介层，该第二绝缘层包含该半导体装置的一第三金属化层，且该MIM电容结构形成于该半导体装置的该第二介层及该第三金属化层。
21、如权利要求1所述的半导体装置，其特征在于，其中该MIM电容结构的该第二导电层包含一导电阻障层及一导电材质，该导电材质位于该导电阻障层上。
22、一种半导体装置，其特征在于，至少包含：
一基板；
一第一绝缘层，形成于该基板上；
一第二绝缘层，形成于该第一绝缘层上；
至少一第三绝缘层，形成于该第二绝缘层上；以及
至少一MIM电容结构，形成于该第三绝缘层、该第二绝缘层及该第一绝缘层中，该第一绝缘层及该MIM电容结构包含第一导电层、沉积于该第一导电层上的介电层及形成于该介电层上的第二导电层。
23、如权利要求22所述的半导体装置，其特征在于，其中第一绝缘层包含该半导体装置的一第一介层，该第二绝缘层包含该半导体装置的一第一金属化层，该第三绝缘层包含该半导体装置的至少一第二介层及至少一第二金属化层，且其中该MIM电容结构延伸至该第一介层、该第一金属化层、该第二介层及该第二金属化层的整个厚度。
24、如权利要求22所述的半导体装置，其特征在于，其中该基板至少包含多个组件，更包含：
至少一第四绝缘层，沉积于该基板与该第一绝缘层之间；以及
至少一导电区域，形成于该第四绝缘层中，且位于MIM电容结构的该第一导电层与该基板的该组件之间，其中每个导电区域及该第一导电层包含该MIM电容结构的一底面平板。
25、如权利要求24所述的半导体装置，其特征在于，其中该第四绝缘层包含该半导体装置的第一金属化层，该第一绝缘层包含该半导体装置的第一介层，该第二绝缘层包含该半导体装置的第二金属化层，该第三绝缘层包含该半导体装置的一第二介层及第三金属化层，且其中该MIM电容结构延伸至该第一介层、该第二金属化层、该第二介层及该第三金属化层的整个厚度。
26、如权利要求22所述的半导体装置，其特征在于，其中至少一第三绝缘层的顶部包含一凹型区域，位于至少两邻接的MIM电容结构之间，该MIM电容结构具有上电极及该第二导电层，其中该第二导电层填入该第三绝缘层的该凹型区域，且电性连接该邻接MIM电容结构的该上电极。
27、一种半导体装置，其特征在于，至少包含：
一基板；
至少一第一绝缘层，形成于该基板上；以及
多个MIM电容结构，形成于该第一绝缘层，该些MIM电容结构包含第一导电层、沉积于该第一导电层上的介电层及形成于该介电层上的第二导电层，该第二导电层包含该些MIM电容结构的一上电极，该第一绝缘层的顶部包含一凹型区域，位于至少两邻接的MIM电容结构之间，其中该第二导电层填入该第一绝缘层顶部的该凹型区域，且电性连接该邻接MIM电容结构的该上电极。
28、如权利要求27所述半导体装置，其特征在于，其中该第一绝缘层包含至少两绝缘层，一绝缘层具有该半导体装置的一第一介层，另一绝缘层具有一内联机层，位于该第一介层上。
29、如权利要求27所述的半导体装置，其特征在于，其中该基板至少包含多个组件，更包含：
至少一第二绝缘层，沉积于该基板与该第一绝缘层之间；以及
至少一导电区域，形成于该第二绝缘层中，且邻接于至少一MIM电容结构的该第一导电层，该导电区域电性连接该MIM电容结构的该第一导电层至该基板的该组件，且该导电区域及该第一导电层包含该MIM电容结构的一底面平板。
30、如权利要求29所述的半导体装置，其特征在于，其中该第一绝缘层包含至少两绝缘层，该导电区域及该第三绝缘层包含该半导体装置的一第一金属化层，其中一第一绝缘层包含位于该第一金属化层上的一第一介层，另一第一绝缘层包含位于该第一介层的第二金属化层。
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