TWI825868B - 具有可程式化特徵的半導體元件 - Google Patents
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Abstract
本揭露提供一種半導體元件。該半導體元件具有一基底、一導電線、一導電特徵以及多個記憶體胞。該基底包括一第一島狀物、一第二島狀物以及一絕緣結構，而該絕緣結構設置在該第一島狀物與該第二島狀物之間。該第一島狀物具有一第一面積，且該第二島狀物具有一第二面積，該第二面積大於該第一面積。該導電線設置在該基底上。該導電特徵將該導電線連接到該第二島狀物。該多個記憶體胞樹至在該第一島狀物中或是在該第一島狀物上。
Description
本申請案主張美國第17/825,057及17/825,480號專利申請案之優先權(即優先權日為「2022年5月26日」)，其內容以全文引用之方式併入本文中。
本揭露關於一種半導體元件以及一種半導體晶片。特別是有關於一種半導體儲存元件以及一種包括該半導體儲存元件的半導體晶片，該半導體儲存元件包括在一基底之一單元區中的一電阻電路，並提供一可程式化電阻器到在該基底之一周圍區中的該半導體儲存元件之一周圍電路。
通常，積體電路是藉由在一單個矽晶圓上形成許多相同的電路圖案來批量生產的。通常亦稱為半導體元件的積體電路包含各種材料，這些材料可以是導電的、不導電的(絕緣體)或是半導電的。
例如動態隨機存取記憶體(DRAM)的隨機存取記憶體元件包括用於存儲資料的多個記憶體胞以及用於將多個訊號切換到該等記憶體胞與從該等記憶體胞切換該等訊號的多個周圍電路。通常，該等記憶體胞形成在一基底的一單元區中，而該等周圍電路則形成在橫向包圍該單元區的一周圍區中。該單元區包括用於形成該等記憶體胞的多個主動島狀物。
然而，在該單元區之一周圍處的該等主動島狀可能具有不完整的輪廓，因此在該單元區的該周圍沒有形成任何元件。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件。該半導體元件包括一基底、一導電線、一導電特徵以及多個記憶體胞。該基底包括一第一島狀物、一第二島狀物以及一絕緣結構，該絕緣結構設置在該第一島狀物與該第二島狀物之間。該第一島狀物具有一第一面積，且該第二島狀物具有一第二面積，該第二面積大於該第一面積。該導電線設置在該基底上。該導電特徵將該導電線連接到該第二島狀物。該多個記憶體胞設置在該第一島狀物中或是在該第一島狀物上。
在一些實施例中，該第二島狀物比該第一島狀物更接近該基底的一周圍。
在一些實施例中，該第二面積至少是該第一面積的兩倍。
在一些實施例中，該第一島狀物具有一第一縱軸，而該第二島狀物具有一第二縱軸，該第二縱軸平行於該第一縱軸。
在一些實施例中，該導電線沿著一第一方向延伸，該第一方向以小於90度的一角度與該第一縱軸相交。
在一些實施例中，該多個記憶體胞包括多個存取電晶體、多個位元線以及多個位元線接觸點。該多個存取電晶體設置在該第一島狀物中。該多個位元線設置在該基底上，其中該多個位元線與該導電線以一
相同方向延伸。該多個位元線接觸點將該多個存取電晶體分別連接到該多個位元線。
在一些實施例中，該多個位元線與該導電線設置在一相同水平位面。
在一些實施例中，該導電特徵與該多個位元線接觸點設置在一相同水平位面。
在一些實施例中，該半導體元件還包括多個儲存電容器以及多個儲存節點接觸點。該多個儲存電容器設置在該多個存取電晶體上方。該多個儲存節點接觸點將該多個儲存電容器分別連接到該多個存取電晶體。
在一些實施例中，該基底包括一主動區以及一虛擬區，該虛擬區鄰近該主動區，該第一島狀物設置在該主動區中，而該第二島狀物設置在該虛擬區中。
在一些實施例中，半導體元件，還包括多個周圍電路，設置在該基底的一周圍區中，其中該虛擬區設置在該主動區與該周圍區之間，而該第二島狀物在功能上當作一可程式化電阻器且電性耦接到經過該導電特徵與該導電線的至少一個周圍電路。
本揭露之另一實施例提供一種半導體晶片。該半導體晶片包括一單元區、一周圍區、多個記憶體胞、多個周圍電路以及一電阻電路。該單元區包括一主動區以及一虛擬區，該虛擬區鄰近該主動區。該周圍區鄰近該單園區，其中該虛擬區設置在該主動區與該周圍區之間。該多個記憶體胞設置在該主動區中。該多個周圍電路設置在該周圍區中。該電阻電路設置在該虛擬區中且電性耦接到該多個周圍電路。
在一些實施例中，該半導體晶片還包括一基底，而該多個記憶體胞、該多個周圍電路以及該電阻電路設置在該基底上。在該主動區中的該基底包括具有一第一面積的一第一島狀物。在該虛擬區中的該基底包括具有一第二面積的一第二島狀物，該第二面積大於該第一面積。
在一些實施例中，該電阻電路包括該第二島狀物、一導電線以及一導電特徵，該導電線設置在該基底上且電性耦接到該多個周圍電路，該導電特徵將該第二島狀物連接到該等電線。
在一些實施例中，該導電線沿著一第一方向延伸，且該第一島狀物與該第二島狀物沿著一第二方向延伸，而該第二方向不同於該第一方向。
在一些實施例中，該半導體晶片還包括多個位元線，平行於該導電線延伸，且經配置以將該多個記憶體胞電性連接到該多個周圍電路。
在一些實施例中，該多個位元線與該導電線位於一相同水平位面。
在一些實施例中，該基底還包括一絕緣結構，設置在該第一島狀物與該第二島狀物之間。
本揭露之再另一實施例提供一種半導體元件的製備方法。該製備方法包括提供一基底，該基底包括一第一島狀物以及一第二島狀物，其中該第一島狀物具有一第一面積，而該第二島狀物具有一第二面積，該第二面積大於該第一面積；沉積一隔離層以覆蓋該基底；形成一導電特徵以穿經該隔離層並接觸該第二島狀物；以及形成一導電線在該隔離層上並連接到該導電特徵。
在一些實施例中，該基底包括該第一與該第二島狀物的製作技術包含：提供一半導體晶圓，該半導體晶圓包括一主動區以及一虛擬區，該虛擬區鄰近該主動區；形成多個第一溝槽在該半導體晶圓中，其中該多個溝槽沿著一第一方向延伸；形成多個第二溝槽在該主動區中的該半導體晶圓中，其中該多個第二溝槽沿著一第二方向延伸，該第二方向與該第一方向相交；以及沉積一絕緣材料在該多個第一溝槽與該多個第二溝槽中。
在一些實施例中，該製備方法還包括在沉積該絕緣材料之前，形成一第三溝槽在該虛擬區中的該半導體晶圓中，其中該第三溝槽在該第二方向延伸；以及沉積該絕緣材料在該第三溝槽中。
在一些實施例中，該第三溝槽連接到該多個第二溝槽的其中一個。
在一些實施例中，該多個第二溝槽與該第三溝槽同時形成，且該絕緣材料沉積在該第三溝槽中是與該絕緣材料沉積在該多個第一溝槽以及該多個第二溝槽中是同時執行的。
在一些實施例中，該製備方法還包括執行一平坦化製程，以移除在該半導體晶圓之一上表面上的該絕緣材料。
在一些實施例中，該虛擬區在該主動區的一周圍處或是鄰近該主動區的該周圍。
在一些實施例中，該製備方法還包括在沉積該隔離層之前，形成一存取電晶體在該第一島狀物中；形成一位元線接觸點而穿經該隔離層以接觸該存取電晶體的一雜質區；以及形成一位元線在該隔離層上並連接到該位元線接觸點。
在一些實施例中，該導電特徵與該位元線接觸點是同時形成的。
在一些實施例中，該導電特徵與該等位元線接觸點的形成包括：執行一蝕刻製程以移除該隔離層經由在該隔離層上之一硬遮罩而暴露的一些部分，藉此形成多個第四溝槽而暴露該第一與該第二島狀物的一些部分；以及沉積一導電材料在該多個第四溝槽中。
在一些實施例中，該導電線與該多個位元線是同時形成的。
在一些實施例中，該製備方法還包括沉積一介電層以覆蓋該隔離層、該位元線以及該導電線；形成一儲存節電接觸點以穿經該介電層與該隔離層；以及形成一儲存電容器在該介電層上並接觸該儲存節點接觸點。
利用上述半導體元件，未使用之一單元區的一周圍被保留用於隨後形成多個周圍電路的一個或多個可程式化電阻器，以及包括該等可程式化電阻器的一電阻電路與形成多個記憶體胞的島狀物、形成多個位元線接觸點以及形成多個位元線同時形成，藉此使製造整個元件所需之處理步驟的數量最小化。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍
所界定之本揭露的精神和範圍。
10:半導體晶片
20:半導體元件
100:半導體晶圓
102:單元區
104:周圍區
106:主動區
108:虛擬區
110:第一溝槽
120:第二溝槽
130:第三溝槽
140:絕緣材料
200:基底
210:第一島狀物
220:第二島狀物
230:絕緣結構
310:存取電晶體
3102:字元線
3104:閘極絕緣體
3106:第一雜質區
3108:第二雜質區
3110:鈍化層
320:隔離層
322:第四溝槽
324:隔離層
330:緩衝層
332:緩衝層
340:心軸層
342:開口
344:心軸層
350:導電材料
352:位元線接觸點
354:導電特徵
360:位元線
362:導電線
370:介電層
372:第五溝槽
380:儲存節點接觸點
390:儲存電容器
392:儲存節點
394:電容器絕緣體
396:上電極
400:周圍電路
410:記憶體胞
420:電阻電路
500:製備方法
600:製備方法
A1:第一縱軸
A2:第二縱軸
D1:第一方向
D2:第二方向
S502:步驟
S504:步驟
S506:步驟
S508:步驟
S510:步驟
S512:步驟
S514:步驟
S516:步驟
S518:步驟
S520:步驟
S522:步驟
S524:步驟
S602:步驟
S604:步驟
S606:步驟
S608:步驟
S610:步驟
藉由參考詳細描述以及申請專利範圍可獲得對本揭露之更完整的理解。本揭露還應理解為與圖式的元件編號相關聯，圖式的元件編號是在整個描述中代表類似的元件。
圖1是平面示意圖，例示本揭露一些實施例的半導體晶片。
圖2是剖視示意圖，例示本揭露一些實施例的半導體元件。
圖3A是流程示意圖，例示本揭露一些實施例之半導體元件的製備方法。
圖3B是流程示意圖，例示本揭露一些實施例之半導體元件之基底的製備方法。
圖4是平面示意圖，例示本揭露一些實施例在形成基底的一中間階段。
圖5是剖視示意圖，沿著圖4的剖線A-A'所視。
圖6是平面示意圖，例示本揭露一些實施例在形成基底的一中間階段。
圖7是剖視示意圖，沿著圖6的剖線B-B'所視。
圖8是平面示意圖，例示本揭露一些實施例在形成基底的一中間階段。
圖9是剖視示意圖，沿著圖8的剖線C-C'所視。
圖10是平面示意圖，例示本揭露一些實施例在形成基底的一中間階段。
圖11是平面示意圖，例示本揭露一些實施例在形成基底的一中間階
段。
圖12是平面示意圖，例示本揭露一些實施例在形成半導體元件的一中間階段。
圖13是剖視示意圖，沿著圖12的剖線D-D'所視。
圖14是剖視示意圖，沿著圖12的剖線E-E'所視。
圖15到圖19是剖視示意圖，例示本揭露一些實施例在形成半導體元件的各中間階段。
圖20是平面示意圖，例示本揭露一些實施例在形成半導體元件的一中間階段。
圖21是剖視示意圖，沿著圖12的剖線F-F'所視。
圖22到圖24是剖視示意圖，例示本揭露一些實施例在形成半導體元件的各中間階段。
現在使用特定語言描述附圖中所示之本揭露的實施例或例子。應當理解，本揭露的範圍無意由此受到限制。所描述之實施例的任何修改或改良，以及本文件中描述之原理的任何進一步應用，所屬技術領域中具有通常知識者都認為是通常會發生的。元件編號可以在整個實施例中重複，但這並不一定意味著一個實施例的特徵適用於另一實施例，即使它們共享相同的元件編號。
應當理解，雖然用語「第一(first)」、「第二(second)」、「第三(third)」等可用於本文中以描述不同的元件、部件、區域、層及/或部分，但是這些元件、部件、區域、層及/或部分不應受這些用語所限制。這些用語僅用於從另一元件、部件、區域、層或部分中區分一個元件、部
件、區域、層或部分。因此，以下所討論的「第一裝置(first element)」、「部件(component)」、「區域(region)」、「層(layer)」或「部分(section)」可以被稱為第二裝置、部件、區域、層或部分，而不背離本文所教示。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
圖1是平面示意圖，例示本揭露一些實施例的半導體晶片10；而圖2是剖視示意圖，例示本揭露一些實施例的半導體元件20。請參考圖1及圖2，半導體晶片10包括一基底200，基底200包括一單元區102以及一周圍區104，而周圍區104鄰近單元區102。單元區102可為在半導體晶片10之一中心處的一區域，以及該周圍區104配置在單元區102周圍。此外，單元區102還可包括一主動區106以及一虛擬區108，而虛擬區108在主動區106的一周圍處或是鄰近主動區106的該周圍。如圖1所示，虛擬區108設置在主動區106與周圍區104之間。在一些實施例中，虛擬區108側向包圍主動區106。
舉例來說，當半導體晶片10是一記憶體晶片，例如一揮發性記憶體晶片(例如動態隨機存取記憶體、靜態隨機存取記憶體等等)或是一非揮發性記憶體晶片(例如快閃記憶體、電子可抹除可程式化唯讀記憶體等等)，半導體元件20可包括多個周圍電路400、多個記憶體胞410以及
一電阻電路420，該等周圍電路400設置在周圍區104中，該等記憶體胞410設置在主動區106中，電阻電路420設置在虛擬區108中。電阻電路420電性耦接到控制該等記憶體胞410之操作的該等周圍電路400。
在主動區106中的基底200包括設置有該等記憶體胞410的一第一島狀物210，而在虛擬區108中的基底200包括功能上當作該等周圍電路400之一可程式化電阻器的一第二島狀物220。第一島狀物210具有一第一面積，而第二島狀物220具有一第二面積，該第二面積大於該第一面積。電阻電路420包括第二島狀物220以及至少一導電特徵354，至少一導電特徵354設置在第二島狀物220上。電阻電路420經由至少一導電線362而電性耦接到周圍電路400，其中導電特徵354設置在第二島狀物220與導電線362之間，以用於將第二島狀物220電性連接到導電線362。
該等記憶體胞410包括多個存取電晶體310以及多個儲存電容器390，該等儲存電容器390分別電性耦接到該等存取電晶體310。在主動區109中的該等存取電晶體310包括多個字元線3102、多個閘極絕緣體3104以及一第一雜質區3106與多個第二雜質區3108，該等字元線3102埋置在基底200中且被一鈍化層3110所覆蓋，該等閘極絕緣體3104設置在基底200與該等字元線3102之間，第一雜質區3106與該等第二雜質區3108設置在該等字元線3102的各側邊之間。
第一雜質區3106與該等第二雜質區3108當作是該等存取電晶體310的各汲極與源極區。存取電晶體310的第一雜質區3106藉由一位元線接觸點352而電性耦接到一位元線360，同時存取電晶體310的該等第二雜質區3108藉由多個儲存節點接觸點380而電性耦接到該等儲存電容器390，該等儲存節點接觸點380藉由一隔離層324以及一介電層370而電性
絕緣。在一些實施例中，位元線360與導電線362設置在一相同水平位面處，而導電特徵354與位元線接觸點352設置在一相同水平位面處。
圖3A是流程示意圖，例示本揭露一些實施例之半導體元件的製備方法500；而圖3B是流程示意圖，例示本揭露一些實施例之半導體元件之基底的製備方法600。圖4到圖11例示本揭露一些實施例在製備基底中的各中間階段；圖12到圖24例示本揭露一些實施例在製備半導體元件中的各中間階段。圖4到圖11所示的該等階段在圖3B中的流程圖中提及，而圖12到圖24中所示的該等階段在圖3A中的流程圖中提及。在以下討論中，參考圖3A及圖3B中所示的處理步驟而討論圖4到圖24中所示的該等製造階段。
請參考圖3A，製備方法500可在步驟S502開始，其提供一基底，該基底包括一第一島狀物以及一第二島狀物。包括第一與第二島狀物210與220之該基底的製作技術包含在圖3B中的步驟S602、S604、S606、S608以及S610。
請參考圖4及圖5，依據圖3B中的步驟S602與步驟S604，提供一半導體晶圓100以及多個第一溝槽110形成在半導體晶圓100中。被處理的半導體晶圓100可為一單晶矽，同時在其他實施例中，半導體晶圓100可包括其他材料，例如包括鍺、矽鍺或類似物。半導體晶圓100包括一單元區102以及一周圍區104，而周圍區104鄰近單元區102。該等第一溝槽110在一第一方向D1延伸，並形成在單元區102中。該等第一溝槽110的製作技術可包含的步驟包括(1)形成一第一圖案遮罩(圖未示)在半導體晶圓100上，其中該第一圖案遮罩界定一第一溝槽圖案以被蝕刻進入半導體晶圓100中；以及(2)執行一蝕刻製程，例如一乾蝕刻製程，以移除半導體
晶圓100未被該第一圖案遮罩所保護的一部分，藉此形成該等第一溝槽110在半導體晶圓100中。
該第一圖案遮罩可為一光阻遮罩或是一硬遮罩。該第一圖案遮罩包含感光材料(photosensitive material)，且其製作技術可包含在完全覆蓋半導體晶圓100的該感光材料上執行至少一曝光製程以及至少一顯影製程(develop process)，其中該感光材料可藉由一旋轉塗佈製程而塗敷在半導體晶圓100上，然後使用一軟烘烤製程進行乾燥。替代地，該第一圖案遮罩是一硬遮罩，並可包含多晶矽、碳、非有機材料(例如氮化物)或其他適合的材料。該第一溝槽圖案可使用一個雙重圖案化技術(DPT)或是一個四重圖案化技術(QPT)而形成在該第一圖案遮罩中。
請參考圖6及圖7，依據圖3B中的步驟S606，多個第二溝槽120形成在半導體晶圓100中。半導體晶圓100的單元區102可包括一主動區106以及一虛擬區108，而虛擬區108鄰近主動區106。虛擬區108設置在主動區106與半導體晶圓100的周圍區104之間。該等第二溝槽120形成在半導體晶圓100的主動區106中，且在一第二方向D2延伸，而第二方向D2與第一方向D1相交。因此，在形成該等第二溝槽120之後，在主動區106中的半導體晶圓100包括多個第一島狀物210。如圖6所示，每一個第一島狀物210具有一第一縱軸A1，而第一縱軸A1平行於第一方向D1。此外，每一個第一島狀物210具有一第一面積。在一些實施例中，該等第二溝槽120的製作技術可包含使用一第二溝槽圖案遮罩當作一遮罩而蝕刻在主動區106中的半導體晶圓100。
請參考圖8及圖9，依據圖3B中的步驟S608，一或多個第三溝槽130形成在虛擬區108中的半導體晶圓100中。該等第三溝槽130在
第二方向D2延伸，且該等第三溝槽130在虛擬區108中的數量小於該等第二溝槽120在主動區106中的數量。因此，在形成該等第三溝槽130之後，虛擬區108包括多個第二島狀物220，且每一個第二島狀物220具有一第二面積，該第二面積大於該第一面積。在一些實施例中，該第二面積至少是該第一面積的兩倍。如圖8所示，在虛擬區108中的該等第三溝槽130連接到在主動區106中的一些第二溝槽120。每一個第二島狀物220具有一第二縱軸A2，而第二縱軸A2平行於第一方向D1。換言之，第二縱軸A2平行於第一縱軸A1。在一些實施例中，該等第三溝槽130的製作技術可包含使用一第三溝槽圖案當作一遮罩而蝕刻在虛擬區108中的半導體晶圓100。
值得注意的是，該等第二溝槽120與該等第三溝槽130可同時形成在半導體晶圓100中，以減少在製造過程中的步驟數量，藉此降低製造成本並提高品質與可靠性。更特別地是，用於形成在主動區106中之該等第二溝槽120的該第二溝槽圖案以及用於形成在虛擬區108中之該等第三溝槽130的該第三溝槽圖案可形成在半導體晶圓100上之感光材料或硬遮罩材料的一蝕刻遮罩上，然後執行一蝕刻製程以移除半導體晶圓100經由該蝕刻遮罩而暴露的多個部分。在一些實施例中，該第一溝槽圖案、該第二溝槽圖案以及該第三溝槽圖案可形成在一蝕刻遮罩中，以使該第一到該第三溝槽110到130可同時形成。
請參考圖10，依據圖3B中的步驟S610，一絕緣材料140沉積在該等第一溝槽111、該等第二溝槽120以及該等第三溝槽130中。絕緣材料140包含介電材料，例如氧化矽。使用例如一低壓CVD製程或是一電漿加強CVD製程的一化學氣相沉積(CVD)製程而沉積絕緣材料140，以使絕緣材料140不僅填充第一到第三溝槽110到130，還覆蓋半導體晶圓
100。
在絕緣材料140沉積之後，使用任何適合的方法在絕緣材料140上選擇地執行一平坦化製程，例如一回蝕製程或是一化學機械研磨(CMP)製程，以提供更佳的表面形狀(topography)。在平坦化製程之後，如圖11所示，形成包括在主動區106中之第一島狀物210、在虛擬區108中之第二島狀物220以及設置在第一與第二島狀物210與220之間的一絕緣結構230的基底200。絕緣結構230設置在第一與第二島狀物210與220之間。
請參考圖12到圖14，依據圖3A中的步驟S504，多個存取電晶體310形成在主動區106中的基底200中。該等存取電晶體310是呈一凹陷存取元件(RAD)電晶體的型態；然而，在一些實施例中，該等存取電晶體310可為平面存取元件(PAD)電晶體。該等存取電晶體310包括多個字元線3102、多個閘極絕緣體3104、一第一雜質區3106以及多個第二雜質區3108。該等字元線3106以及該等閘極絕緣體3104設置在基底200中，其中該等閘極絕緣體3104設置在半導體晶圓100與該等字元線3102之間。如圖12所示，該等字元線3102縱向地沿著第二方向D2延伸並跨經第一島狀物210且當作其經過之該等存取電晶體310中的多個閘極。第一雜質區3106與該等第二雜質區3108設置在該等字元線3102的各側邊之間。該等存取電晶體310還可包括一鈍化層3110，設置在基底200中請用於罩蓋該等字元線3102與該等閘極絕緣體3104。
請參考圖15，依據圖3A中的步驟S506，一隔離層320、一緩衝層330以及一心軸層340依序堆疊在在單元區102中之基底200上以及在單元區102中之該等存取電晶體310上。包含介電材料的隔離層320使用CVD製程而沉積在基底200與該等存取電晶體310上。在一些實施例中，
隔離層320可包含氧化物、四乙氧基矽烷(TEOS)、未摻雜矽酸鹽玻璃(USG)、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼磷矽酸鹽玻璃(BPSG)、旋塗玻璃(SOG)、東燃矽氮烷(TOSZ)或其組合。在沉積之後，舉例來說，可使用一化學機械研磨(CMP)製程而平坦化隔離層320，以產生一可接肉的平坦表面形狀。
因為隔離層320可能在機械上很脆弱，並且可能在心軸層340的沉積期間被損壞，所以機械強度更高的緩衝層330沉積在隔離層320上。此外，緩衝層330亦可提供隔離層320與心軸層340之間的足夠選擇性。在一些實施例中，舉例來說，緩衝層330可包含摻碳氧化矽(SiCOH)，其提供相對於心軸層340的高蝕刻選擇性。使用一CVD製程、一旋轉塗佈製程或其他適合的製程而將緩衝層330沉積在隔離層320上。
包含一高硬度材料的心軸層340是毯覆地沉積在緩衝層330上。心軸層340可包括含碳材料，其適合於藉由不同電漿型蝕刻製程而進行蝕刻。可用於心軸層340的合適材料包括摻雜以及未摻雜的非晶碳材料。可使用一CVD製程、一電漿加強CVD製程、一旋轉塗佈製程或其他適合的製程而沉積心軸層340。
請參考圖16，依據圖3A中的步驟S508，一多或多個開口342形成在心軸層340中。該等開口342穿經心軸層340以暴露緩衝層330的一些部分。在一些實施例中，該等開口342可使用例如微影-蝕刻-微影-蝕刻(LELE)方法而形成在心軸層340中，以形成一餘留心軸層344。緩衝層330在形成該等開口342期間則當作一蝕刻終止層。
請參考圖17，依據圖3A中的步驟S510，執行一或多個蝕刻製程以移除緩衝層330與隔離層320經由該等開口342而暴露的多個部
分。因此，多個第四溝槽322形成在隔離層320中。如圖17所示，該等第四溝槽322穿經隔離層320，且第一雜質區3106在主動區106中的一些部分以及第二島狀物220的一些部分經由該等第四溝槽322而暴露。使用餘留心軸層344當作一硬遮罩而蝕刻緩衝層330與隔離層320，以形成一餘留緩衝層332以及一餘留隔離層324。在一些實施例中，使用不同蝕刻製程而蝕刻緩衝層330與隔離層320。替代地，可使用利用多個蝕刻劑的一蝕刻步驟而蝕刻緩衝層330與隔離層320，該等蝕刻劑則依據緩衝層330與隔離層320的材料進行選擇，以依序蝕刻緩衝層330與隔離層320。
請參考圖17，在形成該等第四溝槽322之後，該製備方法進行到步驟S512，其中藉由一適合技術而移除餘留心軸層344以及餘留緩衝層332，例如一灰化(ashing)製程以及濕蝕刻製程，導致具有該等第四溝槽322的隔離層324。
接著，依據圖3A中的步驟S514，一導電材料350沉積在該等第四溝槽322中。導電材料350均勻地沉積在隔離層324、第一雜質區3106以及第二島狀物220上，直到該等第四溝槽322完全填滿為止。舉例來說，導電材料350可為摻雜多晶矽。使用一鍍覆製程或是一CVD製程而沉積導電材料350。
接著，製備方法500進行步驟S516，其中執行一平坦化製程以移除在該等第四溝槽322上方的導電材料350。因此，如圖19所示，形成在主動區106中的多個位元線接觸點352以及在虛擬區108中的多個導電特徵354。在移除多餘的導電材料350之後，即暴露隔離層324。
請參考圖20及圖21，依據圖3A中的步驟S518，多個位元線360以及多個導電線362形成在隔離層324上。該等位元線360以及該等
導電線362縱向地沿著一第三方向延伸，而該第三方向不同於第一與第二方向D1與D2。該等位元線360連接到該等位元線接觸點352，且該等導電線362連接到該等導電特徵354。
請參考圖22，依據圖3A中的步驟S520，沉積一介電層370以覆蓋該等位元線360、該等導電線362以及隔離層324。介電層370的製作技術可包含使用一CVD製程或一旋轉塗佈製程而均勻地沉積一介電材料。舉例來說，使用一CMP製程可平坦化介電層370以產生一可接受的平坦表面形狀。在一些實施例中，介電層370用於保護該等位元線360與該等導電線362，並可包含介電材料，例如TEOS。
請參考圖23及圖24，依據圖3A中的步驟S522，形成連接到該等存取電晶體310之各第二雜質區3108的多個儲存節點接觸點380。該等儲存節點接觸點380的製作技術包含(1)形成多個第五溝槽372以穿經介電層370；(2)沉積一導電材料在該等第五溝槽372中；以及(3)移除該導電材料在該等第五溝槽372上方的一部分。
接著，依據圖3A中的步驟S524，多個儲存電容器390形成在介電層370以及該等儲存節點接觸點380上。因此，如圖2所示，完全形成半導體元件10。該等儲存電容器390的製造依序包含形成多個儲存節點392在介電層370上且分別接觸該等儲存節點接觸點380；沉積一電容器絕緣體394以覆蓋介電層370與該等儲存節點392；以及沉積一上電極396在電容器絕緣體392上。
該等儲存節點392為一柱狀形狀且當作該等儲存電容器390的各下電極。該等儲存節點392可包含摻雜多晶矽或是金屬，例如氮化鈦(TiN)或釕(Ru)。電容器絕緣體394可具有一表面形狀，其遵循該等儲存節
點392與介電層370的一表面形狀。電容器絕緣體394可包含二氧化矽(SiO2)、氮化矽(Si3N4)或是高介電常數的材料，例如氧化鋯(Zr2O2)、氧化鉿(HfO2)、氧化鈦(TiO2)或氧化鋁(Al2O3)。在一些實施例中，電容器絕緣體394可包含氮化物/氧化物膜的雙層膜或是氧化物/氮化物/氧化物的三層膜。
上電極396可為一大致共形層，且其製作技術可包含一CVD製程。上電極396可包含低電阻率材料，例如氮化鈦或下列的組合：氮化鈦、氮化鉭(TaN)、氮化鎢(WN)、釕、銥(Ir)以及鉑(Pt)。
總之，藉由在形成第一島狀物的同時，在位於基底200的主動區106以及周圍區104之間的虛擬區108中形成該等周圍電路400所需的該等可程式化電阻器，可最小化製造整個元件所需的許多處理步驟。
本揭露之一實施例提供一種半導體元件。該半導體元件包括一基底、一導電線、一導電特徵以及多個記憶體胞。該基底包括一第一島狀物、一第二島狀物以及一絕緣結構，該絕緣結構設置在該第一島狀物與該第二島狀物之間。該第一島狀物具有一第一面積，且該第二島狀物具有一第二面積，該第二面積大於該第一面積。該導電線設置在該基底上。該導電特徵將該導電線連接到該第二島狀物。該多個記憶體胞設置在該第一島狀物中或是在該第一島狀物上。
本揭露之另一實施例提供一種半導體晶片。該半導體晶片包括一單元區、一周圍區、多個記憶體胞、多個周圍電路以及一電阻電路。該單元區包括一主動區以及一虛擬區，該虛擬區鄰近該主動區。該周圍區鄰近該單園區，其中該虛擬區設置在該主動區與該周圍區之間。該多個記憶體胞設置在該主動區中。該多個周圍電路設置在該周圍區中。該電
阻電路設置在該虛擬區中且電性耦接到該多個周圍電路。
本揭露之再另一實施例提供一種半導體元件的製備方法。該製備方法包括提供一基底，該基底包括一第一島狀物以及一第二島狀物，其中該第一島狀物具有一第一面積，而該第二島狀物具有一第二面積，該第二面積大於該第一面積；沉積一隔離層以覆蓋該基底；形成一導電特徵以穿經該隔離層並接觸該第二島狀物；以及形成一導電線在該隔離層上並連接到該導電特徵。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
102:單元區
106:主動區
108:虛擬區
20:半導體元件
200:基底
210:第一島狀物
220:第二島狀物
230:絕緣結構
310:存取電晶體
3102:字元線
3104:閘極絕緣體
3106:第一雜質區
3108:第二雜質區
3110:鈍化層
324:隔離層
352:位元線接觸點
354:導電特徵
360:位元線
362:導電線
370:介電層
380:儲存節點接觸點
390:儲存電容器
392:儲存節點
394:電容器絕緣體
396:上電極
410:記憶體胞
420:電阻電路
Claims (9)
- 一種半導體元件，包括：一基底，包括一第一島狀物、一第二島狀物以及一絕緣結構，該絕緣結構設置在該第一島狀物與該第二島狀物之間，其中該第一島狀物具有一第一面積，且該第二島狀物具有一第二面積，該第二面積大於該第一面積；一導電線，設置在該基底上；一導電特徵，將該導電線連接到該第二島狀物；以及多個記憶體胞，設置在該第一島狀物中或是在該第一島狀物上；多個周圍電路，設置在該基底的一周圍區中；其中該基底包括一主動區以及一虛擬區，該虛擬區鄰近該主動區，該第一島狀物設置在該主動區中，而該第二島狀物設置在該虛擬區中；其中該虛擬區設置在該主動區與該周圍區之間，而該第二島狀物在功能上當作一可程式化電阻器且電性耦接到經過該導電特徵與該導電線的至少一個周圍電路。
- 如請求項1所述之半導體元件，其中該第二島狀物比該第一島狀物更接近該基底的一周圍。
- 如請求項1所述之半導體元件，其中該第二面積至少是該第一面積的兩倍。
- 如請求項1所述之半導體元件，其中該第一島狀物具有一第一縱軸，而該第二島狀物具有一第二縱軸，該第二縱軸平行於該第一縱軸。
- 如請求項4所述之半導體元件，其中該導電線沿著一第一方向延伸，該第一方向以小於90度的一角度與該第一縱軸相交。
- 如請求項1所述之半導體元件，其中該多個記憶體胞包括：多個存取電晶體，設置在該第一島狀物中；多個位元線，設置在該基底上，其中該多個位元線與該導電線以一相同方向延伸；以及多個位元線接觸點，將該多個存取電晶體分別連接到該多個位元線。
- 如請求項6所述之半導體元件，其中該多個位元線與該導電線設置在一相同水平位面。
- 如請求項7所述之半導體元件，其中該導電特徵與該多個位元線接觸點設置在一相同水平位面。
- 如請求項8所述之半導體元件，還包括：多個儲存電容器，設置在該多個存取電晶體上方；以及多個儲存節點接觸點，將該多個儲存電容器分別連接到該多個存 取電晶體。
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Patent Citations (4)
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