TWI779736B - 半導體元件的製備方法 - Google Patents

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Abstract

本揭露提供一種半導體元件。該半導體元件具有一基底、一儲存電容器、一存取電晶體以及至少一導電特徵，而該至少一導電特徵電性耦接該儲存電容器到該存取電晶體。該基底具有至少一絕緣特徵，該至少一絕緣特徵界定出複數個主動區，其中，該存取電晶體的複數個摻雜區位在該主動區中。該儲存電容器設置在該基底上，以及該導電特徵從該儲存電容器延伸進入該基底設置有其中一摻雜區的一部分處。因此，增加該存取電晶體與該導電特徵之間的一接觸面積，且提升該緊密的半導體元件的一操作速度。

Description

半導體元件的製備方法
本申請案主張2020年11月13日申請之美國正式申請案第17/098,033號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件及其製備方法。特別是有關於一種半導體元件及其製備方法，該半導體元件具有多個導電特徵，該等導電特徵連接多個電容器到多個存取電晶體，該等導電特徵延伸進入該等存取電晶體得多個摻雜區中。
由於多個電子元件(例如電晶體、二極體、電阻器、電容器等等)之差異的整合密度中的連續改善，所以半導體產業係已經歷快速成長。在大多數情況下，在整合密度中的此連續改善來自於在最小特徵尺寸中的重複縮減(例如使半導體製程節點朝次20nm(sub-20nm)節點縮小)，這允許更多元件能夠整合到一給定區域中。
當該等半導體元件已經高度整合時，係已經縮減用於電性耦接多個儲存電容器與多個存取電晶體之該等導電接觸點的一占用面積(footprint)。因此，增加在每一導電接觸點與該等存取電晶體之間的一接觸電阻。該接觸電阻可能造成半導體元件之效能的惡化(deterioration)(例 如一操作速度的降低)。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件。該半導體元件包括：一基底、一儲存電容器、一存取電晶體以及至少一導電特徵。該基底包括至少一絕緣特徵，該至少一絕緣特徵界定出複數個主動區。該儲存電容器位在該基底上。該存取電晶體包括複數個摻雜區，該複數個摻雜區位在該主動區中。該導電特徵從該儲存電容器延伸進入到該基底，電性耦接該儲存電容器到該存取電晶體。
在一些實施例中，該導電特徵插入到相關聯的該摻雜區中。
在一些實施例中，該導電特徵在該基底中的一部分係具有一漏斗形狀(funnel shape)。
在一些實施例中，該導電特徵包括一下部以及一上部，該下部位在該基底中，該上部插置在該基底與該儲存電容器之間，該下部具有一第一臨界尺寸(first critical dimension)，以及該上部具有一第二臨界尺寸，該第二臨界尺寸大於該第一臨界尺寸。
在一些實施例中，該導電特徵之該下部的該第一臨界尺寸，係在從該上部增加距離的位置處逐漸縮減。
在一些實施例中，該導電特徵的該下部具有一周圍表面，其係與該導電特徵之該上部的一周圍表面為不連續的。
在一些實施例中，該導電特徵的該下部與該上部係為一體成形。
在一些實施例中，該存取電晶體還包括一字元線以及一隔離襯墊。該字元線設置在該基底中，並橫越該等主動區，以及該等摻雜區設置在該字元線的任一側上；該隔離襯墊夾置在該基底與該等字元線之間。
在一些實施例中，該半導體元件還包括一介電層、一位元線以及一導電栓塞。該介電層位在該儲存電容器與該基底之間，以囊封該存取電晶體並包圍該導電特徵。該一位元線埋入在該介電層中。該導電栓塞從該位元線延伸並進入到該基底中，以電性耦接該位元線到該存取電晶體。
在一些實施例中，該導電栓塞插入到該摻雜區中的一部分係具有一第三鄰近尺寸，以及該導電栓塞插置在該位元線與該基底之間的其他部分係具有一第四臨界尺寸，而該第四臨界尺寸大於該第三臨界尺寸。
在一些實施例中，該儲存電容器包括至少一儲存節點、一電容器絕緣體(cpacitor insulator)以及一上電極。該儲存節點接觸該導電特徵；該電容器絕緣體囊封該儲存節點；以及該上電極位在該電容器絕緣體上。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括：提供一基底，該基底包括一或多個絕緣特徵，該一或多個絕緣特徵係界定出多個主動區；形成至少一存取電晶體，該至少一存取電晶體包括複數個摻雜區，其中，該等摻雜區設置在該基底中；沉積一介電 層以覆蓋該存取電晶體；形成一第一接觸孔，該接觸孔係經過該介電層，以暴露相關聯的該摻雜區；形成一犧牲襯墊在該第一接觸孔中；移除該基底經由該第一接觸孔所暴露的一部分以及該犧牲襯墊，以形成一第二接觸孔，該第二接觸孔係連接到該第一接觸孔；以及形成一導電特徵在該第一接觸孔與該第二接觸孔中。
在一些實施例中，該製備方法還包括在該導電特徵形成之前，移除該犧牲襯墊。
在一些實施例中，該第一接觸孔具有一第一寬度，以及該第二接觸孔具有一第二寬度，該第二寬度小於該第一寬度。
在一些實施例中，該第二接觸孔的該第二寬度係在從該第一接觸孔增加距離的位置處逐漸縮減。
在一些實施例中，該犧牲襯墊的形成係包括下列步驟：沉積一犧牲膜在該介電層上以及在該基底暴露在第一接觸孔的一部分上，其中，該犧牲膜並未填滿該第一接觸孔；以及移除該犧牲膜的一些部分以露出該基底。
在一些實施例中，該存取電晶體的形成係包括下列步驟：產生至少一溝槽在該基底中，並橫越該等主動區；沉積一閘極絕緣體在該溝槽中，其中，該溝槽的一部分係保持未填滿；形成一字元線以佔據該溝槽的一底部；沉積一罩蓋層(capping layer)在該溝槽中，以覆蓋該字元線；以及引入多個摻雜物進入該基底中，以形成該等摻雜區。
由於具有部分延伸進入該基底之該導電特徵的一半導體元件的上述架構，所以增加該導電特徵與該等存取電晶體的該接觸面積。因此，可降低該導電特徵與該等存取電晶體之間的一接觸電阻，也因此提升 該緊密的(compact)半導體元件之操作速度。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
10:半導體元件
10A:半導體元件
100:半導體晶圓
1002:上表面
102:凹陷
104:主動區
106:溝槽
108:第二接觸孔
110:基底
1102:上表面
120:隔離材料
130:絕緣特徵
20:儲存電容器
210:儲存節點
220:電容器絕緣體
230:上電極
232:上表面
30:存取電晶體
310:閘極隔離層
312:隔離襯墊
320:閘極材料
321:閘極柱
322:字元線
330:罩蓋層
340:摻雜區
350:摻雜區
40:介電層
402:第一介電層
403:開孔
404:第二介電層
405:第一接觸孔
42:導電栓塞
42A:導電栓塞
44:位元線
50:導電特徵
500:犧牲膜
502:犧牲襯墊
510:下部
512:周圍表面
520:上部
522:周圍表面
600:製備方法
610:犧牲圖案
CD1:第一臨界尺寸
CD2:第二臨界尺寸
CD3:第三臨界尺寸
CD4:第四臨界尺寸
S602:步驟
S604:步驟
S606:步驟
S608:步驟
S610:步驟
S612:步驟
S614:步驟
S616:步驟
S618:步驟
S620:步驟
S621:步驟
S622:步驟
S624:步驟
S626:步驟
S628:步驟
S630:步驟
S632:步驟
W1:第一寬度
W2:第二寬度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1例示本揭露一些實施例之一半導體元件的剖視示意圖。
圖2例示本揭露一些實施例之一基底的平面示意圖。
圖3例示本揭露一些實施例之一半導體元件的剖視示意圖。
圖4例示本揭露一些實施例之一半導體元件之製備方法的流程示意圖。
圖5及圖6例示本揭露一些實施例在製備該半導體元件之各中間階段的剖視示意圖。
圖7例示本揭露一些實施例之形成有複數個溝槽之一基底的平面示意圖。
圖8例示沿圖7之剖線A-A的剖視示意圖。
圖9到圖24例示本揭露一些實施例在製備該半導體元件之各中間階段的剖視示意圖。
現在使用特定語言描述附圖中所示之本揭露的實施例或例子。應當理解，本揭露的範圍無意由此受到限制。所描述之實施例的任何修改或改良，以及本文件中描述之原理的任何進一步應用，所屬技術領域中具有通常知識者都認為是通常會發生的。元件編號可以在整個實施例中重複，但這並不一定意味著一個實施例的特徵適用於另一實施例，即使它們共享相同的元件編號。
應當理解，雖然用語「第一(first)」、「第二(second)」、「第三(third)」等可用於本文中以描述不同的元件、部件、區域、層及/或部分，但是這些元件、部件、區域、層及/或部分不應受這些用語所限制。這些用語僅用於從另一元件、部件、區域、層或部分中區分一個元件、部件、區域、層或部分。因此，以下所討論的「第一裝置(first element)」、「部件(component)」、「區域(region)」、「層(layer)」或「部分(section)」可以被稱為第二裝置、部件、區域、層或部分，而不背離本文所教示。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
圖1例示本揭露一些實施例之一半導體元件10的剖視示意圖。請參考圖1，半導體元件10可為一半導體記憶體元件，例如一動態隨 機存取記憶體(DRAM)，其係包括一或多個儲存電容器20以及一或多個存取電晶體30，使得響應於在其上傳導的電位(potential)而導通，以將儲存電容器20耦接到相關聯的該等位元線44。如圖1所示的該等存取電晶體30係為一凹入式存取元件(recessed access device，RAD)電晶體的形式；然而，在一些實施例中，該等存取電晶體30可為平面式存取元件(planar access device，PAD)電晶體。
半導體元件10還包括一介電層40以及複數個導電特徵50，介電層40位在該等儲存電容器20與該等存取電晶體30之間，該等導電特徵50係從儲存電容器20延伸並進入基底110中，以電性耦接該等儲存電容器20到該等存取電晶體30。意即，導電特徵50當作儲存電容器20與該等存取電晶體30之間的一電性連接，以及介電層40係絕緣該等導電特徵50。位元線44可埋入在介電層40中，並藉由位在介電層40中的至少一導電栓塞42而電性耦接到該等存取電晶體30。
位在該等存取電晶體30上的該等儲存電容器20，係具有複數個儲存節點210、一電容器絕緣體220以及一上電極230，該等儲存節點210係分別接觸該等導電特徵50，電容器絕緣體220係囊封該等儲存節點210，該上電極230設置在電容器絕緣體220上。在一些實施例中，位在該等導電特徵50與介電層40上的該等儲存節點210係相互分隔開設置且相互電性絕緣。在一些實施例中，該等儲存節點210係為一U形架構，且當作儲存電容器20的各下電極。電容器絕緣體220可具有一構形(topology)，其仿效該等儲存節點210與介電層40的構形。當作儲存電容器20之一上電極的上電極230可具有一大致平面的上表面232；然而，在一些實施例中，上電極230可為一共形層(conformal layer)。
該等存取電晶體30可設置在如圖2所示的一基底110中。請參考圖1及圖2，基底110具有一或多個絕緣特徵130，係在形成該等存取電晶體30處界定出多個主動區104。該等主動區104可拉長成島形區(island-shaped regions)。舉例來說，從平面圖來看，該等主動區104可具有一橢圓形形狀。此外，可設置該等主動區104，以使該等主動區104的多個主軸(沿著一縱向方向)不會平行於一正交座標系統的x軸或y軸。
在主動區104中的該等存取電晶體30具有複數個字元線322、複數個隔離襯墊312以及複數個摻雜區340、350，該等字元線322埋入在基底110中且被一罩蓋層330所覆蓋，該等隔離襯墊312設置在基底110與該等字元線322之間以及在基底110與罩蓋層330之間，該等摻雜區340、350設置在該等字元線322的任一側上。該等字元線322縱向地在y軸延伸並橫越該等主動區104，同時位元線44縱向地在x軸延伸，而x軸係正交於y軸。該等主動區104可定向，以使其主軸相對於該等字元線322與該等位元線44呈傾斜，該等主動區104並可按尺寸排列，以使一個主動區104與兩個字元線322及一個位元線44交叉。
請參考圖1，該等摻雜區340、350當作是該等存取電晶體30的汲極與源極區。該等摻雜區340、350可連接到基底110的一上表面1102。該等摻雜區340藉由該等導電特徵50而電性耦接到儲存電容器20的各儲存節點210，同時，摻雜區350藉由導電栓塞42而電性耦接到位元線44。該等字元線322當作該等存取電晶體30的閘極，而使用鑲嵌製程(damascene process)製作的位元線44電性耦接之該等存取電晶體30的該等源極。
該等導電特徵50設置在導電栓塞42的任一側上。因為該主 動區104具有一橢圓形形狀，所以該等導電特徵50的各著陸面積(landing area)係小於導電栓塞42的一著陸面積。結果，縮減存取電晶體30與導電特徵50的一接觸面積，且增加其間的一接觸電阻。為了克服此問題，係設計本揭露的該等導電特徵50以延伸進入基底110。
在一些實施例中，每一導電特徵50具有一下部510以及一上部520，下部510插入到存取電晶體30的摻雜區340中，上部520插置在基底110的上表面1102與儲存電容器20之間。延伸進入基底110中之導電特徵50的下部510，係可增加導電特徵50與設置存取電晶體30的基底110之間的接觸面積。因此，可有效地降低存取電晶體30與相關聯的導電特徵50之間的接觸電阻。導電特徵50的上部520係被介電層40所圍繞，而介電層40包括一第一介電層402以及一第二介電層404，第一介電層402係覆蓋基底110，而第二介電層404係夾置在第一介電層402與儲存電容器20之間。
仍請參考圖1，位在基底110之上表面1102下方的導電特徵50的下部510可具有一第一臨界尺寸CD1，位在基底110之上表面1102上方的導電特徵50之上部520可具有一第二臨界尺寸CD2，而第二臨界尺寸CD2大於第一臨界尺寸CD1。在一些實施例中，第一臨界尺寸CD1在從基底110之上表面1102增加距離的位置處逐漸縮減，同時，第二臨界尺寸CD2為常數。特別是，導電特徵50之下部510的一周圍表面512係與導電特徵50之上部520的一周圍表面522為不連續。尤其是，導電特徵50的下部510與上部520係包含多晶矽，且為一體成形。
圖3例示本揭露一些實施例之一半導體元件10A的剖視示意圖。應當理解，如圖3所示的半導體元件10A包含許多特徵，該等特徵係 相同於或類似於對應圖1之半導體元件10的各特徵。為清楚及簡單起見，可省略相同或類似特徵的詳細描述，且相同或類似的元件編號係表示相同或類似的元件。
如圖3所示的半導體元件10A與如圖1所示的半導體元件10之間的主要差異係描述如下。請參考圖3，用於電性耦接位元線44到摻雜區350的導電栓塞42A，係從位元線44延伸進入基底110中。因此，可有效地降低存取電晶體30與相關聯的導電栓塞42A之間的一接觸電阻。
在一些實施例中，導電栓塞42A在基底110中的一部分具有一第三臨界尺寸CD3，以及導電栓塞42A在基底110與位元線44之間的一部分具有大致均勻的一第四臨界尺寸CD4，而第四臨界尺寸CD4大於第三臨界尺寸CD3。此外，第三臨界尺寸CD3可在從基底110之上表面1102增加距離的位置處逐漸縮減。
圖4例示本揭露一些實施例之半導體元件10之製備方法600的流程示意圖。圖5到圖24例示本揭露一些實施例在製備半導體元件10之各中間階段的剖視示意圖。如圖5到圖24所示的各階段係參考在圖4中的流程圖。在下列的討論中，如圖5到圖24所示的各製造階段係參考如圖4所示的處理步驟進行討論。
請參考圖5，依據圖4中的一步驟S602，一或多個凹陷102形成在一半導體晶圓100中。舉例來說，半導體晶圓100包含含矽材料。或者是或此外，半導體晶圓100可包含其他元素半導體材料，例如鍺。半導體晶圓100為一塊狀(bulk)半導體，以及包括多條線之一重複圖案的一犧牲圖案610係塗敷在半導體晶圓100上。犧牲圖案610的製作技術可使用一微細圖案形成技術(fine pattern formation technology)，例如一間隙子- 圖案化技術(spacer-patterning technology，SPT)，其係適合於形成一線或空間陣列。或者是，具有一線或空間陣列的犧牲圖案610的製作技術可包含使用一雙圖案化技術(double-patterning technology，DPT)、一雙曝光技術(double-exposure technology，DET)、一微影-微影-蝕刻(lithography-lithography-etch，LLE)技術或是一微影-蝕刻-微影-蝕刻(lithography-etch-lithography-etch，LELE)技術。
接下來，使用犧牲圖案610當作一遮罩將半導體晶圓100的一些部分蝕刻掉，藉此形成該等凹陷102在半導體晶圓100中，以將複數個主動區104的每一個相互分隔開。該等凹陷102的製作技術包含使用至少一蝕刻製程，以移除半導體晶圓100未被犧牲圖案610所保護的一些部分。在一些實施例中，該等凹陷102可具有一均勻寬度，但本揭露並不以此為限。在該等凹陷102形成之後，係藉由任何適合的操作移除犧牲圖案610。
請參考圖6，依據在圖4中的一步驟S604，一隔離材料120沉積在該等凹陷102中。據此，形成具有一或多個絕緣特徵130的一基底110。更特別是，該等絕緣特徵130的製作技術包含將隔離材料120填滿在等主動區104之間的各空間中。更特別是，隔離材料120共形地且均勻地沉積在該等凹陷102中，以及在半導體晶圓100的一上表面1002上(如圖5所示)，直到隔離材料120完全填滿該等凹陷102為止，且然後執行一平坦化製程，以移除在半導體晶圓100之上表面1002上方的隔離材料120。包含氧化物或氮化物的隔離材料120可使用一(電漿)化學氣相沉積(CVD)製程進行沉積，且舉例來說，可藉由化學機械研磨(CMP)製程完成隔離材料120在該等凹陷102上的平坦化。
請參考圖7及圖8，依據在圖4中的一步驟S606，形成複數個溝槽106以大約與該等主動區104交叉。在平面圖中，可形成該等溝槽106以與y軸平行。此外，每一主動區104可藉由與主動區104交叉的一對溝槽106而劃分成三個區。該等溝槽106可製作技術包含下列步驟：(1)塗敷一溝槽圖案(圖未示)在基底110上；以及(2)藉由一蝕刻製程移除基底110的一些部分。舉例來說，係使用溝槽圖案當作一遮罩以蝕刻基底110，舉例來說，該蝕刻係為一反應式離子蝕刻(RIE)製程。如圖8所示，該等溝槽106具有一均勻寬度；然而，在一些實施例中，該等溝槽106的各底部可以被導圓(rounded)，以在元件操作期間減少缺陷密度以及降低電場集中。
請參考圖9，依據在圖4中的一步驟S608，一閘極隔離層310形成在基底110的一暴露部分上。具有大致均勻之一厚度的閘極隔離層310係覆蓋基底110的該暴露部分，但並未填滿溝槽106。意即，閘極隔離層310共形地塗佈在半導體晶圓100的該暴露部分上以及在該等絕緣特徵130上。閘極隔離層310可包含氧化物、氮化物、氮氧化物或是高介電常數(high-k)材料，且其製作技術包含一CVD製程、一離子層沉積(ALD)製程或類似製程進行沉積。或者是，若是半導體晶圓100包含矽材料的話，包含氧化物的閘極隔離層310可使用一熱氧化製程而生長在半導體晶圓100的該暴露部分上。
接下來，依據在圖4中的一步驟S610，沉積一閘極材料320以填滿該等溝槽106。閘極材料320可共形地且均勻地沉積在閘極隔離層310上，直到完全填滿溝槽106為止。包含多晶矽的閘極材料320可使用一CVD製程、一物理氣相沉積(PVD)製程、一ALD製程或其他適合的製程而 沉積在該等溝槽106中。在一些實施例中，並未摻雜多晶矽。
請參考圖10，移除閘極材料320位在基底110之上表面1102上的一部分以及閘極隔離層310位在基底110之上表面1102上的一些部分。因此，形成複數個隔離襯墊312以及複數個閘極柱321。可使用一蝕刻製程及/或一研磨(polishing)製程實現閘極隔離層310與閘極材料320之該等部分的移除，即溢出該等溝槽106的部分。在移除製程之後，該等溝槽106係完全被該等閘極柱321以及位在基底110與該等閘極柱321之間的隔離襯墊312所佔據。
請參考圖11，依據在圖4中的一步驟S612，該等閘極柱321係被凹陷在基底110的上表面1102下方。因此，形成複數個字元線322。等字元線322的製作技術包含使用一蝕刻製程以凹陷該等閘極柱321進入基底110中，該蝕刻製程係例如一RIE製程。在一些實施例中，隔離襯墊312可選擇地凹陷在基底110的上表面1102下方。
依據在圖4中的一步驟S614，在該等字元線322形成之後，一罩蓋層330形成在該等字元線322上。罩蓋層330當作一鈍化層，以保護該等字元線322。罩蓋層330的製作技術可包含沉積一絕緣體在該等溝槽106中，舉例來說，該絕緣體包含氧化矽、氮化矽、氮氧化矽、二氧化鉿(hafnium dioxide)或二氧化鋯(zirconium dioxide)。
請參考圖12，依據在圖4中的一步驟S616，引入多個摻雜物進入基底110，以形成摻雜區340與350在該等字元線322的任一側上。據此，完全形成該等(凹陷的)存取電晶體30。摻雜區340與350可當作該等存取電晶體30的源極與汲極區。等摻雜物進入基底110的引入係藉由一擴散製程或一離子植入製程所達成。若是個別的存取電晶體30為一p型電晶 體的話，係可使用硼或銦執行摻雜物引入；或是，若是個別的存取電晶體30為一n型電晶體的話，係可使用磷、砷或銻執行摻雜物引入。
依據在圖4中的一步驟S618，在存取電晶體30形成之後，一第一介電層402係形成在其上。第一介電層402的製作技術可包含使用一CVD製程均勻沉積一第一介電材料，以覆蓋基底110的上表面1102以及存取電晶體30。或者是，第一介電材料402可使用一旋轉塗佈製程而形成在基底110與存取電晶體30上。舉例來說，可使用一CMP製程以平坦化第一介電層402，進而產生一可接受的平坦構形(topology)。第一介電層402可包含氧化物、四乙基正矽酸鹽(tetraethylorthosilicate，TEOS)、未摻雜的矽酸鹽玻璃(undoped silicate glass，USG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、氟矽酸鹽玻璃(fluoride silicate glass，FSG)、旋塗玻璃(spin-on glass，SOG)、東燃矽氮烷(tonen silazene，TOSZ)或其組合。
請參考圖13及圖14，依據在圖4中的一步驟S620，形程一導電栓塞42以接觸摻雜區350。導電栓塞42的製作技術可包含：(1)塗敷一光阻圖案(圖未示)以界定出被蝕刻的一區域並保護第一介電層402的其他區域；(2)使用光阻圖案當作一遮罩以執行一蝕刻製程，進而產生穿經第一介電層402的開孔403，藉此暴露相關聯的摻雜區350；以及(3)沉積一第一導電材料在開孔403中。舉例來說，在第一導電材料沉積之前，可使用一灰化(ahsing)製程或一濕蝕刻製程以移除光阻圖案，以及可選擇地執行一平坦化製程，以移除第一導電材料在第一介電層402上的多餘部分。意即，在執行平坦化製程期間，第一介電層402當作一終止層。第一導電材 料可包含鎢，並使用一CVD製程進行沉積。
請參考圖15，依據在圖4中的一步驟S621，形成接觸導電栓塞42的一位元線44。位元線44的製作技術可包含沉積一第二導電材料以埋置第一介電層402與導電栓塞42，且舉例來說，使用一非等向性製程以一位元線圖案而圖案化第二導電材料。
接下來，依據在圖4中的一步驟S622，一第二介電層404塗敷在第一介電層402與位元線44上。可使用一CVD製程以共形地沉積第二介電層；然而，在一些實施例中，第二介電層的製作技術可包含使用旋轉塗佈技術。此外，使用一CMP製程以在第二介電層404上提供一平面構形。第二介電層404包含一介電材料，該介電材料係具有不同於基底110的多個蝕刻特性(etch characteristics)。因此，可相對於第二介電層404而選擇性地蝕刻基底110。
請參考圖16，依據在圖4中的一步驟S624，移除第一介電層402與第二介電層404的一些部分，以形成暴露該等摻雜區340的複數個第一接觸孔405。舉例來說，使用至少一RIE製程之蝕刻製程以依序蝕刻包含相同材料或相同蝕刻特性之第二介電層404與第一介電層402。或者是，具有不同材料的第一介電層402與第二介電層404使用不同蝕刻劑進行非等向性乾蝕刻，並依據第一介電層402與第二介電層404的材料進行選擇該等蝕刻劑，以依序蝕刻第二介電層404與第一介電層402。
請參考圖17，一犧牲膜500共形地形成在該等摻雜區340、第一介電層402與第二介電層404的該等暴露部分上。犧牲膜500具有大致均勻的一厚度，以及具有仿效該等摻雜區340、第一介電層402與第二介電層404之該等暴露部分的構形。應當理解，犧牲膜500包含一介電材 料，該介電材料具有不同於基底110的蝕刻特性。舉例來說，犧牲膜500可包含氮化物，並使用一CVD製程、一ALD製程或類似製程進行沉積。
請參考圖18，執行一移除製程以移除至少犧牲膜500覆蓋該等摻雜區340的一些部分。尤其是，執行一非等向性蝕刻製程以移除犧牲膜500在該等摻雜區340上以及在第二介電層404上方的該等水平部分，同時犧牲膜500的該等垂直部分係留在第一介電層402與第二介電層404上，藉此形成複數個犧牲襯墊502在該等第一接觸孔405中(在圖4中的步驟S626)。使用一非等向性蝕刻製程以移除犧牲膜500的該等水平部分。該非等向性蝕刻製程的化學性質係對犧牲膜500的材料可具有選擇性。換言之，在犧牲膜500的該等水平部分蝕刻期間，並未移除基底110以及第一介電層402與第二介電層404之大量的材料。
請參考圖19，依據在圖4中的一步驟S628，蝕刻掉基底110經由第一介電層402與第二介電層404以及該等犧牲襯墊502而暴露的一些部分。因此，形成連接到該等第一接觸孔405的複數個第二接觸孔108。舉例來說，使用至少一RIE製程以經由該等第一接觸孔405而非等向性乾蝕刻基底110經由第一介電層402與第二介電層404以及該等犧牲襯墊502而暴露的該等部分，以形成第二接觸孔108在基底110中。在基底110蝕刻期間，第二介電層404與犧牲襯墊502當做一遮罩功能使用。
請參考圖19到圖21，依據在圖4中的一步驟S630，在該等第二接觸孔108形成之後，係移除該等犧牲襯墊502，以及一導電材料沉積在該等第一接觸孔405與該等第二接觸孔108中，以形成該等導電特徵50。使用一穩定製程以移除該等犧牲襯墊502，而該穩定製程係例如一濕蝕刻製程。如圖20所示，該等第一接觸孔405具有大致均勻的一第一寬度 W1，以及該等第二接觸孔108具有非均勻的一第二寬度W2。在一些實施例中，第二寬度W2係在從基底110的上表面1102增加距離的位置處而逐漸縮減。舉例來說，使用一CVD製程將包含多晶矽的導電特徵50沉積在該等第一與第二接觸孔405與108中。導電特徵50在基底110中的該部分可具有一漏斗形狀(funnel shape)。尤其是，一旦在該等導電特徵50形成之前即移除犧牲襯墊502，則被第一介電層402與第二介電層404所圍繞的該等導電特徵50係可具有較大的一臨界尺寸；因此，可降低該等導電特徵50的一電阻。然而，在一些實施例中，若是該等導電特徵50的材料具有一可接受的電阻率的話，則該等犧牲襯墊502可留在所得的半導體元件10中。在這些實施例中，具有大致均勻之一厚度的一擴散阻障層可沉積在基底110的暴露部分以及該等犧牲襯墊502上，以避免該等導電特徵50從含有氮化物之該等犧牲襯墊502片狀剝落(flaking)或剝蝕(spalling)。
請參考圖7、圖19及圖20，摻雜區350設置在具有橢圓形狀之主動區104的中心處，以及摻雜區340設置在該等摻雜區350的任一側上；因此，用於形成導電特徵50的面積係小於用於著陸導電栓塞42的面積。犧牲襯墊502限制基底110經由該等第一接觸孔405而蝕刻的位置，藉此避免設置該等導電特徵50之位置處發生破裂。
請參考圖22到圖24，依據在圖4中的一步驟S632，複數個儲存電容器20形成在第二介電層404與該等導電特徵50上。據此，係完全形成半導體元件10。尤其是，儲存電容器20具有複數個儲存節點210，係分別接觸該等導電特徵50。
該等儲存節點210的製造包含依序地沉積具有一足夠厚度的一毯覆(blanket)犧牲層在第二介電層404與該等導電特徵50上；使用微 影及蝕刻製程以圖案化犧牲層，進而產生複數個窗口(windows)，以暴露該等導電特徵50以及第二介電層404接觸該等導電特徵50的一些部分；共形地沉積一導電層在餘留的犧牲層、該等導電特徵50以及第二介電層404經由該等窗口而暴露的一些部分上；以及移除導電層位在餘留的犧牲層之一最上面表面上的一些部分。然後，從第二介電層404移除餘留的犧牲層，同時如圖22所示的U形儲存節點210係留在原來位置。犧牲層包含一介電層，該介電層具有不同於第二介電層的蝕刻特性。因此，犧牲層可相對於第二介電層進行選擇性地蝕刻。該等儲存節點210包含摻雜多晶矽或金屬，例如氮化鈦(TiN)或釕(ruthenium)。
請參考圖23，形成具有大致均勻之一厚度的一電容器絕緣體220，以覆蓋第二介電層404以及該等儲存節點210。意即，電容器絕緣體220係為一共形層。意即，電容器絕緣體220具有一構形，係仿效該等儲存節點210與第二介電層404的構形。電容器絕緣體220可包含二氧化矽(SiO2)、氮化矽(Si3N4)或高介電常數材料，例如氧化鋯(ZrO2)、氧化鉿(HfO2)、氧化鈦(TiO2)或氧化鋁(Al2O3)。在一些實施例中，電容器絕緣體220可包含氮化物/氧化物膜的一個雙層或是氧化物/氮化物/氧化物的一個三層。
請參考圖24，一上電極230沉積在電容器絕緣體220上。在一些實施例中，上電極230可為一大致共形層，且其製作技術可包含一CVD製程。在其他實施例中，上電極230可具有一大致平坦上表面232，如圖1及圖3所示。上電極230可包含低電阻率材料，例如氮化鈦或下列的組合：氮化鈦、氮化鉭(TaN)、氮化鎢(WN)、釕、銥(Ir)以及鉑(Pt)。
總而言之，由於具有延伸進入形成該等存取電晶體30之基 底110之下部510的導電特徵50的架構，所以增加導電特徵50與該等存取電晶體30的接觸面積。因此，可有效地降低導電特徵50與該等存取電晶體30之間的一接觸電阻。
本揭露之一實施例提供一種半導體元件。該半導體元件包括：一基底、一儲存電容器、一存取電晶體以及至少一導電特徵。該基底包括至少一絕緣特徵，該至少一絕緣特徵係界定出複數個主動區。該儲存電容器位在該基底上。該存取電晶體包括複數個摻雜區，該複數個摻雜區位在該主動區中。該導電特徵從該儲存電容器延伸進入到該基底，以用於電性耦接該儲存電容器到該存取電晶體。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括：提供一基底，該基底包括一或多個絕緣特徵，該一或多個絕緣特徵係界定出多個主動區；形成至少一存取電晶體，該至少一存取電晶體包括複數個摻雜區，其中，該等摻雜區設置在該基底中；沉積一介電層以覆蓋該存取電晶體；形成一第一接觸孔，該接觸孔係經過該介電層，以暴露相關聯的該摻雜區；形成一犧牲襯墊在該第一接觸孔中；移除該基底經由該第一接觸孔所暴露的一部分以及該犧牲襯墊，以形成一第二接觸孔，該第二接觸孔係連接到該第一接觸孔；以及形成一導電特徵在該第一接觸孔與該第二接觸孔中。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、 機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10:半導體元件
100:半導體晶圓
104:主動區
110:基底
1102:上表面
130:絕緣特徵
20:儲存電容器
210:儲存節點
220:電容器絕緣體
230:上電極
232:上表面
30:存取電晶體
312:隔離襯墊
322:字元線
330:罩蓋層
340:摻雜區
350:摻雜區
40:介電層
402:第一介電層
404:第二介電層
42:導電栓塞
44:位元線
500:犧牲膜
510:下部
512:周圍表面
520:上部
522:周圍表面
CD1:第一臨界尺寸
CD2:第二臨界尺寸

Claims (6)

  1. 一種半導體元件的製備方法，包括：提供一基底，該基底包括一或多個絕緣特徵，該一或多個絕緣特徵係界定出多個主動區；形成至少一存取電晶體，該至少一存取電晶體包括複數個摻雜區，其中，該等摻雜區設置在該基底中；沉積一介電層以覆蓋該存取電晶體；形成一第一接觸孔，該接觸孔係經過該介電層，以暴露相關聯的該摻雜區；形成一犧牲襯墊在該第一接觸孔中；移除該基底經由該第一接觸孔所暴露的一部分以及該犧牲襯墊，以形成一第二接觸孔，該第二接觸孔係連接到該第一接觸孔；以及形成一導電特徵在該第一接觸孔與該第二接觸孔中。
  2. 如請求項1所述之製備方法，還包括在該導電特徵形成之前，移除該犧牲襯墊。
  3. 如請求項1所述之製備方法，其中該第一接觸孔具有一第一寬度，以及該第二接觸孔具有一第二寬度，該第二寬度小於該第一寬度。
  4. 如請求項3所述之製備方法，其中該第二接觸孔的該第二寬度係在從該第一接觸孔增加距離的位置處逐漸縮減。
  5. 如請求項1所述之製備方法，其中該犧牲襯墊的形成係包括：沉積一犧牲膜在該介電層上以及在該基底暴露在第一接觸孔的一部分上，其中，該犧牲膜並未填滿該第一接觸孔；以及移除該犧牲膜的一些部分以露出該基底。
  6. 如請求項1所述之製備方法，其中該存取電晶體的形成係包括：產生至少一溝槽在該基底中，並橫越該等主動區；沉積一閘極絕緣體在該溝槽中，其中，該溝槽的一部分係保持未填滿；形成一字元線以佔據該溝槽的一底部；沉積一罩蓋層在該溝槽中，以覆蓋該字元線；以及引入多個摻雜物進入該基底中，以形成該等摻雜區。
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