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Die
Erfindung bezieht sich auf ein Verfahren zur Ausbildung von Trench-Speicherzellenstrukturen mit
jeweils einem Trenchkondensator und einem Auswahltransistor zur
selektiven Adressierung des Trenchkondensators.
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Speicherzellen
dynamischer Schreib-Lesespeicher (dynamic random access memories, DRAMs)
umfassen jeweils einen Speicherkondensator zur Speicherung einer
elektrischen Ladung, die einen Informationsgehalt der Speicherzelle
charakterisiert, sowie einen Auswahltransistor zur Adressierung
des Speicherkondensators.
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Bei
Trench-Speicherzellen sind die Speicherkondensatoren als Trenchkondensatoren
entlang von Lochgräben
ausgebildet, die von einer Substratoberfläche aus in ein Halbleitersubstrat
eingebracht sind. Die Auswahltransistoren sind als Feldeffekttransistoren
mit jeweils einem im Halbleitersubstrat ausgebildeten aktiven Gebiet
und einer auf dem Halbleitersubstrat aufliegenden Gateelektrode
vorgesehen.
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Das
aktive Gebiet umfasst zwei durch ein Kanalgebiet voneinander beabstandete
Source/Drain-Gebiete, die jeweils als dotierte Abschnitte des Halbleitersubstrats
ausgebildet sind.
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Ein
erstes Source/Drain-Gebiet in einem Node-Abschnitt des aktiven Gebiets
ist mit einer im Inneren des Lochgrabens vorgesehenen Speicherelektrode
des Trenchkondensators verbunden. Ein zweites Source/Drain-Gebiet
in einem Bitkontakt-Abschnitt des aktiven Gebiets ist mit einer
Bitkontakt-Struktur verbunden, über
die die Trench-Speicherzelle mit einer Datenleitung verbunden ist.
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In
Abhängigkeit
eines Potentials an der Gateelektrode wird bei Adressierung der
Speicherzelle zwischen den beiden Source/Drain-Gebieten des Auswahltransistors
ein leitfähiger
Kanal erzeugt und die Speicherelektrode mit der Datenleitung verbunden.
Im nicht adressierten Zustand der Speicherzelle ist die Speicherelektrode
von der Datenleitung isoliert.
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Die
Speicherelektrode schließt
im Halbleitersubstrat im Bereich eines Kontaktfensters (burried strap
window) elektrisch leitend an das erste Source/Drain-Gebiet an.
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Wesentlich
für die
Funktionalität
des Auswahltransistors ist die Justierung der Source/Drain-Gebiete
zu den Gateelektroden.
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Ein
Verfahren, die Source/Drain-Gebiete bzw. Abschnitte der Source/Drain-Gebiete
präzise
zu den Gateelektroden zu justieren, ist in der
DE 102 40 429 A1 (Popp
et al.) beschrieben.
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Demnach
werden über
einem Halbleitersubstrat mit Trenchkondensatoren auf einem Gatedielektrikum
Gateelektrodenstapel (im Folgenden auch Gatestapel, gate stacks)
mit einer Basislage aus Polysilizium ausgebildet. Eine Implantation
zur Ausbildung mindestens eines Abschnitts der dotierten Source/Drain-Gebiete
erfolgt selbstjustiert zu den Kanten der Gatestapel. Die Implantation
der Dotierung wird vor oder vor Abschluss einer Seitenwand-Oxidation der
Polysilizium-Lage ausgeführt.
Die Ausbildung des Seitenwandoxids wird mit der Implantation verknüpft und
dadurch die Ausdehnung der dotierten Gebiete unterhalb der Gatestapel
durch die Seitenwand-Oxidation
gesteuert.
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Zur
Ausbildung einer zuverlässigen,
niederohmigen Verbindung zwischen der Speicherelektrode des Trenchkondensators
und dem ersten Source/Drain-Gebiet des Auswahltransistors ist eine Implantation
notwendig, deren Ausdiffusion unter die benachbarten Gatestapel
gering zu halten ist, so dass das Seitenwandoxid zur Beabstandung
des Verstärkungsimplants
zu den Gatestapeln nicht ausreichend ist.
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Die
DE 102 58 761 A1 beschreibt
ein Verfahren zur Herstellung von Feldeffekttransistorstrukturen
für DRAM-Zellenfelder,
bei dem Implantationen für
Transistorgebiete mittels eines Seitenwandoxids und von Siliziumnitridabstandselementen
zu den Gateelektrodenstrukturen justiert werden.
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Der
Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Ausbildung
einer Trench-Speicherzellenstruktur zur Verfügung zu stellen, bei dem ein Verstärkungsimplant
zur Verbesserung der Qualität einer
elektrischen Verbindung zwischen der Speicherelektrode eines Trenchkondensators
und einem ersten Source/Drain-Gebiet des Auswahltransistors für Gateelektrodenweiten
von kleiner 90 Nanometern ermöglicht
wird.
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Ein
die Aufgabe lösendes
Verfahren ist im Patentanspruch 1 angegeben. Vorteilhafte Weiterbildungen
und Verbesserungen des Erfindungsgegenstandes sind in den Unteransprüchen angegeben.
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Erfindungsgemäß wird zur
Justierung des Verstärkungsimplants
eine Isolatorschicht herangezogen, aus der im weiteren Verlauf der
Prozessierung Spacer-Strukturen hervorgehen, die sich jeweils entlang
der vertikalen Seitenwände
der Gatestapel erstrecken und durch die leitfähige Abschnitte der Gatestapel
gegen zwischen den Gatestapeln vorzusehende Bitkontakt-Strukturen
isoliert werden. Die Dicke der Spacer-Strukturen ergibt sich aus
der mindestens erforderlichen kapazitiven Entkopplung der Gatestapel
von den zwischen den Gatestapeln eingebrachten Bitkontakt-Strukturen
sowie aus dem maxi mal zulässigen
Leckstrom und der Zuverlässigkeit der
elektrischen Isolation zwischen den Gatestapeln und den Bitkontakt-Strukturen.
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Der
Verstärkungsimplant
ist lediglich in einem Node-Abschnitt eines im Halbleitersubstrat
ausgebildeten aktiven Gebiets des jeweiligen Auswahltransistors
auf der dem jeweils zugeordneten Trenchkondensator zugewandten Seite
des Gatestapels not wendig. Herkömmlicherweise
ist daher vor dessen Implantation eine temporäre Maske erforderlich, die
den dem Node-Abschnitt am betreffenden Gatestapel gegenüberliegenden
Bitkontakt-Abschnitt während
der Implantation des Verstärkungsimplants
abdeckt.
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In
der vorliegenden Erfindung wird die eingangs beschriebene Aufgaben
dadurch gelöst,
dass die konforme Abscheidung der ersten Isolatorschicht auf zwei
oder mehrere Teilschritte aufgeteilt wird, die Implantation zur
Ausbildung des Verstärkungsimplants
zwischen den Teilschritten erfolgt und ferner die Prozessparameter
des Verstärkungsimplants
so gewählt
werden, dass die Implantation mindestens im Zellenfeld unmaskiert
erfolgen kann.
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Im
Einzelnen umfasst das erfindungsgemäße Verfahren zur Ausbildung
von Trench-Speicherzellenstrukturen mit jeweils einem Trenchkondensator
und einem Auswahltransistor zur selektiven Adressierung des Trenchkondensators
zunächst
das Ausbilden von Trenchkondensatoren in einem Halbleitersubstrat,
wobei Speicherelektroden der Trenchkondensatoren jeweils als Füllung eines
von einer Substratoberfläche
des Halbleitersubstrats in das Halbleitersubstrat eingebrachten
Lochgrabens ausgebildet sind. Auf einem auf dem Halbleitersubstrat vorgesehenen
Gatedielektrikum wird ein Gateleiter-Schichtstapel abgeschieden
und strukturiert. Aus dem Gateleiter-Schichtstapel gehen dabei Gatestapel
hervor, die jeweils abschnittsweise die Gateelektroden von Auswahltransistoren
sowie Wortleitungs-Strukturen zur Adressierung der Speicherzellen
ausbilden.
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Beiderseits
jeder Gateelektrode sind im Halbleitersubstrat jeweils ein Node-Abschnitt
und ein Bitkontakt-Abschnitt eines aktiven Gebietes des jeweiligen
Auswahltransistors definiert. Über
den Node- und den Bitkontakt-Abschnitten wird der Gateleiter-Schichtstapel
zurückgebildet,
so dass in diesen Ab schnitten ein Gatedielektrikum, das Halbleitersubstrat
oder ein Opferoxid freiliegt.
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Eine
konforme Basislage einer ersten Isolatorschicht wird aufgebracht.
Die Basislage bedeckt ein von den Gatestapeln gebildetes Relief
in gleichmäßiger Dicke.
Die Schichtdicke der Basislage ist so bestimmt, dass in einem folgenden
Implantationsschritt die dotierten Verstärkungsgebiete bzw. Verstärkungsimplants
in den Node-Abschnitten des Halbleitersubstrats in geeigneter Weise
justiert zu den Kanten der Gatestapeln ausgebildet werden. Nach
der Implantation wird eine konforme Decklage der ersten Isolatorschicht
vorgesehen und die erste Isolatorschicht auf eine erforderliche
Mindestschichtdicke verstärkt.
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Durch
das Aufspalten der Abscheidung der ersten Isolatorschicht in mindestens
zwei Teilschritte werden die Parameter und insbesondere die Justierung
des Verstärkungsimplants
zu den Gatestapeln in vorteilhafter Weise von der finalen Schichtdicke der
ersten Isolatorschicht entkoppelt. Über das wählbare Dickenverhältnis der
Decklage zur Basislage wird ein weiterer freier Parameter zur Justierung
des Verstärkungsimplants
gewonnen. Eine Maske zur Abdeckung der Bitkontakt-Abschnitte erübrigt sich.
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Die
Bitkontakt-Abschnitte werden nach dem Aufbringen der Decklage abgedeckt.
Nachfolgend wird eine zweite konforme Isolatorschicht aufgebracht.
Dabei werden die Zwischenräume
zwischen den Gatestapeln über
den Node-Abschnitten gefüllt. Wird
das erfindungsgemäße Verfahren
in eine solche Prozessierung eingebunden, so entfällt in vorteilhafter
Weise die Notwendigkeit, die geschlossenen Zwischenräume über den
Node-Abschnitten
in aufwendiger Weise nachträglich
für ein
Verstärkungsimplant zu öffnen. Gemäß einer
bevorzugten Weiterbildung erfolgt das Abdecken der Bitkontakt-Abschnitte
durch Aufbringen einer Opferstruktur, deren Oberkante oberhalb der
Oberkante der Gatestapel vorgesehen wird. Wird die zweite Isolatorschicht
im Folgenden etwa im Vorfeld der Entfernung der Opferstruktur anisotrop
zurückgebildet,
so ergibt sich in vorteilhafter Weise die Verwendung der Isolatorschicht
als Spacer-Isolator für
in der Folge anstelle der Opferstrukturen vorgesehene Bitkontakt-Strukturen.
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Die
Opferstrukturen werden in bevorzugter Weise nach Ausbildung der
Spacer-Strukturen entfernt. Durch eine Spacer-Ätzung wird die erste Isolatorschicht
oberhalb der Bitkontakt-Abschnitte
geöffnet.
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Nach
der Spacer-Ätzung
wird leitfähiges
Material aufgebracht und jeweils an die Bitkontakt-Abschnitte anschließende Bitkontakt-Strukturen
ausgebildet.
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Gemäß einer
weiteren bevorzugten Weiterbildung wird der Gateleiter-Schichtstapel
mit einer ersten Lage aus Polysilizium vorgesehen und vor dem Aufbringen
der Basislage an den Seitenwänden der
Basislage ein Seitenwandoxid erzeugt.
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Über die
Dicke der Basislage wird der Abstand zwischen dem Verstärkungsimplant
und den benachbarten Gatestapeln eingestellt.
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Das
Verstärkungsimplant
verbessert die elektrischen Eigenschaften der Verbindung zwischen der
Speicherelektrode und dem ersten Source/Drain-Gebiet im Node-Abschnitt
des aktiven Gebiets des der Speicherelektrode zugeordneten Auswahltransistors.
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In
besonders bevorzugter Weise werden die Basislage und die Decklage
in derselben Schichtdicke vorgesehen.
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Bevorzugt
werden die Basislage und die Decklage mit demselben Verfahren und
aus demselben Material vorgesehen, so dass die Prozesskomplexität nur geringfügig erhöht wird.
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Nachfolgend
werden die Erfindung und deren Vorteile anhand der Figuren näher erläutert. In den
Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche
Strukturen und Komponenten. Es zeigen:
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1 schematische Querschnittsdarstellungen
zu einem herkömmlichen
Verfahren zur Ausbildung von Trench-Speicherzellenstrukturen;
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2 schematische Querschnittsdarstellungen
zur Erläuterung
des erfindungsgemäßen Verfahrens;
und
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3 schematische Querschnittsdarstellungen
einer Ausführungsform
des erfindungsgemäßen Verfahrens;
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In
den beiden Zeichnungen der 1 ist jeweils
ein schematischer Querschnitt eines Ausschnitts eines Zellenfeldes
mit Speicherzellen mit planaren Auswahltransistoren und Trenchkondensatoren
für übliche Layouts
dargestellt.
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Das
Zellenfeld-Layout der 1A bezieht sich auf ein Checkerboard-Layout,
bei dem die Speicherzellen jeweils in derselben Orientierung aneinander
anschließen.
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In
einem Halbleitersubstrat 1 sind Trenchkondensatoren 3 ausgebildet.
Die Trenchkondensatoren 3 sind jeweils entlang von Lochgräben ausgebildet,
die von einer Substratoberfläche 10 des
Halbleitersubstrats 1 aus in das Halbleitersubstrat 1 eingebracht
sind. Im Inneren der Lochgräben
ist jeweils eine Speicherelektrode als Füllung des Lochgrabens vorgesehen.
Die Gegenelektrode ist jeweils als ein den jeweiligen Lochgraben umfangendes
dotiertes Gebiet im Halbleitersubstrat 1 außerhalb
des dargestellten Bereichs ausgebildet.
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Zwischen
jeweils zwei Trenchkondensatoren 3 ist im Halbleitersubstrat 1 ein
aktives Gebiet eines Auswahltransistors 2, 2' vorgesehen.
Das aktive Gebiet umfasst zwei Source/Drain-Gebiete 23, 21, wobei
ein erstes Source/Drain-Gebiet 23 in einem Node-Abschnitt 101 des
aktiven Gebiets elektrisch leitend an die Speicherelektrode des
Trenchkondensators 3 anschließt. Die beiden jeweils als
dotierte Gebiete vom n-Leitfähigkeitstyp
ausgebildeten Source/Drain-Gebiete 21, 23 sind
durch ein nicht oder entgegengesetzt dotiertes Kanalgebiet voneinander
separiert. Die Ladungsträgerverteilung
im Kanalgebiet wird durch ein Potential an einer dem Auswahltransistor 2, 2' zugeordneten
Gateelektrode gesteuert, die als Abschnitt eines Gatestapels 4 oberhalb
des Kanalgebiets angeordnet und von diesem durch ein Gatedielektrikum 40 beabstandet
ist. Ein asymmetrisches Dotierungsgebiet 22 ergänzt das
in einem Bitkontakt-Abschnitt 102 des aktiven Gebiets ausgebildete
zweite Source/Drain-Gebiet 21 zur Verbesserung der Transistoreigenschaften.
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Der
Gatestapel 4 umfasst eine Polysilizium-Lage 41,
die auf dem Gatedielektrikum 40 aufliegt, eine hochleitfähige Lage 42 aus
einem Metall oder einer Metallverbindung, eine Cap-Lage 43 aus einem
dielektrischen Material und weitere nicht dargestellte Barriereschichten.
Im Bereich der Polysilizium-Lage 41 sowie der hochleitfähigen Lage 42 sind die
vertikalen Seitenwände
der Gatestapel 4 oxidiert und Seitenwandoxide 412 ausgebildet.
Die Isolation an den vertikalen Seitenwänden der Gatestapel 4 wird
durch Seitenwand-Spacer 44 ergänzt.
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Die
Gatestapel 4 sind senkrecht zur Querschnittsebene verlaufende, äquidistante
Wortleitungsstrukturen. Auf die Darstellung von Isolatorstrukturen,
die die einzelnen Speicherzellen elektrisch voneinander isolieren,
wurde zur besseren Darstellbarkeit verzichtet.
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In
der 1B ist ein Abschnitt eines Zellenfeldes im MINT-Layout dargestellt.
Dabei sind jeweils zwei nebeneinander angeordnete Speicherzellen paarweise
und zueinander spiegelsymmetrisch angeordnet, so dass beide Speicherzellen
auf eine gemeinsame Bitkontakt-Struktur geführt sind. Entsprechend ist
das dargestellte zweite Source/Drain-Gebiet 21 sowohl dem
links als auch dem rechts anschließenden Auswahltransistor 2, 2' zugeordnet. Die
Speicherzellenpaare sind durch flache Isolatorstrukturen (shallow
trench isolation, STI) 11 gegen benachbarte Speicherzellenpaare
isoliert.
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Die
Ausbildung der Source/Drain-Gebiete 21, 22, 23 erfolgt
nach Ausbildung der Gatestapel 4 und justiert zu deren
Kanten.
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Reicht
das Seitenwandoxid 412 zur Justierung eines Verstärkungsimplants 24 zu
den Gatestapeln 4 aufgrund zu geringer finaler Schichtdicke
nicht aus, so ergeben sich bei geradliniger Fortsetzung des Stands
der Technik die anhand der 2A und der 2B dargestellten
Nachteile.
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Die
folgende Diskussion ist unabhängig
vom Layout der Speicherzellen (MINT-Layout, Checkerboard-Layout),
weshalb in den folgenden Figuren zur Vereinfachung auf die Darstellung
der Trenchkondensatoren verzichtet wird.
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Auf
einer Substratoberfläche 10 eines
Halbleitersubstrats 1 liegt eine dielektrische Schicht
auf, die unterhalb von Gatestapeln 4 abschnittsweise ein Gatedielektrikum 40 ausbildet.
Auf dem Gatedielektrikum 40 liegt jeweils eine Polysilizium-Lage 41 der Gatestapel 4 auf.
Auf der Polysilizium-Lage 41 liegt eine hochleitfähige Lage 42 auf,
die eine oder mehrere Lagen aus einem Metall oder einer Metallverbindung
um fasst. Auf der hochleitfähigen
Lage 42 liegt eine dielektrische Cap-Lage 43 auf.
Die vertikalen Seitenwände
der Polysilizium-Lage 41 sind oxidiert und von Seitenwandoxiden 411 abgedeckt.
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Der
dargestellte Abschnitt umfasst einen Abschnitt eines Zellenfeldes 91 sowie
einen Abschnitt eines Supportbereichs 92, wobei im Zellenfeld 91 die Speicherzellen
und im Supportbereich 92 Unterstützungsschaltungen zur Adressierung
der Speicherzellen sowie zur Signalauswertung und -konditionierung vorgesehen
sind.
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Wird
das Zellenfeld 91 nun entsprechend einer zur Ausbildung
des Supportbereichs 92 geeigneten Weise prozessiert, so
wird eine konforme Isolatorschicht 6 auf das von den auf
dem Halbleitersubstrat 1 aufliegenden Gatestapeln 4 gebildete
Relief aufgebracht. Das Material der Isolatorschicht 6 ist
LPCVD-Siliziumoxid.
Die Schichtstärke
der Isolatorschicht 6 beträgt bei einem Pitch der Gatestapel 4 von
140 Nanometer etwa 32 Nanometer. Die Mindestschichtdicke der ersten
Isolatorschicht 6 ergibt sich aus den Anforderungen für die dielektrische
Entkopplung der mit den Gatestapeln 4 realisierten Wortleitungs-Strukturen
von den zwischen den Wortleitungs-Strukturen vorzusehenden Bitkontakt-Strukturen 8.
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Unabhängig vom
gewählten
Layout der Speicherzellen ist im Halbleitersubstrat 1 jeweils
auf einer Seite eines Gatestapels 4 ein Node-Abschnitt 101 und
diesem gegenüber
ein Bitkontakt-Abschnitt 102 angeordnet.
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Im
Weiteren ergibt sich aus der Fortschreibung der Prozessierung im
Supportbereich 92 die Notwendigkeit zur Abscheidung einer
mindestens 15 Nanometer dicken Siliziumnitridschicht als
zweite Isolatorschicht.
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Aus
der zweiten Isolatorschicht gehen durch anisotrope Rückbildung
Spacer-Isolatoren 72 an den vertikalen Seitenwänden von
Opferstrukturen 8' sowie
Verschlussstrukturen 71 hervor, die den Zwischenraum zwischen
den Gatestapeln 4 oberhalb der Node-Abschnitte 101 schließen.
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In
der Folge sind die Node-Abschnitte 101 des Halbleitersubstrats 1 ohne
weiterer, zusätzlicher Prozessierung
einer Implantation 51 nicht mehr zugänglich. Das Verstärkungsimplant
kann nicht mehr in die dafür
vorgesehenen Node-Abschnitte 101 im Halbleitersubstrat 1 eingebracht
werden.
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Die
Implantation zur Ausbildung des Verstärkungsimplants ist aufgrund
der erforderlichen Mindestschichtdicke der finalen Isolatorschicht 6 auch vor
dem Aufbringen der zweiten Isolatorschicht nicht in der erforderlichen
Weise möglich.
Der Abstand der Implantation zu den Gatestapeln 4 ist dann
durch die finale Schichtdicke der ersten Isolatorschicht 6 vorgegeben
und bei Strukturgrößen kleiner
70 Nanometer zu groß.
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Anhand
der 3 wird das erfindungsgemäße Verfahren
zur Ausbildung einer Trench-Speicherzellenstruktur anhand eines
Ausführungsbeispiels des
erfindungsgemäßen Verfahrens
beschrieben. Da das Verfahren unabhängig vom Zellenlayout ist,
wird auf die Darstellung der Trenchkondensatoren sowie auf die Darstellung
von die Trench-Speicherzellen voneinander isolierenden Isolatorstrukturen
verzichtet. Die Figuren beziehen sich jeweils auf einen Ausschnitt
eines Zellenfeldes 91 und einen Ausschnitt durch eines
Supportbereichs 92.
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In
einem Halbleitersubstrat 1 sind Trenchkondensatoren 3 ausgebildet,
deren Speicherelektroden mit Planar zur Substratoberfläche 10 ausgebildeten
Auswahltransistoren zu verbinden sind.
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Über der
Substratoberfläche 10 wird
auf ein Gatedielektrikum 40 ein Gateleiter-Schichtstapel
abgeschieden. Auf photolithographischem Wege wird der Gateleiter-Schichtstapel
strukturiert, wobei aus dem Gateleiter-Schichtstapel Gatestapel 4 hervorgehen.
Die Gatestapel 4 bilden zueinander parallele, periodische,
streifenartige Wortleitungs-Strukturen, die durch Zwischenräume voneinander
separiert sind. Unterhalb der Zwischenräume sind im Halbleitersubstrat 1 jeweils
auf einer Seite eines Gatestapels 4 ein Node-Abschnitt 101 und
auf der dem Node-Abschnitt 101 gegenüberliegenden Seite des Gatestapels 4 ein
Bitkontakt-Abschnitt 102 definiert.
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Der
Gateleiter-Schichtstapel umfasst eine unterliegende Polysilizium-Lage 41,
eine hochleitfähige
Lage 42 mit einer oder mehreren Teillagen aus einem Metall
oder einer Metallverbindung sowie eine dielektrische Cap-Lage 43.
Die freiliegenden vertikalen Seitenwände der Polysilizium-Lage 41 werden thermisch
oxidiert, wobei Seitenwandoxide 411 erzeugt werden. Im
Bereich der Node-Abschnitte 101 bzw. Bitkontakt-Abschnitte 102 erzeugte
Opferoxidschichten sind in der Darstellung nicht berücksichtigt.
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Im
Folgenden wird zunächst
mittels eines LPCVD-Verfahren Siliziumoxid abgeschieden und dabei
eine Basislage 61 der ersten Isolatorschicht 6 vorgesehen.
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Eine
Implantation 52 wird unmaskiert ausgeführt. Im Zellenfeld 91 werden
in der Folge der Implantation 52 und danach erfolgender
Temperschritte Verstärkungsimplants 24 ausgebildet.
Die Tiefe sowie die Lage des Verstärkungsimplants 24 relativ
zu den Kanten der Gatestapel 4 wird über die Schichtdicke der ersten
Teillage 61 eingestellt.
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Gemäß der 3B wird
nach Ausbildung des Verstärkungsimplants 24 eine
Decklage 62 zur Vervollständigung der ersten Isolatorschicht 6 aufgebracht.
Die Bitkontakt-Abschnitte 102 werden durch Opferstrukturen 8' abgedeckt,
die sich über
angrenzende Gatestapel 4 hinaus erstrecken. Die Node-Abschnitte 101 bleiben
unbedeckt.
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Im
Folgenden erfolgt eine konforme Abscheidung einer zweiten Isolatorschicht,
etwa einer Siliziumnitridschicht, sowie deren anisotrope Rückbildung.
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Entsprechend
der 3C gehen aus der zweiten Isolatorschicht Verschlussstrukturen 71 zwischen
den Gatestapeln 4 oberhalb der Node-Abschnitte 101 und
Spacer-Isolatoren 72 entlang der vertikalen Seitenwände der
Opferstrukturen 8' hervor.
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Im
Weiteren wird der Zwischenraum zwischen den Opferstrukturen 8' mit einer weiteren
dielektrischen Struktur 73 gefüllt. Die Opferstrukturen 8' werden entfernt
und durch einen auf die erste Isolatorschicht 6 wirkenden
anisotropen Spacer-Ätzprozess
die Bitkontakt-Abschnitte 102 abschnittsweise freigelegt.
Aus der ersten Isolatorschicht 6 gehen Spacer-Strukturen 6' hervor. Leitfähiges Material
wird aufgebracht und in die durch das Entfernen der Opferstrukturen 8' entstandenen
Gräben
zurückgebildet,
wobei durch das leitfähige
Material Bitkontakt-Strukturen 8 ausgebildet werden.
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Entsprechend
der 3D sind die Opferstrukturen 8' durch Bitkontakt-Strukturen 8 ersetzt, die
in den Bitkontakt-Abschnitten 102 an
das Halbleitersubstrat 1 anschließen und jeweils das teilweise durch
das Verstärkungsimplant 24 gebildete
zweite Source/Drain-Gebiet 24 elektrisch leitend mit einer auf
der Bitkontakt-Struktur 8 aufliegenden Datenleitung verbinden.
Die Bitkontakt-Strukturen 8 sind durch die aus der ersten
Isolatorschicht 6 hervorgegangenen Spacer-Strukturen 6' von den Gatestapeln 4 isoliert.